KR100420088B1 - 반도체 장치 - Google Patents

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KR100420088B1
KR100420088B1 KR10-2001-0039986A KR20010039986A KR100420088B1 KR 100420088 B1 KR100420088 B1 KR 100420088B1 KR 20010039986 A KR20010039986 A KR 20010039986A KR 100420088 B1 KR100420088 B1 KR 100420088B1
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mos transistor
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쯔찌다겐지
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가부시끼가이샤 도시바
후지쯔 가부시끼가이샤
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Abstract

본 발명은 감지 증폭기(15)의 동작 전위를 생성하기 위한 오버 드라이브 회로(12, 13, 14, 16)에 있어서, 예를 들면 감지 증폭기(15)의 드라이브 노드 SAP에 스위치 회로(13)를 통해 비트선 BLt, BLc에 인가하는 오버 드라이브 전위 VIIA를 생성하기 위한 오버 드라이브 전위 생성 회로(12)를 접속한다. 또한, 비트선 BLt, BLc에 인가하는 리스토어 전위 VAA를 생성하기 위한 리스토어 전위 생성 회로를 푸쉬-풀형 조절기 회로(14)에 의해 구성한다. 이에 따라, 리스토어 전위 생성 회로는 직접, 감지 증폭기(15)의 드라이브 노드 SAP에 접속하는 것이 가능해진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 더 자세하게는, 감지 증폭기의 전원 회로로서 이용되는 오버 드라이브 방식의 전원 회로에 관한 것이다.
종래, DRAM에서는 감지 동작의 고감도화 및 고속화를 위해서, 오버 드라이브 방식의 전원 회로(이하, 오버 드라이브 회로)가 이용되고 있다. 이에 따라, 비트선을 감지 동작시킬 때는 감지 증폭기의 플러스 전극에 비트선의 리스토어 전위보다도 높은 전위(소위, 오버 드라이브 전위)가 인가되도록 되어 있다.
도 12는 종래의 오버 드라이브 회로의 구성예를 나타내는 것이다. 도면에서, 한쪽의 외부 전원(VCC: 101)에는 오버 드라이브 전위 생성 회로(VIIAG: 102)가 접속되어 있다. 다른쪽의 외부 전원(VCC: 103)에는 리스토어 전위 생성 회로(VAAG: 104)가 접속되어 있다. 상기 오버 드라이브 전위 생성 회로(102) 및 상기 리스토어 전위 생성 회로(104)에는 스위치 회로(105)가 접속되어 있다. 상기 스위치 회로(105)에는 감지 증폭기 구동 드라이버(PSAD: 106)가 접속되어 있다. 상기 감지 증폭기 구동 드라이버(106)에는 감지 증폭기(S/A: 107)가 접속되어 있다. 상기 감지 증폭기(107)에는 감지 증폭기 구동 드라이버(NSAD: 108)가 접속되어 있다. 상기 감지 증폭기 구동 드라이버(108)에는 외부 전원(GND: 109)이 접속되어 있다.
상기 오버 드라이브 전위 생성 회로(102)는 감지 동작 시에 비트선의 전위를 오버 드라이브(증폭)하기 위한 오버 드라이브 전위(VIIA)를 생성하는 것이다. 또,이 오버 드라이브 전위는 주변 회로를 위한 전원으로서도 이용된다. 상기 리스토어 전위 생성 회로(104)는 오버 드라이브 후의 비트선의 전위를 리스토어하기 위한 리스토어 전위(VAA)를 생성하는 것이다. 상기 스위치 회로(105)는 상기 오버 드라이브 전위 또는 상기 리스토어 전위 중 어느 한쪽을 선택하여 상기 감지 증폭기 구동 드라이버(106)에 공급하는 것이다.
도 13은 상기 오버 드라이브 회로의 회로 구성을 보다 상세하게 나타내는 것이다. 오버 드라이브 회로는 출력 임피던스를 낮게 억제할 필요가 있다. 그 때문에, 상기 오버 드라이브 회로를 MOS(Metal Oxide Semiconductor) 트랜지스터로 구성하는 경우에는 소스 폴로워(follower)(드레인 접지 증폭기)가 이용된다.
통상, 상기 오버 드라이브 전위 생성 회로(102) 및 상기 리스토어 전위 생성 회로(104)는 모두 플러스 전위를 생성한다. 결국, 상기 오버 드라이브 전위 생성 회로(102)는 n형 MOS 트랜지스터(102a)를 소스 폴로워로 하여 구성되어 있다. 상기 리스토어 전위 생성 회로(104)는 n형 MOS 트랜지스터(104a)를 소스 폴로워로 하여 구성되어 있다.
상기 스위치 회로(105)는 p형 MOS 트랜지스터(105a, 105b)를 이용하여 구성되어 있다. 이 예의 경우는, p형 MOS 트랜지스터(105a, 105b)에 의해서 상기 감지 증폭기 구동 드라이버(106)가 겸용되어 있다.
상기 감지 증폭기(107)는 p형 MOS 트랜지스터(107a, 107b)와 n형 MOS 트랜지스터(107c, 107d)로 구성되어 있다. 상기 p형 MOS 트랜지스터(107a) 및 상기 n형 MOS 트랜지스터(107c)는 상호 드레인을 공유하여 직렬로 접속되어 있다. 상기 p형MOS 트랜지스터(107b) 및 상기 n형 MOS 트랜지스터(107d)는 상호 드레인을 공유하여 직렬로 접속되어 있다. 상기, p형 MOS 트랜지스터(107a)와 상기 n형 MOS 트랜지스터(107c)와의 접속점 및 상기 p형 MOS 트랜지스터(107b)와 상기 n형 MOS 트랜지스터(107d)의 각 게이트에는 비트선 BLt가 접속되어 있다. 상기 p형 MOS 트랜지스터(107b)와 상기 n형 MOS 트랜지스터(107d)와의 접속점 및 상기 p형 MOS 트랜지스터(107a)와 상기 n형 MOS 트랜지스터(107c)의 각 게이트에는 상기 비트선 BLt와 상보적인 관계에 있는 비트선 BLc가 접속되어 있다.
상기 p형 MOS 트랜지스터(107a, 107b)의 각 소스의 접속점[상기 감지 증폭기(107)의 플러스 전극]에는 전원선(110)을 통해 상기 스위치 회로[105: 상기 p형 MOS 트랜지스터(105a, 105b)의 각 드레인의 접속점]가 접속되어 있다. 상기 n형 MOS 트랜지스터(107c, 107d)의 각 소스의 접속점[상기 감지 증폭기(107)의 마이너스 전극]에는 상기 감지 증폭기 구동 드라이버(108)가 접속되어 있다. 상기 감지 증폭기 구동 드라이버(108)는 n형 MOS 트랜지스터(108a)에 의해 구성되어 있다.
도 14는 상기 오버 드라이브 회로를 채용하여 이루어지는 DRAM의 메모리 코어부의 레이아웃 구조(특히, 오버 드라이브 회로와 그 전원 배선의 배치예)를 나타내는 것이다. 도 14에 도시한 바와 같이, 복수의 셀 어레이(Cells: 111)가 매트릭스형으로 배치되어 있다. 각 셀 어레이(111)의 상하(행 방향)에는 각각 상기 감지 증폭기(107)가 배치되어 있다. 또한, 각 셀 어레이(111)의 좌우(열 방향)에는 각각 세그먼트 로우 디코더부(SRD: 112)가 배치되어 있다. 상기 감지 증폭기(107)와 상기 세그먼트 로우 디코더부(112)와의 각 교점에는 각각 회로 영역(SSC1: 113)이설치되어 있다.
메모리 코어부의 주변부(열 방향의 일단측)에는 상기 셀 어레이(111)의 각 열에 각각 대응하여, 메인 로우 디코더부(MRD: 114)가 설치되어 있다. 각 메인 로우 레코더부(114)의 상하(행 방향)에는 상기 회로 영역(113)에 각각 대응하여 회로 영역(SSC2: 115)이 설치되어 있다.
메모리 코어부의 주변부(행 방향의 일단측)에는 복수의 오버 드라이브 전위 생성 회로 블록(116) 및 복수의 리스토어 전위 생성 회로 블록(117)이 배치되어 있다. 이 예의 경우, 각 회로 블록(116)은 상기 오버 드라이브 전위 생성 회로[102: 상기 n형 MOS 트랜지스터(102a)]와 상기 스위치 회로[105: 상기 p형 MOS 트랜지스터(105a)]에 의해 구성되어 있다. 마찬가지로, 각 회로 블록(117)은 상기 리스토어 전위 생성 회로[104: 상기 n형 MOS 트랜지스터(104a)]와 상기 스위치 회로[105: 상기 p형 MOS 트랜지스터(105b)]에 의해 구성되어 있다.
상기 회로 블록(116, 117)은, 각각 상기 전원선(110)을 통해, 상기 감지 증폭기(107)와 접속되어 있다. 상기 전원선(110)은, 예를 들면 상기 감지 증폭기(107)의 플러스 전극에 연결되는 제1 계층의 메탈 배선(110a)과, 상기 회로 블록(116, 117)에 연결되는 제2 계층의 메탈 배선(110b)으로 구성되어 있다. 상기 메탈 배선(110a) 및 상기 메탈 배선(110b)은 상기 회로 영역(115) 내 및 상기 감지 증폭기(107) 내에서 서로 접속되어 있다.
그러나, 상기한 구성의 오버 드라이브 회로에서는 이하와 같은 문제가 있었다.
1. 롱·라스·사이클(Long-RAS-Cycle)로 동작시킨 경우에, 리스토어 시간이 길어진다. 그 때, 전위 레벨이 클리핑하여, 리스토어 전위가 지나치게 높아진다.
2. 지나치게 오버 드라이브한 경우의 오버 드라이브 전위의 강하 능력이 약하다.
3. 오버 드라이브 전위 생성 회로(102)는 주변 회로의 전원 회로로서도 겸용되고 있다. 그 때문에, 감지 동작 시의 전원 노이즈가 주변 회로로 전파한다.
4. 리스토어 전위 생성 회로(104)와 감지 증폭기(107) 간의 거리가 크다. 그 때문에, 리스토어 전위의 공급에 시간이 걸린다.
상기한 바와 같이, 종래에서는 감지 동작의 고감도화 및 고속화를 실현할 수 있지만, 오버 드라이브 후의 비트선 전위가 리스토어 전위에 대하여 지나치게 높아진 경우나 지나치게 낮아진 경우에는 오버 드라이브 후의 비트선의 전위를 원하는 전위로 제어하는 것이 어렵다는 등의 결점이 있었다.
본 발명의 목적은 오버 드라이브 방식에 의해 비트선의 전위를 증폭한 후의 비트선의 전위가 리스토어 전위에 대하여 지나치게 높아진 경우나 지나치게 낮아진 경우에도, 리스토어 전위의 전위 레벨을 안정시킬 수 있고, 따라서 오버 드라이브 후의 비트선의 전위를 원하는 전위로 제어하는 것이 용이하게 가능한 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치에 있어서는, 비트선의 전위를 증폭하는 감지 증폭기와, 상기 감지 증폭기에 의한 상기 비트선의 감지 동작에 필요한 오버 드라이브 전위를 생성하는 제1 생성 회로와, 상기 감지 증폭기의 플러스 전극으로의 상기 오버 드라이브 전위의 공급을 제어하는 스위치 회로와, 상기 감지 증폭기의 플러스 전극에 접속된 푸쉬-풀형 조절기 회로로 이루어지는 제2 생성 회로, 상기 제2 생성 회로는 오버 드라이브 후의 상기 비트선의 리스토어 전위를 생성하는 것을 포함하고 있다.
또한, 본 발명의 반도체 장치에 있어서는, 매트릭스형으로 배치된 복수의 메모리 셀 블록과, 비트선의 전위를 증폭하기 위한 복수의 감지 증폭기와, 복수의 워드선의 선택을 제어하는 하나의 메인 워드선의 구동을 제어하는 복수의 메인 로우 디코더부와, 상기 하나의 메인 워드선에 대응하는 상기 복수의 워드선으로부터 특정한 워드선을 선택하여 구동하는 복수의 세그먼트 로우 디코더부와, 상기 복수의 감지 증폭기에 의한 상기 비트선의 감지 동작에 필요한 오버 드라이브 전위를 각각 생성하는 복수의 제1 생성 회로와, 상기 복수의 감지 증폭기 각각의 플러스 전극으로의 상기 오버 드라이브 전위의 공급을 제어하는 복수의 스위치 회로와, 상기 복수의 감지 증폭기의 플러스 전극에 각각 접속된 푸쉬-풀형 조절기 회로로 이루어지는 복수의 제2 생성 회로, 상기 복수의 제2 생성 회로는 오버 드라이브 후의 상기 비트선의 리스토어 전위를 생성하는 것을 구비하고, 상기 복수의 메모리 셀 블록과 상기 복수의 감지 증폭기는 제1 방향으로 교대로 배치되고, 상기 복수의 세그먼트 로우 디코더부는 상기 제1 방향과 직교하는 제2 방향으로 상기 복수의 메모리 셀 블록 각각에 인접하여 배치되고, 상기 복수의 메인 로우 디코더부는 상기 제2 방향의 일단부에 배치되고, 상기 복수의 스위치 회로는 상기 복수의 감지 증폭기에 인접하는 복수의 제1 영역에 배치되고, 상기 복수의 제1 생성 회로는 상기 제1 방향의 일단부에 배치되고, 상기 복수의 제2 생성 회로는 상기 복수의 메인 로우 디코더부에 인접하는 복수의 제2 영역에 배치되어 있다.
본 발명의 반도체 장치에 따르면, 리스토어 전위를 플러스/마이너스 모두 드라이브할 수 있게 된다. 이에 따라, 오버 드라이브의 타이밍 변동에 따른 리스토어 전위의 전위 레벨의 변동을 억제하는 것이 가능해진다.
특히, 제2 생성 회로를 곧 감지 증폭기의 플러스 전극에 접속하도록 하고 있다. 이 때문에, 감지 증폭기와 조절기 회로 간의 저항을 작게 할 수 있어, 비트선으로의 리스토어 전위의 공급을 고속화할 수 있다.
또한, 주변 회로를 구동하기 위한 전원 회로와는 다른 전용 전원 회로를 이용하여 제1 생성 회로를 구성하도록 한 경우에는 감지 동작 시의 전원 노이즈가 주변 회로에 전파되는 것을 방지할 수 있다.
또한, 감지 증폭기에 근접하여 조절기 회로를 배치하도록 한 경우에는 또한 감지 증폭기와 조절기 회로 간의 저항을 작게 할 수 있고, 비트선으로의 리스토어 전위의 공급을 보다 고속화할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 오버 드라이브 회로의 구성예를 나타내는 블록도.
도 2는 상기 오버 드라이브 회로의 구체적 구성을 나타내는 회로 구성도.
도 3은 상기 오버 드라이브 회로와 그 전원 배선의 배치예를 나타내는 DRAM의 메모리 코어부의 평면도.
도 4는 상기 오버 드라이브 회로에서의 조절기 회로의 일례를 나타내는 구성도.
도 5는 상기 조절기 회로의 구체적 구성을 나타내는 회로 구성도.
도 6a ∼ 도 6e는 각각 상기 조절기 회로의 동작을 설명하기 위해 나타내는 타이밍차트.
도 7은 상기 오버 드라이브 회로에서 오버 드라이브 전위 생성 회로와 내부 전원 전위 생성 회로를 다른 전원 회로를 이용하여 구성한 경우의 구체예를 나타내는 회로 구성도.
도 8은 상기 오버 드라이브 전위 생성 회로와 상기 내부 전원 전위 생성 회로를 다른 전원 회로에 의해 구성하도록 한 경우를 예로 나타내는 스위치 회로의 회로 구성도.
도 9는 본 발명의 제2 실시 형태에 따른 조절기 회로의 일례를 나타내는 구성도.
도 10은 본 발명의 제3 실시 형태에 따른 조절기 회로의 일례를 나타내는 구성도.
도 11은 본 발명의 제4 실시 형태에 따른 조절기 회로의 일례를 나타내는 구성도.
도 12는 종래 기술과 그 문제점을 설명하기 위해 나타내는 오버 드라이브 회로의 블록도.
도 13은 종래의 오버 드라이브 회로의 구체적 구성을 나타내는 회로 구성도.
도 14는 종래의 오버 드라이브 회로와 그 전원 배선의 배치예를 나타내는 DRAM의 메모리 코어부의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 103 : 외부 전원(VCC)
102 : 오버 드라이브 전위 생성 회로(VIIAG)
104 : 리스토어 전위 생성 회로(VAAG)
105 : 스위치 회로
106 : 감지 증폭기 구동 드라이버(PSAD)
107 : 감지 증폭기(S/A)
108 : 감지 증폭기 구동 드라이버(NSAD)
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 따른 것으로, 오버 드라이브 방식의 전원 회로(이하, 오버 드라이브 회로)의 구성예를 나타내는 것이다. 여기서는, DRAM에서의 감지 증폭기의 전원 회로로서 이용하는 경우를 예로 설명한다.
도 1에서, 외부 전원(VCC: 11)에는 제1 생성 회로인 오버 드라이브 전위 생성 회로(VIIAG: 12)가 접속되어 있다. 상기 오버 드라이브 전위 생성 회로(12)에는 스위치 회로(13)가 접속되어 있다. 상기 스위치 회로(13)에는 조절기 회로(제2 생성 회로: 14) 및 감지 증폭기(S/A: 15)가 접속되어 있다. 상기 감지 증폭기(15)에는 감지 증폭기 구동 드라이버(SAD: 16)가 접속되어 있다. 상기 감지 증폭기 구동 드라이버(16)에는 외부 전원(GND: 17)이 접속되어 있다.
상기 오버 드라이브 전위 생성 회로(12)는 전용 전원 회로로, 감지 동작 시에 비트선의 전위를 오버 드라이브하기 위한 오버 드라이브 전위(VIIA)를 생성하는 것이다. 상기 스위치 회로(13)는 상기 감지 증폭기(15)의 플러스 전극(SAP)으로의 상기 오버 드라이브 전위의 공급을 제어하는 것이다. 상기 조절기 회로(14)는 오버 드라이브 후의 비트선 전위를 리스토어하기 위한 리스토어 전위(VAA)를 생성하는 것으로, 상기 리스토어 전위를 플러스/마이너스 모두 드라이브할 수 있다. 상기 감지 증폭기(15)는 감지 동작(초기 감지) 시에 비트선에 리스토어 전위보다도 높은 상기 오버 드라이브 전위를 인가하는 것이다. 또한, 오버 드라이브 후에는 비트선의 전위를 리스토어 전위에 의해서 제어하도록 되어 있다.
도 2는 상기 오버 드라이브 회로의 회로 구성을 보다 상세하게 나타내는 것이다. 도 2에서, 상기 오버 드라이브 전위 생성 회로(12)는 n형 MOS 트랜지스터(12a)를 소스 폴로워로 하여 구성되어 있다. 상기 스위치 회로(13)는 p형 MOS 트랜지스터(13a)와, 이 트랜지스터(13a)를 구동하는 드라이버(13b)로 구성되어 있다. 상기 조절기 회로(14)는 리스토어 전위를 안정시키기 위해서 푸쉬-풀(Push-Pull) 회로에 의해서 구성되어 있다. 이 조절기 회로(14)의 상세에 대해서는 후술한다.
상기 감지 증폭기(15)는 p형 MOS 트랜지스터(15a, 15b)와 n형 MOS 트랜지스터(15c, 15d)로 구성되어 있다. 상기 p형 MOS 트랜지스터(15a) 및 상기 n형 MOS 트랜지스터(15c)는 상호 드레인을 공유하여 직렬로 접속되어 있다. 상기 p형 MOS 트랜지스터(15b) 및 상기 n형 MOS 트랜지스터(15d)는 상호 드레인을 공유하여 직렬로 접속되어 있다. 상기 p형 MOS 트랜지스터(15a)와 상기 n형 MOS 트랜지스터(15c)와의 각 드레인의 접속점 및 상기 p형 MOS 트랜지스터(15b)와 상기 n형 MOS 트랜지스터(15d)의 각 게이트에는 비트선 BLt가 접속되어 있다. 상기 p형 MOS 트랜지스터(15b)와 상기 n형 MOS 트랜지스터(15d)와의 각 드레인의 접속점 및 상기 p형 MOS 트랜지스터(15a)와 상기 n형 MOS 트랜지스터(15c)의 각 게이트에는 상기 비트선 BLt와 상보적인 관계에 있는 비트선 BLc가 접속되어 있다.
상기 p형 MOS 트랜지스터(15a, 15b)의 각 소스의 접속점[상기 감지 증폭기(15)의 플러스 전극 SAP]에는 상기 스위치 회로[13: 상기 p형 MOS 트랜지스터(13a)의 드레인] 및 상기 조절기 회로(14)가 접속되어 있다. 상기 n형 MOS 트랜지스터(15c, 15d)의 각 소스의 접속점[상기 감지 증폭기(15)의 마이너스 전극 SAN]에는 상기 감지 증폭기 구동 드라이버(16)가 접속되어 있다. 상기 감지 증폭기 구동 드라이버(16)는 n형 MOS 트랜지스터(16a)에 의해 구성되어 있다.
도 3은 상기 오버 드라이브 회로를 채용하여 이루어지는 DRAM의 메모리 코어부의 레이아웃 구조(특히, 오버 드라이브 회로와 그 전원 배선의 배치예)를 나타내는 것이다. 도 3에 도시한 바와 같이, 복수의 메모리 셀 블록으로서의 셀 어레이(Cells: 21)는 매트릭스형으로 배치되어 있다. 각 셀 어레이(21)의 상하 방향(행 방향)에는 각각 상기 감지 증폭기(15)가 배치되어 있다. 또한, 각 셀 어레이(21)의 좌우(열 방향)에는 각각 세그먼트 로우 디코더부(SRD: 22)가 배치되어 있다. 상기 감지 증폭기(15)와 상기 세그먼트 로우 디코더부(22)와의 각 교점에는 각각 제1 회로 영역(제1 영역: 23)이 설치되어 있다. 이 제1 회로 영역(23) 내에는 각각 상기 스위치 회로(13)가 배치되어 있다.
메모리 코어부의 주변부(열 방향의 일단측)에는 상기 셀 어레이(21)의 각 열에 각각 대응하여, 메인 로우 디코더부(MRD: 24)가 설치되어 있다. 각 메인 로우 레코더부(24)의 상하(행 방향)에는 상기 제1 회로 영역(23) 각각에 대응하여, 제2 회로 영역(제2 영역: 25)이 설치되어 있다.
상기 제2 회로 영역(25)에는 각각 상기 조절기 회로(14) 및 드라이버 회로(31)가 배치되어 있다. 상기 드라이버 회로(31)는 상기 스위치 회로(13)의 상기 드라이버(13b)에 연결되는 신호선 SEP를 구동하는 것이다. 상기 조절기 회로(14)에는, 각각 상기 스위치 회로[13: 상기 p형 MOS 트랜지스터(13a)의 드레인]에 연결되는 전원선[예를 들면, 제1 계층의 메탈 배선(40)]이 접속되어 있다.
메모리 코어부의 주변부(행 방향의 일단측)에는 복수의 상기 오버 드라이브 전위 생성 회로(12) 및 주변 회로를 위한 복수의 내부 전원 전위 생성 회로(41)가 배치되어 있다. 상기 오버 드라이브 전위 생성 회로(12)는 각각 전원선[예를 들면, 제2 계층의 메탈 배선(42)] 및 전원선[예를 들면, 제1 계층의 메탈 배선(43)]을 통해 상기 스위치 회로[13: 상기 p형 MOS 트랜지스터(13a)의 소스]와 접속되어 있다.
이러한 구성에 따르면, 상기 조절기 회로(14)를 상기 감지 증폭기(15) 근방으로 분산시켜서 배치할 수 있게 된다. 이에 따라, 상기 조절기 회로(14)와 상기 감지 증폭기(15) 간의 저항을 작게 하는 것이 가능해진다. 따라서, 상기 비트선 BLt, BLc로의 리스토어 전위의 공급을 고속화할 수 있다.
도 4는 상기 조절기 회로(14)의 구성예를 나타내는 것이다. 도 4에서, 전원 전압 VCC 및 접지 전압 VSS 간에는 p형 MOS 트랜지스터(14a)와 n형 MOS 트랜지스터(14b)가 상호 드레인을 공유하여 직렬로 접속되어 있다. 상기 p형 MOS 트랜지스터(14a)의 게이트에는 연산 증폭기(14c)의 출력단이 접속되어 있다. 상기 n형 MOS 트랜지스터(14b)의 게이트에는 연산 증폭기(14d)의 출력단이 접속되어 있다. 상기 연산 증폭기(14c, 14d)의 각 반전 입력단에는 각각 회로의 출력인 리스토어 전위를 제어하기 위한 ref 전위가 공급되도록 되어 있다. 상기 연산 증폭기(14c, 14d)의 각 비반전 입력단은 상기 p형 MOS 트랜지스터(14a)와 상기 n형 MOS 트랜지스터(14b)와의 각 드레인의 접속점에 공통으로 접속되어 있다. 그리고, 이 접속점이 상기 감지 증폭기(15)의 플러스 전극 SAP에 접속되어 있다.
상기 조절기 회로(14)를 이러한 푸쉬-풀 회로와 마찬가지의 구성으로 함으로써, 오버 드라이브 후의 상기 비트선 BLt, BLc의 전위가 리스토어 전위에 대하여 지나치게 높아진 경우나 지나치게 낮아진 경우에도, 상기 비트선 BLt, BLc의 전위를 원하는 전위로 제어하는 것이 용이하게 가능해진다.
도 5는 상기 조절기 회로(14)의 회로 구성을 보다 상세히 나타내는 것이다. 도 5에 도시한 바와 같이, 상기 연산 증폭기(14c)는 직렬로 접속된 p형 MOS 트랜지스터(141), n형 MOS 트랜지스터(142, 143, 144)와, 직렬로 접속된 p형 MOS 트랜지스터(145), n형 MOS 트랜지스터(146, 147)가 전원 전압과 접지 전압 간에 병렬로 접속되어 이루어지는 구성으로 되어 있다. 상기 트랜지스터(141)의 게이트 및 상기 트랜지스터(145)의 게이트는 공통으로 접속되어 있다. 그리고, 그 접속점은 상기 트랜지스터(145)의 드레인과 상기 트랜지스터(146)의 드레인과의 접속점에 접속되어 있다. 상기 트랜지스터(142)의 소스와 상기 트랜지스터(143)의 드레인과의 접속점 및 상기 트랜지스터(146)의 소스와 상기 트랜지스터(147)의 드레인과의 접속점은 공통으로 접속되어 있다. 상기 트랜지스터(141)의 드레인과 상기 트랜지스터(142)의 드레인과의 접속점은 상기 트랜지스터(14a)의 게이트에 접속되어 있다. 상기 연산 증폭기(14c)의 반전 입력단이 되는 상기 트랜지스터(142)의 게이트에는 상기 ref 전위가 공급되도록 되어 있다. 상기 연산 증폭기(14c)의 비반전 입력단이 되는 상기 트랜지스터(146)의 게이트에는 상기 감지 증폭기(15)의 플러스 전극 SAP로의 출력이 입력된다.
상기 트랜지스터(143, 147)는 상기 연산 증폭기(14c)의 바이어스 전류를 제어하는 것이다. 상기 트랜지스터(143, 147)의 각 게이트에는 인버터(148)를 통해 상기 조절기 회로(14)의 동작을 제어하기 위한 제어 신호의 반전 신호가 공급되도록 되어 있다. 상기 트랜지스터(144)의 게이트에는 이 트랜지스터(144)의 온/ 오프를 선택하기 위한 선택 신호가 공급되도록 되어 있다.
한편, 상기 연산 증폭기(14d)는 직렬로 접속된 p형 MOS 트랜지스터(149), n형 MOS 트랜지스터(1410, 1411, 1412)와, 직렬로 접속된 p형 MOS 트랜지스터(1413), n형 MOS 트랜지스터(1414, 1415)가 전원 전압과 접지 전압 간에 병렬로 접속되어 이루어지는 구성으로 되어 있다. 상기 트랜지스터(149)의 게이트 및 상기 트랜지스터(1413)의 게이트는 공통으로 접속되어 있다. 그리고, 그 접속점은 상기 트랜지스터(1413)의 드레인과 상기 트랜지스터(1414)의 드레인과의 접속점에 접속되어 있다. 상기 트랜지스터(1410)의 소스와 상기 트랜지스터(1411)의 드레인과의 접속점 및 상기 트랜지스터(1414)의 소스와 상기 트랜지스터(1415)의 드레인과의 접속점은 공통으로 접속되어 있다. 상기 연산 증폭기(14d)의 반전 입력단이 되는 상기 트랜지스터(1414)의 게이트에는 상기 ref 전위가 공급되도록 되어 있다. 상기 연산 증폭기(14d)의 반전 입력단이 되는 상기 트랜지스터(1410)의 게이트에는 상기 감지 증폭기(15)의 플러스 전극 SAP로의 출력이 입력된다. 즉, 상기 트랜지스터(1410)의게이트는 상기 트랜지스터(14a)의 드레인에 접속되어 있다.
상기 트랜지스터(1411, 1415)는 상기 연산 증폭기(14d)의 바이어스 전류를 제어하는 것이다. 상기 트랜지스터(1411, 1415)의 각 게이트에는 상기 인버터(148)를 통해 상기 조절기 회로(14)의 동작을 제어하기 위한 제어 신호의 반전 신호가 공급되도록 되어 있다. 상기 트랜지스터(1412)의 게이트에는 이 트랜지스터(1412)의 온/오프를 선택하기 위한 상기 선택 신호가 공급되도록 되어 있다.
또, 상기 조절기 회로(14)는 또한 공통 회로부(14e)를 가지고 구성되어 있다. 이 공통 회로부(14e)는 극성 전환 회로(14e-1)와 접속 회로(14e-2)로 이루어져 있다. 상기 극성 전환 회로(14e-1)는 p형 MOS 트랜지스터(1416, 1417)와 n형 MOS 트랜지스터(1418)에 의해 구성되어 있다. p형 MOS 트랜지스터(1416)의 게이트는 상기 인버터 회로(148)의 출력단에 접속되어 있다. 또한, 이 트랜지스터(1416)의 소스는 전원 전압에 접속되어 있다. 드레인은 상기 트랜지스터(149)의 드레인과 상기 트랜지스터(1410)의 드레인과의 접속점 및 상기 p형 MOS 트랜지스터(1417)의 게이트에 접속되어 있다. 상기 p형 MOS 트랜지스터(1417)의 소스는 전원 전압에 접속되고 드레인은 상기 n형 MOS 트랜지스터(1418)의 드레인 및 게이트에 접속되어 있다. 상기 n형 MOS 트랜지스터(1418)의 게이트는 상기 트랜지스터(14b)의 게이트에 접속되며 소스는 접지 전압에 접속되어 있다.
상기 접속 회로(14e-2)는 p형 MOS 트랜지스터(1419)와 n형 MOS 트랜지스터(1420)에 의해 구성되어 있다. 상기 p형 MOS 트랜지스터(1419)의 게이트는 상기 인버터 회로(148)의 출력단 및 상기 트랜지스터(1416)의 게이트에 접속되어 있다. 또한, 이 트랜지스터(1419)의 소스는 전원 전압 및 상기 트랜지스터(14a)의 소스에 접속되며, 드레인은 상기 트랜지스터(141)의 드레인과 상기 트랜지스터(142)의 드레인과의 접속점 및 상기 트랜지스터(14a)의 게이트에 접속되어 있다. 상기 n형 MOS 트랜지스터(1420)의 게이트는 상기 인버터 회로(148)의 입력단에 접속되어 있다. 그리고, 그 게이트에는 상기 조절기 회로(14)의 동작을 제어하기 위한 상기 제어 신호가 공급되도록 되어 있다. 또한, 이 트랜지스터(1420)의 드레인은 상기 트랜지스터(1418)의 게이트와 상기 트랜지스터(14b)의 게이트와의 접속점에 접속되며 소스는 상기 트랜지스터(14b)의 소스 및 접지 전압에 접속되어 있다.
이러한 구성인 조절기 회로(14)는, 예를 들면 도 6a ∼ 도 6e에 도시한 바와 같이, 상기 제어 신호에 의해 그 동작이 제어된다. 예를 들면, 제어 신호가 높은 전위(Hi)인 경우, 이 회로(14)의 출력은 고임피던스 상태가 된다. 그 경우, 조절기 회로(14)는 상기 감지 증폭기(15) 간이 스위치[상기 접속 회로(14e-2)]에 의해서 분리된 상태가 된다.
상기 ref 전위로서는 상기 트랜지스터(14a, 14b)에서의 관통 전류를 작게 하기 위해서 상기 트랜지스터(142)에는 원하는 리스토어 전위보다도 낮은 전위가, 상기 트랜지스터(1414)에는 반대로 높은 전위가 제공된다. 예를 들면, 원하는 리스토어 전위를 1.4V로 하고자 하는 경우, 상기 트랜지스터(142)에는 1.38V의 ref 전위가 상기 트랜지스터(1414)에는 1.42V의 ref 전위가 각각 제공된다. 이 경우, 리스토어 전위는 1.4V를 중심으로 플러스/마이너스 20㎷의 불감대가 생기게 된다.
상기 조절기 회로(14)의 동작 스피드를 빠르게 하기 위해서는 상기 연산 증폭기(14c, 14d)의 바이어스 전류를 크게 하면 된다. 그래서, 리스토어의 초기에서는 바이어스 전류를 크게 하고, 완료 후는 바이어스 전류를 작게 한다. 이에 따라, 동작 스피드의 고속화와 저소비 전류화를 양립할 수 있다. 즉, 이 조절기 회로(14)에서는 상기 트랜지스터(143, 1411)의 사이즈를 크게 하고 대전류가 흐르도록 구성한다. 그리고, 선택 신호(높은 전위)에 의해 상기 트랜지스터(144, 1412)가 온 상태가 되면, 상기 트랜지스터(144, 1412)의 전류 경로로부터 상기 연산 증폭기(14c, 14d)의 바이어스 전류가 흐르도록 한다. 반대로, 선택 신호(낮은 전위)에 의해서 상기 트랜지스터(144, 1412)가 오프 상태로 하면, 상기 트랜지스터(147, 1415)의 전류 경로로부터 상기 연산 증폭기(14c, 14d)의 바이어스 전류가 흐르도록 한다. 이에 따라, 상기 트랜지스터(147, 1415)를 작은 사이즈의 트랜지스터로 구성할 수 있고, 그 경우에도 동작 스피드의 고속화와 저소비 전류화가가능해진다.
이러한 구성의 조절기 회로(14)에 따르면, 리스토어 전위의 공급 시간 이외에는 고임피던스 상태가 된다. 그 때문에, 상기 스위치 회로(13)를 통하지 않고, 직접, 상기 조절기 회로(14)를 상기 감지 증폭기(15)의 드라이브 노드(SAP)에 접속할 수 있다. 이에 따라, 상기 조절기 회로(14)와 상기 감지 증폭기(15) 간의 저항을 작게 하는 것이 가능해진다. 따라서, 리스토어 전위의 공급에 걸리는 시간을 단축하는 것이 가능해지고 리스토어 시간을 짧게 할 수 있다.
상기한 바와 같이, 리스토어 전위를 플러스/마이너스 모두 드라이브할 수 있도록 하고 있다. 즉, 리스토어 전위의 생성에 푸쉬-풀형 조절기 회로를 이용하도록 하고 있다. 이에 따라, 오버 드라이브의 타이밍의 변동에 따른 리스토어 전위의 전위 레벨의 변동을 억제하는 것이 가능해진다. 따라서, 오버 드라이브 방식에 의해 비트선의 전위를 증폭한 후의 비트선의 전위가 리스토어 전위에 대하여 지나치게 높아진 경우나 지나치게 낮아진 경우에도 리스토어 전위의 전위 레벨을 안정시킬 수 있고, 따라서 오버 드라이브 후의 비트선 전위를 원하는 전위로 제어하는 것이 용이하게 가능해지는 것이다.
특히, 조절기 회로를 곧 감지 증폭기의 플러스 전극에 접속할 수 있다. 이에 따라, 감지 증폭기와 조절기 회로 간의 저항을 작게 할 수 있다. 그 결과, 리스토어 전위의 공급에 걸리는 시간을 단축하는 것이 가능해져 리스토어 시간을 짧게 할 수 있다.
또한, 감지 증폭기에 근접하여 조절기 회로를 배치하도록 하고 있기 때문에또한 감지 증폭기와 조절기 회로 간의 저항을 작게 할 수 있다. 따라서, 비트선으로의 리스토어 전위의 공급이 보다 빨라져서 리스토어 시간을 더 짧게 하는 것이 가능해지는 것이다.
또한, 주변 회로를 구동하기 위한 전원 회로(내부 전원 전위 생성 회로)와는 다른 전용 전원 회로를 이용하여 오버 드라이브 전위 생성 회로를 구성하도록 하고 있다. 그 때문에, 감지 동작 시의 전원 노이즈가 주변 회로에 전파되는 것을 방지할 수 있다.
여기서, 도 7을 참조하여 주변 회로의 내부 전원 전위 생성 회로와는 다른 전용 전원 회로를 이용하여 오버 드라이브 전위 생성 회로를 구성한 경우의 구체예에 대하여 설명한다. 예를 들면, 주변 회로의 구동 전위 VII를 생성하는 상기 내부 전원 전위 생성 회로(n형 MOS 트랜지스터: 41)와는 다른 전용 전원 회로[상기 n형 MOS 트랜지스터(12a)]를 이용하여 상기 오버 드라이브 전위 생성 회로(12)를 구성하도록 한 경우, 상호 발생하는 노이즈를 아이솔레이션하는 것이 가능해진다. 따라서, 감지 동작 시의 전원 노이즈가 주변 회로에 전파되는 것을 방지할 수 있는 것이다.
또한, 도 3에 나타낸 구성에서 상기 내부 전원 전위 생성 회로(41)를 상기 오버 드라이브 전위 생성 회로(12)의 근방에 배치하도록 한 경우에는 도 7에 도시한 바와 같이, 상기 오버 드라이브 전위 생성 회로(12)와 상기 내부 전원 전위 생성 회로(41)에서 전위 제어를 위한 신호선(VPPI)을 공유할 수 있게 된다.
도 8은 상기 스위치 회로(13)의 다른 구성예를 나타내는 것이다. 여기서는,주변 회로의 구동 전위 VII와 오버 드라이브 전위 VIIA를 다르게 하도록 한 경우의 예를 설명한다. 이 스위치 회로(13')인 경우, 오버 드라이브 전위 VIIA가 공급되는 p형 MOS 트랜지스터(131)의 소스는 백 게이트에 접속되어 있다. 또한, 이 트랜지스터(131)를 제어하는 p형 MOS 트랜지스터(132)의 상기 오버 드라이브 전위 VIIA가 공급되는 소스도 백 게이트에 접속되어 있다. 또한, n형 MOS 트랜지스터(133)의 게이트는 상기 트랜지스터(132)의 게이트에 공통으로 접속됨과 함께, 상기 신호선 SEP에 접속되어 있다. 또한, 드레인은 상기 트랜지스터(132)의 드레인에 공통으로 접속되며, 드레인은 접지 전압 및 백 게이트에 접속되어 있다. 그리고, 상기 각 소스의 접속점이 상기 트랜지스터(131)의 게이트에 접속되어 있다. 이러한 구성으로 한 경우, 상기 트랜지스터(131, 132, 133)의 정션 순방향에 의한 누설 전류를 막는 것이 가능해진다.
또, 상기한 본 발명의 제1 실시 형태에서는 푸쉬-풀 회로를 이용하여 조절기 회로를 구성한 경우에 대해 설명하였다. 조절기 회로로서는, 상기 도 4에 나타낸 구성뿐만아니라, 예를 들면 다른 구성의 푸쉬-풀 회로를 이용하여도 구성할 수 있다.
(제2 실시 형태)
도 9는 본 발명의 제2 실시 형태에 따른 것으로, 소스 폴로워형 푸쉬-풀 회로를 이용하여 조절기 회로를 구성한 경우의 예를 나타내는 것이다. 이 조절기 회로(14A)인 경우, 전원 전압 VCC 및 접지 전압 VSS 간에 n형 MOS 트랜지스터(14A-1)와 p형 MOS 트랜지스터(14A-2)가 상호 소스를 공유하여 직렬로 접속되어 있다. 상기 n형 MOS 트랜지스터(14A-1)의 게이트에는 연산 증폭기(14A-3)의 출력단이 접속되어 있다. 상기 p형 MOS 트랜지스터(14A-2)의 게이트에는 연산 증폭기(14A-4)의 출력단이 접속되어 있다. 상기 연산 증폭기(14A-3, 14A-4)의 각 비반전 입력단에는 회로의 출력인 리스토어 전위를 제어하기 위한 ref 전위가 공급되도록 되어 있다. 상기 연산 증폭기(14A-3, 14A-4)의 각 반전 입력단은 상기 n형 MOS 트랜지스터(14A-1)와 상기 p형 MOS 트랜지스터(14A-2)와의 각 소스의 접속점에 공통으로 접속되어 있다. 그리고, 이 접속점이 상기 감지 증폭기(15)의 플러스 전극 SAP에 접속되도록 되어 있다. 이러한 구성의 조절기 회로(14A)를 채용한 경우에도 오버 드라이브 회로로서는, 상술한 제1 실시 형태의 경우와 대략 마찬가지 효과를 기대할 수 있다.
(제3 실시 형태)
도 10은 본 발명의 제3 실시 형태에 따른 것으로, 토템 폴 구조의 푸쉬-풀 회로를 이용하여 조절기 회로를 구성한 경우의 예를 나타내는 것이다. 이 조절기 회로(14B)인 경우, 전원 전압 VCC 및 접지 전압 VSS 간에 소스 폴로워형 n형 MOS 트랜지스터(14B-1)와 소스 공통형 n형 MOS 트랜지스터(14B-2)가 직렬로 접속되어 토템 폴 구조로 구성되어 있다. 상기 n형 MOS 트랜지스터(14B-1)의 게이트에는 연산 증폭기(14B-3)의 출력단이 접속되어 있다. 상기 n형 MOS 트랜지스터(14B-2)의 게이트에는 연산 증폭기(14B-4)의 출력단이 접속되어 있다. 상기 연산 증폭기(14B-3)의 비반전 입력단 및 상기 연산 증폭기(14B-4)의 반전 입력단은 공통으로 접속되어 있다. 그리고, 그 접속점에는 회로의 출력인 리스토어 전위를 제어하기 위한 ref 전위가 공급되도록 되어 있다. 상기 연산 증폭기(14B-3)의 반전 입력단 및 상기 연산 증폭기(14B-4)의 비반전 입력단은 상기 n형 MOS 트랜지스터(14B-1, 14B-2)의 접속점에 공통으로 접속되어 있다. 그리고, 이 접속점이 상기 감지 증폭기(15)의 플러스 전극 SAP에 접속되도록 되어 있다. 이러한 구성의 조절기 회로(14B)를 채용한 경우에도, 오버 드라이브 회로로서는 상술한 제1 실시 형태의 경우와 대략 마찬가지의 효과를 기대할 수 있다.
(제4 실시 형태)
도 11은 본 발명의 제4 실시 형태에 따른 것으로, 도 10에 나타낸 구성의 조절기 회로(14B)에서 n형 MOS 트랜지스터(14B-1)의 게이트 전위를 승압 회로(펌프 회로)에 의해서 제어하도록 구성한 경우의 예를 나타내는 것이다. 즉, 소스 폴로워형 n형 MOS 트랜지스터(14B-1)는 게이트 전위로서, 높은 전위가 필요해지는 경우가 있다. 그 경우, 승압 회로(14B-5)를 이용하여 상기 n형 MOS 트랜지스터(14B-1)의 게이트 전위를 제어하도록 조절기 회로(14B')를 구성하면 된다.
그 외에, 본원 발명은 상기 각 실시 형태뿐만아니라, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 여러가지로 변형하는 것이 가능하다. 또한, 상기 각 실시 형태에는 여러가지 단계의 발명이 포함되고 있어, 개시되는 복수의 구성 요건에서의 적절한 조합에 의해 여러가지의 발명을 끌어낼 수 있다. 예를 들면, 각 실시 형태에 나타내는 모든 구성 요건으로부터 몇몇 구성 요건이 삭제되어도, 발명이 해결하고자 하는 과제의 란에 진술한 과제 중 적어도 하나를 해결할 수 있고, 발명의 효과 란에 진술되고 있는 효과 중 적어도 하나가 얻어지는 경우에는 이 구성 요건이 삭제된 구성을 발명으로서 끌어낼 수 있다.
이상, 상술한 바와 같이 본 발명에 따르면, 오버 드라이브 방식에 의해 비트선의 전위를 증폭한 후 비트선 전위가 리스토어 전위에 대하여 지나치게 높아진 경우나 지나치게 낮아진 경우에도, 리스토어 전위의 전위 레벨을 안정시킬 수 있고, 따라서 오버 드라이브 후의 비트선의 전위를 원하는 전위로 제어하는 것이 용이하게 가능한 반도체 장치를 제공할 수 있다.

Claims (22)

  1. 반도체 장치에 있어서,
    비트선의 전위를 증폭하는 감지 증폭기(15)와,
    상기 감지 증폭기(15)에 의한 상기 비트선의 감지 동작에 필요한 오버 드라이브 전위를 생성하는 제1 생성 회로(12)와,
    상기 감지 증폭기(15)의 플러스 전극으로의 상기 오버 드라이브 전위의 공급을 제어하는 스위치 회로(13)와,
    상기 감지 증폭기(15)의 플러스 전극에 접속된 푸쉬-풀형 조절기 회로(14)로 이루어지는 제2 생성 회로를 구비하고,
    상기 제2 생성 회로는 오버 드라이브 후의 상기 비트선의 리스토어 전위를 생성하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 생성 회로(12)는 전용 전원 회로(12a)를 이용하여 구성되는 반도체 장치.
  3. 제1항에 있어서,
    상기 조절기 회로(14)는 상기 오버 드라이브 후의 소정의 리스토어 기간 내에만 상기 리스토어 전위를 생성하고, 그 이외는 고임피던스를 출력하는 반도체 장치.
  4. 제1항에 있어서,
    상기 조절기 회로(14)는 p형 MOS 트랜지스터(14a)와 n형 MOS 트랜지스터(14b)를 직렬로 접속한 푸쉬-풀 회로(14)를 이용하여 구성되는 반도체 장치.
  5. 제4항에 있어서,
    상기 p형 MOS 트랜지스터(14a) 및 상기 n형 MOS 트랜지스터(14b)의 각 게이트에는 각각 연산 증폭기(14c, 14d)가 접속되며, 상기 연산 증폭기(14c, 14d)는 리스토어 기간의 초기에서의 바이어스 전류가 그 다음의 리스토어 기간에서의 바이어스 전류보다도 큰 반도체 장치.
  6. 제4항에 있어서,
    상기 p형 MOS 트랜지스터(14a) 및 상기 n형 MOS 트랜지스터(14b)의 각 게이트에는 각각 연산 증폭기(14c, 14d)가 접속되며, 상기 연산 증폭기(14c, 14d)는 리스토어 기간의 초기에서 바이어스 전류가 흐르는 제1 트랜지스터(143, 1411)와, 그 다음의 리스토어 기간에서 바이어스 전류가 흐르는 상기 제1 트랜지스터(143, 1411)보다도 사이즈가 작은 제2 트랜지스터(147, 1415)를 갖는 반도체 장치.
  7. 제1항에 있어서,
    상기 조절기 회로(14)는 n형 MOS 트랜지스터(14A-1)와 p형 MOS 트랜지스터(14A-2)를 직렬로 접속한 소스 폴로워(follower)형 푸쉬-풀 회로(14A)를 이용하여 구성되는 반도체 장치.
  8. 제7항에 있어서,
    상기 n형 MOS 트랜지스터(14A-1) 및 상기 p형 MOS 트랜지스터(14A-2)의 각 게이트에는 각각 연산 증폭기(14A-3, 14A-4)가 접속되며, 상기 연산 증폭기(14A-3, 14A-4)는 리스토어 기간의 초기에서의 바이어스 전류가 그 다음의 리스토어 기간에서의 바이어스 전류보다도 큰 반도체 장치.
  9. 제1항에 있어서,
    상기 조절기 회로(14)는 소스 폴로워형의 n형 MOS 트랜지스터(14B-1)와 소스 공통형의 n형 MOS 트랜지스터(14B-2)를 직렬로 접속한 토템 폴 구조의 푸쉬-풀 회로(14B)를 이용하여 구성되는 반도체 장치.
  10. 제9항에 있어서,
    상기 n형 MOS 트랜지스터(14B-1, 14B-2)의 각 게이트에는 각각 연산 증폭기(14B-3, 14B-4)가 접속되며, 상기 연산 증폭기(14B-3, 14B-4)는 리스토어 기간의 초기에서의 바이어스 전류가 그 다음의 리스토어 기간에서의 바이어스 전류보다도 큰 반도체 장치.
  11. 제9항에 있어서,
    상기 소스 폴로워형 n형 MOS 트랜지스터(14B-1)는 게이트 전위가 승압 회로(14B-5)를 이용하여 제어되는 반도체 장치.
  12. 반도체 장치에 있어서,
    매트릭스형으로 배치된 복수의 메모리 셀 블록(21)과,
    비트선의 전위를 증폭하기 위한 복수의 감지 증폭기(15)와,
    복수의 워드선의 선택을 제어하는 하나의 메인 워드선의 구동을 제어하는 복수의 메인 로우 디코더부(24)와,
    상기 하나의 메인 워드선에 대응하는 상기 복수의 워드선으로부터 특정한 워드선을 선택하여 구동하는 복수의 세그먼트 로우 디코더부(22)와,
    상기 복수의 감지 증폭기(15)에 의한 상기 비트선의 감지 동작에 필요한 오버 드라이브 전위를 각각 생성하는 복수의 제1 생성 회로(12)와,
    상기 복수의 감지 증폭기(15) 각각의 플러스 전극으로의 상기 오버 드라이브전위의 공급을 제어하는 복수의 스위치 회로(13)와,
    상기 복수의 감지 증폭기(15)의 플러스 전극에 각각 접속된 푸쉬-풀형 조절기 회로(14)로 이루어지는 복수의 제2 생성 회로를 구비하고,
    상기 복수의 제2 생성 회로는 오버 드라이브 후의 상기 비트선의 리스토어 전위를 생성하며,
    상기 복수의 메모리 셀 블록(21)과 상기 복수의 감지 증폭기(15)는 제1 방향으로 교대로 배치되고,
    상기 복수의 세그먼트 로우 디코더부(22)는 상기 제1 방향과 직교하는 제2 방향으로 상기 복수의 메모리 셀 블록(21) 각각에 인접하여 배치되고,
    상기 복수의 메인 로우 디코더부(24)는 상기 제2 방향의 일단부에 배치되고,
    상기 복수의 스위치 회로(13)는 상기 복수의 감지 증폭기(15)에 인접하는 복수의 제1 영역(23)에 배치되고,
    상기 복수의 제1 생성 회로(12)는 상기 제1 방향의 일단부에 배치되고,
    상기 복수의 제2 생성 회로는 상기 복수의 메인 로우 디코더부(24)에 인접하는 복수의 제2 영역(25)에 배치되어 있는 반도체 장치.
  13. 제12항에 있어서,
    상기 복수의 제1 생성 회로(12)는 각각 전용 전원 회로(12a)를 이용하여 구성되는 반도체 장치.
  14. 제12항에 있어서,
    상기 복수의 조절기 회로(14)는 상기 오버 드라이브 후의 소정의 리스토어 기간 내에만 상기 리스토어 전위를 생성하고, 그 이외는 고임피던스를 출력하는 반도체 장치.
  15. 제12항에 있어서,
    상기 복수의 조절기 회로(14)는 p형 MOS 트랜지스터(14a)와 n형 MOS 트랜지스터(14b)를 직렬로 접속한 푸쉬-풀 회로(14)를 이용하여 구성되는 반도체 장치.
  16. 제15항에 있어서,
    상기 p형 MOS 트랜지스터(14a) 및 상기 n형 MOS 트랜지스터(14b)의 각 게이트에는 각각 연산 증폭기(14c, 14d)가 접속되며, 상기 연산 증폭기(14c, 14d)는 리스토어 기간의 초기에서의 바이어스 전류가 그 다음의 리스토어 기간에서의 바이어스 전류보다도 큰 반도체 장치.
  17. 제15항에 있어서,
    상기 p형 MOS 트랜지스터(14a) 및 상기 n형 MOS 트랜지스터(14b)의 각 게이트에는 각각 연산 증폭기(14c, 14d)가 접속되며, 상기 연산 증폭기(14c, 14d)는 리스토어 기간의 초기에서 바이어스 전류가 흐르는 제1 트랜지스터(143, 1411)와, 그다음의 리스토어 기간에서 바이어스 전류가 흐르는 상기 제1 트랜지스터(143, 1411)보다도 사이즈가 작은 제2 트랜지스터(147, 1415)를 갖는 반도체 장치.
  18. 제12항에 있어서,
    상기 복수의 조절기 회로(14)는 n형 MOS 트랜지스터(14A-1)와 p형 MOS 트랜지스터(14A-2)를 직렬로 접속한 소스 폴로워형 푸쉬-풀 회로(14A)를 이용하여 구성되는 반도체 장치.
  19. 제18항에 있어서,
    상기 n형 MOS 트랜지스터(14A-1) 및 상기 p형 MOS 트랜지스터(14A-2)의 각 게이트에는 각각 연산 증폭기(14A-3, 14A-4)가 접속되고, 상기 연산 증폭기(14A-3, 14A-4)는 리스토어 기간의 초기에서의 바이어스 전류가 그 다음의 리스토어 기간에서의 바이어스 전류보다도 큰 반도체 장치.
  20. 제12항에 있어서,
    상기 복수의 조절기 회로(14)는 소스 폴로워형의 n형 MOS 트랜지스터(14B-1)와 소스 공통형의 n형 MOS 트랜지스터(14B-2)를 직렬로 접속한 토템 폴 구조의 푸쉬-풀 회로(14B)를 이용하여 구성되는 반도체 장치.
  21. 제20항에 있어서,
    상기 n형 MOS 트랜지스터(14B-1, 14B-2)의 각 게이트에는 각각 연산 증폭기(14B-3, 14B-4)가 접속되고, 상기 연산 증폭기(14B-3, 14B-4)는 리스토어 기간의 초기에서의 바이어스 전류가 그 다음의 리스토어 기간에서의 바이어스 전류보다도 큰 반도체 장치.
  22. 제20항에 있어서,
    상기 소스 폴로워형의 n형 MOS 트랜지스터(14B-1)는 게이트 전위가 승압 회로(14B-5)를 이용하여 제어되는 반도체 장치.
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