523904 A7 ' __B7_._ 五、發明説明（1 ) 發明背景 ~ 本發明為有關於半導體裝置。再說的更詳細些，乃有關 於作為感測放大器之電源電路使用的過度驅動方式之電源 電路。 以往，在DRAM方面，為了使讀出工作更高感度化及高速 化，乃使用過度驅動方式之電源電路（以下稱過度驅動電路） 。因此，在使位元線作讀出工作時，為在感測放大器之正 電極上外加比位元線之恢復電位更高的電位（所謂過度驅動 電位）。 圖12表示以往之過度驅動電路的組成實例。圖中，在一 邊的外部電源（VCC) 101上連接了過度驅動電位產生電路 (VIIAG)102。在另一邊的外部電源（VCC)103上連接了過度 驅動電位產生電路（VAAG)104。上述過度驅動電位產生電 路102及上述恢復電位產生電路104上連接著轉接電路105。 而上述轉接電路105上連接著感測放大器驅動器（PSAD) 106 。於上述感測放大器驅動器106上連接感測放大器（S/A)107 。上述感測放大器107上連接感測放大器驅動器（NSAD)108 。在上述感測放太器驅動器108上連接外部電源（GND) 109。 上述過度驅動電位產生電路102乃產生過度驅動電位 (VIIA)，此過度驅動電位（VIIA)乃在讀出工作時將位元線之 電位予以過度驅動（放大）。此外，此過度驅動電位也使用作 為週邊電路的電源。上述之恢復電位產生電路104乃產生恢 復電位（VAA)者，而此恢復電位（VAA)乃恢復過度驅動後的 位元線電位。上述轉接電路105選擇上述過度驅動電位或上 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 523904 A7 * _____Β7 五、發明説明（2 ) 述恢復電位I任一方，而供給於上述感測放大器驅動器1〇6。 圖13更詳細表示了上述過度驅動電路之電路組成。過度 驅動電路必須抑制輸出電阻。因此，以M〇s (Metal Oxide Semiconductor)電晶體構成上述過度驅動電路時，乃使用源 輸出器source follower (漏極接地放大器）。 通常’上述過度驅動電位產生電路1〇2及上述恢復電位產 生電路104乃一起產生正電位。簡言之，上述過度驅動電位 產生電路102乃將!!型M0S電晶體1〇2a變為源輸出器而構成 。上述恢復電位產生電路104乃將11型M〇s電晶體1〇4a變為 源輸出器而構成。 上述轉接電路105乃使用？型]^〇3電晶體1〇5a、1〇5b所構 成。在此例中，基於？型]^〇3電晶體1〇5a、1〇5b而兼用上述 感測放大器驅動器1〇6。 上述感測放大器107乃由1)型1^[〇3電晶體1〇7a、⑺几與打型 MOS電晶體i〇7c、1〇7d所構成。上述1)型1^〇8電晶體與 上述η型MOS電晶體i〇7c，互相共有漏極而以串聯連接。上 述P型MOS電晶體i〇7b與上述n型MOS電晶體i〇7d ,互相共 有漏極而以串聯連接。上述P型MOS電晶體i07a與上述n型 M〇S電晶體1 〇7c之連接點以及上述ρ型MOS電晶體丨〇7b與上 述η型MOS電晶體107d之各閘上，連接著位元線Bu。上述p 型MOS電晶體107b與上述11型M〇s電晶體丨〇7d之連接點以及 上述P型MOS電晶體i〇7a與上述n型MOS電晶體1〇7e之各閘 上’連接與上述位元線BLt為互補關係的位元線BLc。 上述P型MOS電晶體l〇7a、107b之各源極的連接點（上述感 本紙張尺度適财國國家標準(CNS) A4規格(210X297公爱) " ---------- 523904 A7 ， _______Β7 五、發明説明（3 ) 測放大器107之正電極）上，透過電源線11〇 ,而連接著上述 轉接電路105 (上述ρ型MOS電晶體105a、105b之各漏極的連 接點）。在上述之η型MOS電晶體107c、107d之各源極連接 點（上述感測放大器107之負電極）上，連接著上述感測放大 器驅動器108。上述感測放大器驅動器1〇8由11型M〇s電晶體 108a所構成。 圖14表示採用上述過度驅動電路之dram的記憶體核心部 的概略結構（特別是過度驅動電路與其電源配線之配置例）。 如圖所示，多個元件陣列（Ceiis)丨丨丨成矩陣配置。各元件陣 列111之上下（行方向）各配置了上述感測放大器1〇7。此外， 各元件陣列111之左右（列方向）各自配置了段列解碼器部 (SRD) 112。上述感測放大器1〇7與上述段列解碼器m之交 點上各設置了電路區域（SSC1)113。 記憶體核心邵的周邊部（列方向之一端）各自與上述元件陣 列111的各列對應，而設置了主列解碼器部（MrD)丨14 ^各 主列解碼器部114之上下（行方向）各自與上述電路區域丨13對 應，而設置了電路區域（SSC2)115。 記憶體核心部的周邊部（行方向之一端）配置了多個過度驅 動電位產生電路區116及多個恢復電位產生電路區Η?。此 例中’各電路區116由上述過度驅動電位產生電路(上述 η型MOS電晶體l〇2a)與上述轉接零路105 (上述1)型厘〇3電晶 體l〇5a)構成。同樣地，各電路區117由上述恢復電位產生 電路104 (上述η型]\408電晶體104 a)與上述轉接電路1〇5 (上 述ρ型MOS電晶體105b)所構成。 -6 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 523904
上述電路區116、117各自透過上述電源線11〇，而連接於 上述感測放大器107。上述電源線丨10由連接於上述感測放 大器107之正電極的第1階層金屬配線11 〇a以及連接上述電 路區116、117之第2階層的金屬配線ii〇b所構成。上述金屬 配線110a以及上述金屬配線11 〇b在上述電路區域丨丨5内及上 述感測放大器107内相互連接。 但疋’在上述組成之過度驅動電路上，有以下的問題產 生。 1·以長RAS循環（Long-RAS-Cycle)使之工作時，恢復時間 變長。此時，電位水準遲滯，恢復電位變得太高。 2·過度放大時之過度驅動電位下降能力弱。 3·過度驅動電位產生電路102也兼用作為周邊電路之電源 電路。因此，讀出工作時之電源干擾傳播到周邊電路上。 4·恢復電位產生電路104與感測放大器ι〇7之間的距離大 。因此，恢復電位之供給需花費時間。 如上述，以往雖能實現讀出動作的高感度化以及高速化 ，但過度驅動後之位元線的電位相對於恢復電位而為過高 時以及過低時，將會出現過度驅動後之位元線的電位難以 控制到所希望的電位等之缺點。 發明目的 本發月之目的為，以過度驅動-方式將位元線電位放大後 的位元線電位相對於恢復電位而為過高及過低時，均能使 恢復電位之電位水準穩定，由此，可以提供一種半導體裝 置，其能輕易將過度驅動後的位元線電位控制到所希望之
五、發明説明（5 ) 電位。 為了it成上述之目的，本發明之半導體裝置的組·成有， 放大（申^專利㈣第！項的複製）位元線電位的感測放大器 、產生：述感測放大器之前述讀出工作上所需之過度驅動 電位的第-產生電路、控制供給到前述感測放大器正電極 之前述過度驅動電位的轉接電路、連接於前述感測放大器 正電極之推-拉型調節電路所構成之第二產生電路，前述第 二產生電路產生過度驅動的前述位元線的恢復電位。 此外，本發明《半導體裝置包含了，（申請專利範圍第Η 項的複製）呈矩陣排列的多個記憶單元區域、放大位元線電 位之^固感測放大器、控制一條主字碼線驅動的多個主列 解碼器’而-條主字碼線乃控制多條字碼線的選擇、從對 應於前述一條主字碼線之前述多條字碼線中選擇特定字碼 線而驅動之多個段列解碼器、多個第一產生電路，其乃產 生則述多個感測放大器之前述位元線的讀出工作所需之過 度驅動電位、多個轉接電路，其乃控制前述過度驅動電位 供給到前述多個感測放大器之各正電極上、以及多個第二 產生電路，其乃·由各自連接於前述多個感測放大器的正電 極上之推-拉型調節電路所構成，而前述之多個第二產生電 路乃產生過度驅動後之前述位元線的恢復電位，前述多= 記憶單位區域與前述多個感測放大器被交互配置於第—的 方向，而前述多個段列解碼器部乃在與前述第一的方向直 角交又之第二的方向上與前述多個記憶單位區域各自相鄰 配置，前述多個主列解碼器部配置於前述第二方向之—、山 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 523904
，而前述多個轉接電路乃g己置於相鄰於前述多冑感測放大 :之多個第-領域上，前述多個第二產生電路乃配置於與 前述多個主列解碼器部相鄰之多個第二領域上。 根據此半導體裝置，可將恢復電位在正/負任一方驅動。 由此，可以抑制過度驅動時因時間的散亂所導致之恢復電 位電位水準的散亂。 特別是，其乃將第二產生電路直接連接於感測放大器之 正黾極上因此，感測放大器與調節電路之間的電阻可以 減小，而恢復電位對於位元線之供給可以高速化。 而且，與驅動周邊電路之電源電路不同，而使用專用之 電源電路來組成第一產生電路時，可防止讀出工作時之電 源干擾傳播到周邊電路。 此外，鄰近於感測放大器而配置調節電路時，可以更加 減少感測放大器與調節電路之間的電阻，恢復電位對於位 元線之供給可以更加高速化。 圖式之簡要說明 圖1為一區塊圖，表示本發明之第一實施型態的過度驅動 電路組成例。 圖2為一電路組成圖，表示以上過度驅動電路之具體組成。 圖3為DRAM之記憶單元部平面圖，表示以上過度驅動電 路與其電源配線配置例。 圖4為一組成圖，表示以上過度驅動電路之調節電路的一 例0 圖5為一電路組成圖，表示以上調節電路之具體組成。 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公I) 523904 A7 B7 五、發明説明（ 圖6A〜6E為一時間表，說明以上調節電路之動作。 圖7為-電路組成圖，乃在以上過度驅動電路上，使用與 過度驅動電路產生電路及内部電源啦 私屌私位產生電路不同的電 源電路而組成時之具體例。 圖8為轉接電路之電路組成圖，表示使用與q㈣㈣ 電位產生電路及以上内部電源電位產生電路不同的電源電 路而組成時之例。 圖9為-組成圖，表示本發明之第二實施型態的調節電路 例0 圖10為-組成圖’ 4示本發明之第三實施$ ·態的調節電 路例。 圖11為一組成圖，表示本發明之第四實施型態的調節電 路例。 圖12為一過度驅動電路之區塊圖，說明以往技術及其 題 圖13為一電路組成圖，表示以往之過度驅動電路的具體 組成。 圖14為DRAM之記憶單元部的平面圖，表示以往之過度驅 動電路與其電源配線配置例。 發明之實施型態 以下參考圖面來說明本發明之實施型態。 發明之第一實施型態 圖1為本發明之第一實施型態之過度驅動方式的電源電路 (以下稱過度驅動電路）組成例。此處，舉例說明其作為 10- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X297公釐） 裝 問 訂 523904 A7 . ' B7 五、發明説明（8 ) DRAM之感測放大器電源電路來使用時。 圖中，外部電源（VCC)ll上，連接著第一產生電路之過度 驅動電位產生電路（VIIAG)12。以上過度驅動電位產生電路 12上連接轉接電路13。以上轉接電路13連接調節電路（第二 產生電路）14及感測放大器（S/A) 15。以上感測放大器15連接 感測放大器驅動器（SAD)16。以上感測放大器驅動器16連接 外部電源（GND)17。 以上過度驅動電位產生電路12為專用的電源電路》在？買 出工作時產生放大位元線電位之過度驅動電位（VIIA)。以 上轉接電路13乃控制供給到以上感測放大器15之正電極 (SAP)之以上過度驅動電位。上述調節電路14乃產生恢復電 位（VAA)，而此產生恢復電位（VAA)乃將過度驅動後之位元 線電位恢復，可將以上恢復電位在正/負任一方予以驅動。 以上感測放大器15，乃在讀出工作（初始讀出）時，在位元線 上將比恢復電位高之以上過度驅動電位外加者。此外，過 度驅動後，以恢復電位來控制位元線之電位。 圖2乃更詳細表示以上過度驅動電路之電路組成。圖中， 以上過度驅動電俾產生電路12乃將η型MOS電晶體12a設為 源輸出器以組成。以上轉接電路13由p型MOS電晶體13a及 驅動此電晶體13a之驅動器13b所組成。以上調節電路14乃 為了穩定恢復電位，而以推-拉（Push-Pull)電路來組成。此 調節電路14之詳細如後述。 上述感測放大器15乃由p型MOS電晶體15a、15b與η型 MOS電晶體15c、15d所組成。上述ρ型MOS電晶體15a與上 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 523904 A7 , ’ B7 五、發明説明（9 ) 述η型MOS電晶體15c乃互相共有漏極而串聯。上述p型MOS 電晶體15b與η型MOS電晶體15d乃互相共有漏極而串聯。上 述p型MOS電晶體15a與上述η型MOS電晶體15c之各漏極接 點以及上述p型MOS電晶體15b與上述η型MOS電晶體15d之 各閘上乃連接位元線BLt。上述p型MOS電晶體15b與上述η 型MOS電晶體15d之各接點以及上述ρ型MOS電晶體15a與上 述η型MOS電晶體15c之各閘上乃連接著與上述位元線BLt為 互補關係之位元線BLc。 上述ρ型MOS電晶體15a、15b之各源極之連接點（上述感測 放大器15之正電極SAP)上連接著上述轉接電路13 (上述ρ型 MOS電晶體13a之漏極）及上述調節電路14。上述11型]^08電 晶體15c、15d之各源極的連接點（上述感測放大器15之負電 極S AN)上連接著上述感測放大器驅動器16。上述感測放大 器驅動器16由η型MOS電晶體16a組成。 圖3表示此採用上述過度驅動電路之DRAM的記憶單元部 概略結構（特別是過度驅動電路與其電源配線之配置例）。如 圖所示，多個記憶單元區之單元陣列（Cells)21乃呈矩陣狀 配置。各單元陣列21之上下方向（行方向）各配置了上述感測 放大器15。此外，各單元陣列21之左右方向（列方向）各配置 了程式段列解碼器部（SRD)22。上述感測放大器15與上述程 式段列解碼器部22之各交點上各自設置了第一的電路區域（ 第一領域）23。此第一的電路區域23内各自配置了上述轉接 電路13。 記憶單元部之周邊部（列方向之一端）上與上述單元陣列21 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 523904 A7 B7 五、發明説明（1〇 ) 之各列對應而設置了主列解碼器（MRD)24。各主列解碼器 24之上下（行方向）上與上述第一的電路區域23對應而設置了 第二的電路區域（第二領域）25。 上述第二的電路區域25上各自配置了上述調節電路14及 驅動電路31。上述驅動電路31乃驅動與上述轉接電路13的 上述驅動器13b相連之信號線SEP。上述調節電路14上乃各 自連接了上述轉接電路13 (上述p型MOS電晶體13a之漏極） 相連之電源線（例如第一階層之金屬配線）40。 記憶單元部之周邊部（行方向之一端）上配置了多個上述過 度驅動電位產生電路12及針對周邊電路之多個内部電源電 位產生電路41。上述過度驅動電位產生電路12各自透過電 源線（例如第二階層之金屬配線）42與電源線（例如第一階層 之金屬配線）43，與上述轉接電路13 (上述p型MOS電晶體 13a之源極）連接。 根據此組成，可以將上述調節電路14分散於上述感測放 大器15附近而配置。由此，可以縮小上述調節電路14與上 述感測放大器1 5之間的電阻。因此，可將上述位元線BLt、 BLc之恢復電位供給高速化。 圖4表示上述調節電路14組成例。圖中，在電源電壓VCC 及接地電壓VSS之間，卩型]^103電晶體14a與η型MOS電晶體 14b相互共有漏極而串聯。上述ρ型MOS電晶體14a之閘上連 接運算放大器14c之輸出端。而上述η型MOS電晶體14b之閘 上連接運算放大器14d之輸出端。上述運算放大器14c、14d 之各反轉輸入端被供給用以控制電路之輸出即恢復電位子 ref電位。上述運算放大器14c、14d之各非反轉輸入端，在 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂
線 523904 A7 B7 五、發明説明（11 ) 上述p型MOS電晶體14a與η型MOS電晶體14b之各源極連接 點上以共通連接之。然後，此連接點連接於上述感測放大 器15之正電極SAP上。 將上述調節電路14設為與如此之推-拉電路相同之組成， 即使在過度驅動後之上述位元線BLt、BLc之電位對恢復電 位而言過高及過低時，均能輕易將上述位元線BLt、BLc之 電位控制到希望的電位。 圖5乃更詳細表示上述調節電路14之電路組成。如圖所示 ，上述運算放大器14c乃由，串聯的p型MOS電晶體1七、η 型MOS電晶體142、143、144、串聯的ρ型MOS電晶體145、η 型MOS電晶體146、147等電源電壓與接地電壓串聯所組成。 上述電晶體1七之閘與上述電晶體145之閘乃以共通連接。然 後，此連接點連接於上述電晶體145之漏極與上述電晶體146 之漏極的連接點上。上述電晶體142之源極與上述電晶體143 之漏極的連接點以及上述電晶體146之源極與上述電晶體147 之漏極的連接點乃以共通連接。上述電晶體14!之漏極與上 述電晶體142之漏極的連接點乃連接於上述電晶體14a之閘 上。上述運算放大器14c之反轉輸出端的上述電晶體142之 閘上乃供給上述ref電位。上述運算放大器14c之非反轉輸出 端的上述電晶體146之閘上乃被輸入了對上述感測放大器15 之正電極SAP的輸出。 上述電晶體143、147乃控制上远運算放大器14c之脈衝電 流。上述電晶體143、147之閘乃透過反相器148，供給控制 上述調節電路14之動作的控制信號反轉信號。上述電晶體 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 44〈閘上乃供給了選擇此電晶體144之0N/0FF的選擇信號 〇 田另方面，上述運算放大器I4d乃由，串聯的p型MOS電 :把149、n型MOS電晶體14ι〇、14丨1、14丨2與串聯的？型M〇s 私阳把14u、n型MOS電晶體14m、14i5等電源電壓與接地電 壓串聯所組成。上述電晶體149之問與上述電晶體…之問 乃以共通連接。然後，此連接點連接於上述電晶體14。之漏 極與上述電晶體14m之漏極的連接點上。上述電晶體ΐ4ι〇之 源極與上述包晶體14u之漏極的連接點以及上述電晶體Mm 之源2與上述電晶體14ls之漏極的連接點乃以共通連接。上 述運异放大器14d之反轉輸出端的上述電晶體14i4之閘上乃 供給上述^電卜上述運算放大器Hd之非反轉輸出端的上 述電晶體141G之閘上乃被輸人了對上述感測放大以5之正電 極SAP的輸出。亦即上述電晶體、之閘上乃連接著上述電 晶體14a之漏極。 上述電晶體14n、14ls乃控制述運算放大器i4d之脈衝電 流。上述電晶體14"、14l5之各問上乃透過上述反相器A ，供給控制上述調節電路14之動作的控制信號反轉信號。 上述電晶體14^之閘上乃供給了選擇此電晶體之 ΟΝ/OFF的上述選擇信號。 此外’上述調節電路14組成上-又具有共通電路部…。此 共通電路冑14e由極性切換電路…」及連接電路14以所構 成。上述極性切換電路14e_4”M0S電晶體i4i6、i4i7血 η型MOS電晶體14l8组成。_M〇s電晶體i4i6之閘連接於以 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公酱) 523904 A7 B7 五、發明説明（13 ) 上反相為電路14g之輸出端。此外’此電晶體14i6之源極連 接於電源電壓。漏極連接於以上電晶體149之漏極與以上電 晶體141G之漏極的連接點，以及以上p型MOS電晶體1417之 閘上。以上p型MOS電晶體1417之源極連接於電源電壓，漏 極連接於以上η型MOS電晶體1418之漏極與閘上。以上η型 MOS電晶體1418之閘連接於以上電晶體14b之閘上，源極連 接於接地電壓上。 上述連接電路14e-2由p型MOS電晶體1419與η型MOS電晶 體142〇組成。上述ρ型MOS電晶體1419之閘連接於以上反相 器電路148之輸出端與上述電晶體1416之閘上。此外，此電 晶體1419之源極連接於電源電壓及上述電晶體14a之源極， 漏極連接於上述電晶體1七之漏極與上述電晶體142之漏極的 接點以及上述電晶體14a之閘上。上述11型1^103電晶體1420之 閘連接於反相器電路148之輸入端上。然後，該閘供給控制 上述調節電路14動作之上述控制信號。此外，此電晶體1420 之漏極與電晶體1418之閘與上述電晶體14b之閘的連接點上 ，源極連接於上述電晶體14b之源極及接地電壓。 如此組成之調節電路14如圖6A〜6E所示，由上述控制信號 來控制該動作。例如，控制信號為高電位（Hi)時，此電路14 之輸出變為高電阻狀態。此時，調節電路14與上述感測放 大器15之間由開關（上述連接電路14e-2)而變為切離狀態。 上述ref電位為了將上述電晶體14a、14b上之通過電流縮 小，故在上述電晶體142上供給比所希望之恢復電位低之電 位，而在上述電晶體1414上相對地供給較高之電位。例如， -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 523904 A7 Γ_______Β7 五、發明説明（14 ) — 一 所希k之恢復電位欲設為1 · 4 γ時，在上述電晶體ΐ42上供給 1.38V之ref電位，而在上述電晶體14m上供給142viref電 位。此時，恢復電位以^々▽為中心而產生正/負2〇mv之不感 應帶。 要加速上述調節電路14之動作速度，可加大上述運算放 大器14c、14d之脈衝電流。此處乃將恢復初期之脈衝電流 予以加大，結束後將脈衝電流縮小。由此可以兼行動作速 度尚速化及低消耗電流化。亦即，此調節電路丨4之組成上 ’乃加大上述電晶體It、14Π之尺寸，而使大電流流動。 然後，因選擇信號（高電位）而上述電晶體144、14ΐ2為開啟 狀怨時’由上述電晶體lb、it2之電流路線而上述運算放 大器14c、14d之脈衝電流流動。相反地，因選擇信號（低電 位）而上述電晶體It、14^為關閉狀態時，由上述電晶體 I、、14^之電流路線而上述運算放大器14(：、14(1之脈衝電 流流動。由此，上述電晶體14?、14is可以小尺寸的電晶體 組成，此時動作速度之高速化及低消耗電流化亦為可能。 根據此組成之#周郎電路14，在恢復電位供給時以外為高 電阻狀態。因此、，不透過上述轉接電路13 ,而能直接將上 述調節電路14連接於上述感測放大器15的驅動器節點（SAp) 。由此，上述調節電路14與上述感測放大器15之間的電阻 可以將之縮小。因此，可縮短供給恢復電位時之時間，可 縮短恢復時間。 如上述，可將恢復電位在正/負任一方上驅動。亦即，在 恢復電位的產生上，乃使用推-拉型調節電路。由此，可以 -17- 本紙張尺度適财S @家標準(CNS) A4規格(21G X 297公------ 523904
抑制因過度驅動時間的散亂所導致之恢復電位水準的散亂 。因此，由過度驅動方式而對放大位元線電位之後的位元 線電位為過高或過低時，亦能穩定恢復電位之電位水準， 由此，可輕易將過度驅動後的位元線電位控制到所希望的 電位。 特別是，可將調節電路直接連接於感測放大器之正電極 上。由此，可縮小感測放大器與調節電路間的電阻。結果 ，可縮短供給恢復電位時之時間，可縮短恢復時間。 此外，因為乃將調節電路靠近感測放大器而配置，故還 旎縮小放大器與調節電路間的電阻。因此，位元線之恢復 電位供給變快，而能更加地縮短恢復時間。 再者，與驅動周邊電路之電源電路（内部電源電路產生電 路）不同，其乃使用專用之電源電路來組成過度驅動電位產 生電路。因此，可防止讀出工作時之電源干擾傳播到周邊 電路上。 此處，參考圖7來說明，與驅動周邊電路之内部電源電路 產生電路·不同，而使用專用之電源電路來組成過度驅動電 位產生電路時之昇體例。例如，與產生周邊電路之驅動電 位vii之上述内邵電源電路產生電路型M〇s電晶體“I不同 而使用專用之電源電路（上述nfM〇s電晶體12a)組成上述過 度驅動電位產生電路12時，則可將相互產生之干擾予以= 緣。因此，可防止讀出工作時之電源干擾傳播到周邊電路 上0 而且，如圖3所示之組成中，將上述内部電源電路產生電 -18- 523904 A7 B7 五、發明説明（16 ) 路41配置於上述過度驅動電位產生電路12附近時，如圖7所 示，在上述過度驅動電位產生電路12與上述内部電源電路 產生電路41上可共有電位控制之信號線（VPPI)。 圖8表示上述轉接電路13之其他組成例。此處，說明使周 邊電路之驅動電位VII與過度驅動電位VIIA不同時之實例。 轉接電路13’時，供給過度驅動電位VIIA之p型MOS電晶體 13i的源極連接於後閘上。此外，供給控制此電晶體Uiip 型MOS電晶體132的上述過度驅動電位VIIA的源極亦連接於 後閘上。再者，η型MOS電晶體133的閘在共通連接於上述 電晶體132的閘之同時，連接於上述信號線SEP。此外，漏 極以共通連接於上述電晶體132之漏極上，漏極連接於接地 電壓及後閘上。然後，上述各於於源極之接點連接於上述 電晶體13i的閘。此組成時，可防止因上述電晶體13ι、132 、133的連接狀態順序方向所導致的漏洩電流。 此外，上述之本發明的發明之第一實施型態中，乃說明 使用推-拉電路來組成調節電路時。調節電路不限於上述圖 4所示之組成，其也能使用其他組成的推-拉電路來組成。 發明之第二實施型態 圖9乃說明本發明之第二實施型態之使用源輸出器型推-拉 電路來組成調節電路時之實例。在此調節電路14 A時，於電 源電壓VCC及接地電壓VSS之間，η型MOS電晶體14八-1與？ 型MOS電晶體14Α_2相互共有源極而串聯。上述η型MOS電晶 體14“之閘上連接著運算放大器14α_3之輸出端。上述ρ型 MOS電晶體14Α_2之閘上連接著運算放大器14Α_4之輸出端。 -19- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 523904 A7 B7
上述運算放大器14A_3、14a·4之各非反轉輸入端上供給了控 制電路輸入之恢復電位的ref電位。上述運算放大器丨4a $、 14A·4之各非反轉輸入端以共通連接上述11型m〇s電晶體14八^ 與上述卩型]^108電晶體14A_2之各於源極的連接點。然後，此 接點連接於上述感測放大器15之正電極SAP上。即使在採用 此種組成之調節電路14 A時，在作為過度驅動電路時仍期待 上述之發明之第一實施型態時略為相同的效果。 發明之第三實施型態 圖10乃說明本發明之第三實施型態之使用圖騰柱結構之 推-拉電路來組成調節電路時之實例。在此調節電路14B時 ’於電源電壓VCC及接地電壓VSS之間，源輸出器型之^型 MOS電晶體14“與源共用型η型MOS電晶體14Β-2串聯，為圖 騰柱結構。上述η型MOS電晶體14“之閘上連接著運算放大 器14B·3之輸出端。上述n型M0S電晶體14β·2之閘上連接著運 算放大器14Β·4之輸出端。上述運算放大器14β·3之非反轉輸 入端及上述14Β·4之反轉輸入端上為共通連接。而在該連接 點上’供給了控制電路輸出之恢復電位的ref電位。上述運 算放大器14b·3之尽轉輸入端及上述14β·4之非反轉輸入端以 共通連接上述η型MOS電晶體14Β_!、14β·2之連接點。然後， 此接點連接於上述感測放大器丨5之正電極SAp上。即使在採 用此種組成（調節電路14β時，在作為過度驅動電路時仍期 待上述之發明之第一實施型態時略為相同的效果。 發明之第四實施型態 圖11乃說明本發明之第四實施型態，於使用圖1〇所示之 -20- 本紙银尺度適用中國國家標準(CNS) A4規格(210X297公袭·) 523904 A7 -_____B7 _ 五、發明説明（18 ) 調節電路14B中，以昇壓電路（幫浦電路）來控制11型]^〇8電 晶體14Bq之閘電位而組成時之實例。亦即，源及輸出器形 m型MOS電晶體14Bq作為閘電位時會需要較高電位。此時 ，使用昇壓電路14B·5來控制上述11型M〇s電晶體14β ι之閘電 位來組成調節電路14B，即可。 其他，本專利申請發明並不限定於以上之各實施型態， 其可以在實施階段時於不跳脫其要旨之範圍之下作各種變 化。再者，在上述各實施型態中包含各種階段之發明，可 用所公開之多個組成要件的適當組合來抽出各種發明。例 如，在各實施型態中所示之全部組成要件中刪除若干組成 要件時，亦能解決發明所企圖解決之課題欄中所描述的至 少一項，而能獲得發明效果櫚中所描述之效果的至少一項 時，刪除此組成要件後之組成可作為一項發明而抽出。、 以上，如根據先前詳述之此發明，以過度驅動方式放大 位元線電位後之位元線電位對恢復電位為過高及過低時， 均能穩定恢復電位之電位水準，因此，可以提供一種可輕 易將過度驅動後之位元線電位控制到所希望電位的半導體 裝置。 -21 - 本纸張尺度適财S S家標準(CNS) A4規格(210X 297公釐) -------