JPH0897648A - センスアンプ回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 定電流特性の安定なセンスアンプ回路を提供
する 【構成】 パワースＭＯＳＦＥＴ７１と並列接続した電
流制御ＭＯＳＦＥＴ７２，７３とにより差動アンプＡＭ
Ｐ１，ＡＭＰ２のパワースイッチ回路２７を構成する。
ＭＯＳＦＥＴ７２，７３のゲートに供給される電圧はセ
ンスアンプ活性化状態において電源電圧の中間電位とさ
れ、ＭＯＳＦＥＴ７２，７３におけるドレイン電圧の変
化に対して電流一定とされる当該電圧範囲を広くでき
る。必要な電流量はＭＯＳＦＥＴ７２，７３の並列接続
形態によって保証する。相補信号線ＣＤ，ＣＤ＊の極性
が入れ替わる過渡期間においてノードＮ６，Ｎ７の電圧
が変動しても差動アンプＡＭＰ１，ＡＭＰ２の動作電流
の変化を最小限とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はセンスアンプ及びそれを
内蔵した半導体集積回路に関し、例えばＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）に適用して有
効な技術に関する。

【０００２】

【従来の技術】複数個のスタティック型メモリセルをマ
トリクス配置して成るＳＲＡＭにおいては、相補コモン
データ線に出力されたメモリセルのデータを差動増幅す
るためにセンスアンプ回路が設けられる。センスアンプ
回路には選択的にそれを活性化させるためのパワースイ
ッチスイッチが設けられており、例えば実開昭５６−１
１５７９８号に記載されるようにそのスイッチは１個の
ＭＯＳトランジスタによって構成することができる。

【０００３】

【発明が解決しようとする課題】本発明者は図８に示さ
れるセンスアンプ回路をＳＲＡＭに適用することについ
て検討した。このセンスアンプ回路は十分な出力電圧振
幅を得るために直列２段の差動増幅段を有する。初段増
幅回路はｎチャンネル型差動入力ＭＯＳトランジスタを
有する一対の差動増幅回路ＡＭＰ１，ＡＭＰ２を有し、
相補コモンデータ線ＣＤ，ＣＤ＊（記号＊はそれが付さ
れていない信号若しくは信号線に対してレベル反転され
たものであることを意味する）に対する差動入力の極性
が逆にされている。次段増幅回路はｐチャンネル型差動
入力ＭＯＳトランジスタを有する差動増幅回路ＡＭＰ３
によって構成され、夫々の初段差動増幅増幅回路ＡＭＰ
１，ＡＭＰ２のシングルエンド出力を差動入力として動
作される。初段差動増幅回路ＡＭＰ１，ＡＭＰ２のパワ
ースイッチは双方に共通のｎチャンネル型ＭＯＳトラン
ジスタＱ１によって構成される。相補コモンデータ線Ｃ
Ｄ，ＣＤ＊に読出される信号は高電位側の電源電圧Ｖｃ
ｃ寄りで相補的に変化され、差動増幅回路はＡＭＰ１，
ＡＭＰ２はそれをｎチャンネル型差動入力ＭＯＳトラン
ジスタで受けることにより増幅動作を行い、さらに次段
の差動増幅回路ＡＭＰ３はｐチャンネル型差動入力ＭＯ
Ｓトランジスタにて一対の差動入力に対して大きなオン
抵抗比を得ることによって出力信号振幅を一対の電源電
圧ＶｃｃとＧＮＤとの間で変化させるように増幅動作を
行う。

【０００４】ここで、センスアンプ回路を活性化すると
きはパワースイッチＭＯＳトランジスタＱ１はオン状態
にされる。この状態において読み出しサイクルが変化さ
れて相補コモンデータ線ＣＤ，ＣＤ＊の極性が入れ替わ
る過渡期間においてはパワースイッチＭＯＳトランジス
タＱ１のドレイン電圧が変動し、それによってそのドレ
イン電流も変化される。このような電流変化は差動増幅
回路ＡＭＰ１，ＡＭＰ２の動作電流を変化させるから、
センスアンプ回路の動作の安定性という観点からすると
極力小さいことが望ましい。特に高速動作される論理Ｌ
ＳＩ（半導体集積回路）に搭載されて高速アクセスされ
るようなＳＲＡＭの場合にはデータの読み出しサイクル
タイムが短いことから、そのような動作電流の変化が読
み出しサイクルの切り替わりに起因して発生し、その後
の増幅動作に無視し得ない影響を与えて誤動作を生ずる
虞のあることが本発明者によって明らかにされた。

【０００５】本発明の目的は、定電流特性の安定なセン
スアンプ回路を提供することにある。本発明の別の目的
は、データ読み出し動作の高速化に最適なセンスアンプ
を提供することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、図１に代表的に示されるよう
に、センスアンプ回路（２７）は、それぞれ第１導電型
のトランジスタから成るカレントミラー負荷回路とそれ
に接続された第２導電型の差動入力トランジスタとを備
えて相補信号を差動増幅するとともに、相補信号に対す
る差動入力の極性が相互に逆にされた一対の差動増幅回
路（ＡＭＰ１，ＡＭＰ２）と、上記一対の差動増幅回路
に共通のパワースイッチ回路（７０）とを供え、上記パ
ワースイッチ回路は、各差動入力トランジスタに共通接
続された第２導電型のパワースイッチトランジスタ（７
１）と、上記差動増幅回路に一対一対応で設けられ当該
差動増幅回路の参照電流経路側の出力（Ｎ３，Ｎ４）を
制御端子に受けて上記パワースイッチトランジスタと電
源端子（ＧＮＤ）との間に並列配置された相互に同一ト
ランジスタサイズの一対の第２導電型の電流制御トラン
ジスタ（７２，７３）と、から成る。

【０００９】一対の差動増幅回路の動作電流の変動を更
に小さくするには、上記パワースイッチトランジスタに
は上記電流制御トランジスタよりも大きなトランジスタ
サイズを設定するとよい。

【００１０】センスアンプ回路の出力振幅を大きくする
には、第２導電型のトランジスタから成るカレントミラ
ー負荷と、それに接続され上記一対の差動増幅回路にお
けるミラー電流経路側の出力を受ける第１導電型の一対
の差動入力トランジスタを備えた後段増幅回路（ＡＭＰ
３）を更に設けるとよい。

【００１１】上記センスアンプ回路はＳＲＡＭやそれを
内蔵した論理ＬＳＩなどの半導体集積回路の適用でき
る。

【００１２】

【作用】上記した手段によれば、センスアンプ回路（２
７）の活性／非活性を制御するパワースイッチトランジ
スタ（７１）に直列配置した一対の電流制御トランジス
タ（７２，７３）のゲートに供給される電圧（ノードＮ
３，Ｎ４）は、センスアンプ活性化状態において一対の
電源電圧の中間電位とされ、これが、当該並列接続され
た電流制御トランジスタ（７２，７３）におけるドレイ
ン電圧の変化に対してドレイン電流一定とされる当該電
圧範囲を広くする。

【００１３】このとき電流制御トランジスタ（７２，７
３）のゲート電圧は電源電圧の中間レベルであるから、
夫々の電流制御トランジスタ（７２，７３）のコンダク
タンスはゲート電圧が電源電圧（Ｖｃｃ）の場合に比べ
て小さくされるが、電流制御トランジスタ（７２，７
３）は並列接続されることによって必要な電流供給能力
を得る。

【００１４】上記パワースイッチトランジスタ（７１）
のゲート幅を電流制御トランジスタ（７２，７３）より
も大きくすると、そのオン状態においては比較的大きな
コンダクタンスを持つようにされるから、パワースイッ
チ回路７０の入力ノード（Ｎ７）の電圧の変化に対して
電流一定とされる当該電圧範囲を広くすることができ
る。

【００１５】それらのことが、パワースイッチトランジ
スタ（７１）のオン状態において入力相補信号の極性が
入れ替わる過渡期間においてパワースイッチ回路（２
７）への印加電圧（ノードＮ６，Ｎ７の電圧）が変動す
ることにより電流も変化されようとするが、その変化を
抑えて、差動増幅回路（ＡＭＰ１，ＡＭＰ２）の動作電
流の変化を最小限とする。したがって、センスアンプ回
路（２７）の動作の安定性という点においてそのような
不所望な動作電流の変化が小さくされる。特に高速動作
される論理ＬＳＩ（半導体集積回路）に搭載されて高速
アクセスされるようなＳＲＡＭの場合にはデータの読み
出しサイクルタイムが短いことから、そのような動作電
流の変化が読み出しサイクルの切り替わりに起因して発
生されてもその後の増幅動作に無視し得ない影響を与え
て誤動作を引き起こす虞を解消することができる。

【００１６】上記電流制御トランジスタ（７２，７３）
のゲートに供給すべき中間レベルは夫々の差動増幅回路
ＡＭＰ１，ＡＭＰ２における参照電流経路側の出力（ノ
ードＮ３，Ｎ４）を用いて得るため、当該参照電流経路
側の出力（ノードＮ３，Ｎ４）の相互の電位関係はセン
スアンプ回路の入力相補信号の論理値の如何に関わらず
一定とされることから、特別に中間レベルを形成する回
路を要しない。

【００１７】センスアンプ回路（２７）の非活性化状
態、即ちパワースイッチトランジスタ（７１）のオフ状
態において、参照電流経路側の出力（ノードＮ３，Ｎ
４）レベルは電源電圧とされる。このことは、パワース
イッチトランジスタ（７１）のターン・オンによるセン
スアンプ回路（２７）の非活性状態から活性状態への変
化において、一対の電流制御トランジスタ（７２，７
３）のターン・オン動作を高速化でき、センスアンプ回
路（２７）の非活性状態から活性状態への良好な応答性
を得る。

【００１８】

【実施例】図５には本発明の一実施例に係るＡＳＩＣ
（アプリケーション・スペシフィック・インテグレーテ
ッド・サーキット）形式の半導体集積回路（ASIC IC）
が示される。この半導体集積回路は、例えば公知のＣＭ
ＯＳ半導体集積回路製造技術によって１個の単結晶シリ
コンに形成されて成る機能埋め込みゲートアレイとして
位置付けられる。１はゲートアレイ部、２，３は埋め込
みマクロセルとしてのＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ）である。ゲートアレイ部１は多
数のＣＭＯＳ基本セルが配置された敷詰めゲート領域に
対してユーザ仕様によって所要の論理回路が形成された
領域である。図においてはメモリコントロールロジック
が代表的に図示されている。ＳＲＡＭ２，３は特に制限
されないが、メモリコントロールロジックから供給され
るイネーブル信号ＣＬＫによって動作が選択され、その
状態においてメモリコントロールロジックから供給され
るアドレス信号ＡＤＲ、リードライト信号Ｒ／Ｗの変化
に追従してスタティックにリードライト動作される。し
たがって、ＳＲＡＭ２，３はゲートアレイ部１の論理動
作速度に応じて高速にアクセス動作可能でなければなら
ない。例えば１００ＭＨｚで動作される。特に制限され
ないが、ＳＲＡＭ２はバッファ或いはレジスタアレイと
して利用され、ＳＲＡＭ３は比較的記憶領域の大きなデ
ータ一次記憶領域或いはゲートアレイ部１に含まれる論
理回路のワーク領域とされる。尚、同図においてＤｉｎ
は書込みデータでありメモリコントロールロジックから
出力され、Ｄｏｕｔはゲートアレイ部１の論理回路への
読み出しデータである。

【００１９】図６には代表的に上記一つのＳＲＡＭ２の
ブロック図が示される。ＳＲＡＭ３も基本的な構成は同
様である。同図において２０は、後に詳述するように複
数個のスタティック型メモリセルＭＣをマトリクス配置
して成るメモリセルアレイであり、メモリセルの選択端
子はロウ方向毎にワード線ＷＬに結合され、メモリセル
のデータ入出力端子はカラム方向毎に相補データ線Ｂ
Ｌ，ＢＬ＊に結合される。それぞれの相補データ線は、
カラム選択回路２１を介して相補コモンデータ線ＣＤ，
ＣＤ＊に共通接続されている。

【００２０】アドレス信号ＡＤＲはノンアドレスマルチ
プレクス形式でアドレスバッファ２２に供給さて内部相
補アドレス信号とされ、その内のロウアドレス信号はロ
ウプリデコーダ２３を経てロウアドレスデコーダ２４に
供給される。内部相補アドレス信号とされたカラムアド
レス信号はカラムプリデコーダ２５を経てカラムアドレ
スデコーダ２６に供給される。ロウアドレスデコーダ２
４はロウアドレス信号に応じた１本のワード線を選択レ
ベルにする。所定のワード線が選択レベルにされると、
このワード線に結合されたメモリセルが選択される。カ
ラムアドレスデコーダ２６はカラムアドレス信号に応じ
た１組の相補データ線を相補コモンデータ線ＣＤ，ＣＤ
＊に導通させるようにカラムスイッチ回路２１を制御す
る。リードアクセスが指示されている場合、メモリセル
からの読み出し信号を受ける相補コモンデータ線ＣＤ，
ＣＤ＊の電位は、センスアンプ回路２７で増幅され、出
力バッファ２８を介して読み出しデータが外部に出力さ
れる。ライトアクセスが指示されている場合、書込みデ
ータを受ける入力バッファ２９の出力によって相補コモ
ンデータ線が駆動され、それに導通されているメモリセ
ルにデータが書き込まれる。

【００２１】図７には上記メモリセルアレイ及びメモリ
セルの詳細な一例が示される。同図に示されるメモリセ
ルは、ｐチャンネル型ＭＯＳトランジスタ４０ｐ，４１
ｐとｎチャンネル型ＭＯＳトランジスタ４０ｎ，４１ｎ
とによって構成された一対のＣＭＯＳインバータを備
え、相互に一方のＣＭＯＳインバータの出力端子が他方
のＣＭＯＳインバータの入力端子に交差結合されてスタ
ティックラッチを構成し、そのスタティックラッチの一
対の出力には夫々ｎチャンネル型選択ＭＯＳトランジス
タ４２，４３が接続されて成る。メモリセルＭＣは高抵
抗負荷型であってもよい。上記ＭＯＳトランジスタ４
２，４３のゲート電極はワード線ＷＬ（ｍ）に結合さ
れ、ワード線ＷＬ（ｍ）が選択レベルに駆動されること
によってＭＯＳトランジスタ４２，４３がオンされ、そ
れによってメモリセルＭＣが相補データ線ＢＬ（０），
ＢＬ（０）＊に導通される。データ線ＢＬ（０），ＢＬ
（０）＊〜ＢＬ（ｎ），ＢＬ（ｎ）＊は、それぞれ負荷
素子としてのｐチャンネル型ＭＯＳトランジスタ４４，
４５を介して高電位側電源電圧Ｖｃｃに結合される。こ
のＭＯＳトランジスタ４４，４５のゲート電極は接地電
位ＧＮＤとされ、それにより、相補データ線ＢＬ
（０），ＢＬ（０）＊〜ＢＬ（ｎ），ＢＬ（ｎ）＊は、
ＭＯＳトランジスタ４４，４５を介して電源電圧Ｖｃｃ
にプリチャージされるようになっている。さらに、相補
データ線ＢＬ（０），ＢＬ（０）＊〜ＢＬ（ｎ），ＢＬ
（ｎ）＊は、図６のカラム選択回路２１に含まれる選択
スイッチとしてのｐチャンネル型ＭＯＳトランジスタ４
６、４７を介して相補コモンデータ線ＣＤ，ＣＤ＊に結
合される。図６のカラムアドレスデコーダ２６から出力
されるカラム選択信号ｙ−ｓｗ（０）〜ｙ−ｓｗ（ｎ）
は、上記ＭＯＳトランジスタ４６，４７のゲート電極に
与えられ、当該ＭＯＳトランジスタ４６，４７がオンさ
れた場合に、それに対応される一対の相補データ線Ｂ
Ｌ，ＢＬ＊が相補コモンデータ線ＣＤ，ＣＤ＊に導通さ
れるようになっている。メモリセルＭＣから相補コモン
データ線ＣＤ，ＣＤ＊に与えられる相補的な読出し信号
のレベル差は、本実施例に従えば０．４Ｖ程度（Ｖｃｃ
＝３．３Ｖ、ＧＮＤ＝０Ｖ）と小さく、センスアンプ回
路２７がそれを増幅してから、出力バッファ２８に伝達
する。

【００２２】図１には上記センスアンプ回路２７の一例
が示される。このセンスアンプ回路２７は、メモリセル
のデータを増幅する初段増幅回路ＦＳＡと、この初段増
幅回路ＦＳＡの後段に配置され、当該初段増幅回路ＦＳ
Ａの出力を増幅する後段増幅回路としての差動増幅回路
ＡＭＰ３とが結合されて成る。上記初段増幅回路ＦＳＡ
は、互いに同一構成とされる二つの電圧差動型の差動増
幅回路ＡＭＰ１，ＡＭＰ２が並列接続されることによっ
て、一対の増幅出力を得るようにしている。

【００２３】上記差動増幅回路ＡＭＰ１は、ｎチャンネ
ル型の一対の差動入力ＭＯＳトランジスタ５０，５１
と、ｐチャンネル型ＭＯＳトランジスタ５２，５３から
なるカレントミラー負荷とを供え、ＭＯＳトランジスタ
５０のゲートはＣＤ＊に、ＭＯＳトランジスタ５１のゲ
ートはＣＤに結合される。上記差動増幅回路ＡＭＰ２
は、ｎチャンネル型の一対の差動入力ＭＯＳトランジス
タ５４，５５と、ｐチャンネル型ＭＯＳトランジスタ５
６，５７からなるカレントミラー負荷とを供え、ＭＯＳ
トランジスタ５４のゲートはＣＤに、ＭＯＳトランジス
タ５５のゲートはＣＤ＊に結合される。同図において７
０は上記一対の差動増幅回路ＡＭＰ１，ＡＭＰ２に共通
のパワースイッチ回路であり、その詳細は後述するが、
ＭＯＳトランジスタ５０，５１，５４，５５のソースの
共通接続ノードと接地電位ＧＮＤとの間に配置される。

【００２４】後段増幅回路を構成する差動増幅回路ＡＭ
Ｐ３は一対のｐチャンネル型差動入力ＭＯＳトランジス
タ６０，６１と、ｎチャンネル型ＭＯＳトランジスタ６
２，６３からなるカレントミラー負荷を一対の電源Ｖｃ
ｃとＧＮＤとの間に備え、ＭＯＳトランジスタ６０のゲ
ートは差動増幅回路ＡＭＰ１に含まれるＭＯＳトランジ
スタ５０のドレインに、ＭＯＳトランジスタ６１のゲー
トは差動増幅回路ＡＭＰ２に含まれるＭＯＳトランジス
タ５４のドレインに結合される。

【００２５】上記相補コモンデータ線ＣＤ，ＣＤ＊に読
出される信号は高電位側の電源電圧Ｖｃｃ寄りで相補的
に変化され、差動増幅回路はＡＭＰ１，ＡＭＰ２はそれ
をｎチャンネル型差動入力ＭＯＳトランジスタで受ける
ことにより増幅動作を行い、さらに次段の差動増幅回路
ＡＭＰ３はｐチャンネル型差動入力ＭＯＳトランジスタ
にて一対の差動入力に対して大きなオン抵抗比を得るこ
とによって出力信号振幅を一対の電源電圧ＶｃｃとＧＮ
Ｄとの間で変化させるように増幅動作を行う。この増幅
動作をあらかじめ図２をも参照しながら説明する。本実
施例において相補コモンデータ線への読み出し信号は、
３．３Ｖ（＝Ｖｃｃ）と２．９Ｖとされ、電源電圧Ｖｃ
ｃ側で変化される。この読み出し信号を受ける差動増幅
回路ＡＭＰ１，ＡＭＰ２の出力Ｎ１，Ｎ２は例えば１．
４Ｖ〜２．８Ｖのような範囲の振幅をもって変化され
る。そのような差動増幅回路ＡＭＰ１，ＡＭＰ２の出力
振幅は一対の電源ＶｃｃとＧＮＤとの間における当該差
動増幅回路ＡＭＰ１，ＡＭＰ２とパワースイッチ回路７
０にて形成される直列回路の抵抗分圧比に従って決定さ
れる。このとき、差動増幅回路ＡＭＰ３を構成するｐチ
ャンネル型ＭＯＳトランジスタ６０，６１の電源電圧Ｖ
ｃｃに対するしきい値電圧Ｖｔｈｐは上記出力振幅１．
４Ｖ〜２．８Ｖの電圧範囲に入るようにされている。し
たがって、差動増幅回路ＡＭＰ３のＭＯＳトランジスタ
６０，６１は差動増幅回路ＡＭＰ１，ＡＭＰ２の出力Ｎ
１，Ｎ２に応じて何れか一方がオン状態に、他方がオフ
状態にされ、その結果差動増幅回路ＡＭＰ３の出力振幅
は接地電位ＧＮＤ〜電源電圧Ｖｃｃの範囲とされる。こ
のように後段増幅回路ＡＭＰ３の差動入力素子をｐチャ
ンネル型ＭＯＳトランジスタとすることにより、より大
きな増幅率を得ることができ、その分、電源電圧レベル
を下げることができる。換言すれば、従来回路構成に比
して増幅率が大きくなっているので、その分電源電圧を
下げることによって全体のゲインを下げるようにして
も、十分なセンスアンプ出力を得ることができる。

【００２６】次に上記パワースイッチ回路７０を詳細に
説明する。このパワースイッチ回路７０は電流制御回路
とされ、パワースイッチトランジスタとしてのｎチャン
ネル型ＭＯＳトランジスタ７１と並列接続された一対の
電流制御トランジスタとしてのｎチャンネル型ＭＯＳト
ランジスタ７２，７３とを備えて成る。ＭＯＳトランジ
スタ７１のドレインはＭＯＳトランジスタ５０，５１，
５４，５５におけるソースの共通接続ノードに結合さ
れ、論理信号としてのセンスアンプ信号ＳＡにてスイッ
チ制御される。センスアンプ信号ＳＡはＳＲＡＭの動作
が選択されることによって３．３Ｖのような電源電圧レ
ベルにされ、動作非選択時には０Ｖのような接地電位Ｇ
ＮＤにされる。上記並列接続ＭＯＳトランジスタ７２，
７３の共通ドレインはＭＯＳトランジスタ７１のソース
に、共通ソースは接地電位ＧＮＤに接続され、ＭＯＳト
ランジスタ７２のゲートは差動増幅回路ＡＭＰ１のノー
ドＮ３（差動増幅回路ＡＭＰ１の参照電流経路側に配置
されたＭＯＳトランジスタ５１のドレイン）に、ＭＯＳ
トランジスタ７３のゲートは差動増幅回路ＡＭＰ２のノ
ードＮ４（差動増幅回路ＡＭＰ２の参照電流経路側に配
置されたＭＯＳトランジスタ５５のドレイン）に、夫々
接続される。並列接続ＭＯＳトランジスタ７２と７３は
相互に等しいトランジスタサイズとされる。上記ＭＯＳ
トランジスタ７１はＭＯＳトランジスタ７２，７３に比
べて大きなコンダクタンスを得られるトランジスタサイ
ズが割り当てられている。

【００２７】図２及び図３の波形は共に本実施例のセン
スアンプ回路２７に対するシミュレーション波形であ
る。上記ノードＮ３，Ｎ４の電圧は例えば図３に示され
るように１．６Ｖ〜１．８Ｖの電圧範囲で変化される振
幅を採る。ノードＮ３，Ｎ４の電圧は電源電圧Ｖｃｃと
ＧＮＤとの概ね中間レベルとされる。ＭＯＳトランジス
タによってゲート電圧Ｖｇをパラメータとしたときのド
レイン電圧とドレイン電流との一般的な関係を示す図４
の（Ａ）に示されるように、ゲート電圧Ｖｇが小さいほ
どドレイン電圧Ｖｄの変化に対するドレイン電流Ｉｄの
変動は小さくされる。この点において、パワースイッチ
回路７０の並列接続ＭＯＳトランジスタ７２，７３のゲ
ート電圧が電源電圧の中間レベルであるから、そのドレ
インＮ６の電圧変動による電流変動は電源電圧Ｖｃｃに
相当する論理信号で直接ＭＯＳトランジスタ７２，７３
のゲートをバイアスする場合に比べて小さくされる。こ
のときＭＯＳトランジスタ７２，７３のゲート電圧が電
源電圧の中間レベルであるから、そのコンダクタンスは
電源電圧Ｖｃｃで制御される場合に比べて小さくされる
が、ＭＯＳトランジスタ７２，７３は並列接続されるこ
とによって必要な電流供給能力を得られるようになって
いる。図４の（Ｂ）はＭＯＳトランジスタ７１のサイズ
を変化させたときにおけるノードＮ６の電流と電圧の関
係を示すシミュレーション結果であり、ＭＯＳトランジ
スタ７１のゲート長がＭＯＳトランジスタ７２のゲート
長の半分にされているとき、ＭＯＳトランジスタ７１の
ゲート幅をＭＯＳトランジスタ７２の１．４倍にしたと
きの傾向線ａから１．９倍にしたときの傾向線ｂで代表
されるように、ＭＯＳトランジスタ７１のサイズが大き
いほど電圧の変化に対して電流一定とされる当該電圧範
囲が広くされる。

【００２８】これらにより、ＭＯＳトランジスタ７１の
オン状態において読み出しサイクルが変化されて相補コ
モンデータ線ＣＤ，ＣＤ＊の極性が入れ替わる過渡期間
において、図３に示されるようにノードＮ６やＮ７の電
圧が変動し、それによってそのドレイン電流も変化され
ようとするが、その変化即ち、差動増幅回路ＡＭＰ１，
ＡＭＰ２の動作電流の変化は、最小限とされる。したが
って、センスアンプ回路２７の動作の安定性という点に
おいてそのような不所望な動作電流の変化が小さくされ
るので、特に高速動作される論理ＬＳＩに搭載されて高
速アクセスされるようなＳＲＡＭの場合にはデータの読
み出しサイクルタイムが短いことから、そのような動作
電流の変化が読み出しサイクルの切り替わりに起因して
発生されてもその後の増幅動作に無視し得ない影響を与
えて誤動作を引き起こす虞を解消することができる。

【００２９】上記実施例によれば以下の作用効果があ
る。（１）センスアンプ回路２７の活性／非活性を制御
するＭＯＳトランジスタ７１に直列配置した一対の並列
接続ＭＯＳトランジスタ７２，７３のゲートに供給され
るノードＮ３，Ｎ４の電圧は、センスアンプ活性化状態
において電源電圧Ｖｃｃと接地電位ＧＮＤとの中間電位
とされるから、当該並列接続ＭＯＳトランジスタ７２，
７３におけるドレイン電圧の変化に対して電流一定とさ
れる当該電圧範囲を広くすることができる。

【００３０】（２）このとき、ＭＯＳトランジスタ７
２，７３のゲート電圧は電源電圧の中間レベルであるか
ら夫々のＭＯＳトランジスタ７２，７３のコンダクタン
スはゲート電圧が電源電圧Ｖｃｃの場合に比べて小さく
されるが、ＭＯＳトランジスタ７２，７３は並列接続さ
れることによって必要な電流供給能力を得ることができ
る。

【００３１】（３）上記ＭＯＳトランジスタ７１のゲー
ト幅はＭＯＳトランジスタ７２，７３よりも大きくさ
れ、そのオン状態においては比較的大きなコンダクタン
スを持つようにされているから、パワースイッチ回路７
０のノードＮ７の電圧の変化に対して電流一定とされる
当該電圧範囲を広くすることができる。

【００３２】（４）これらにより、ＭＯＳトランジスタ
７１のオン状態において読み出しサイクルが変化されて
相補コモンデータ線ＣＤ，ＣＤ＊の極性が入れ替わる過
渡期間において、ノードＮ６やＮ７の電圧が変動し、そ
れによってそのドレイン電流も変化されようとするが、
その変化即ち、差動増幅回路ＡＭＰ１，ＡＭＰ２の動作
電流の変化を最小限とすることができる。

【００３３】（５）したがって、センスアンプ回路２７
の動作の安定性という点においてそのような不所望な動
作電流の変化が小さくされるので、特に高速動作される
論理ＬＳＩに搭載されて高速アクセスされるようなＳＲ
ＡＭの場合にはデータの読み出しサイクルタイムが短い
ことから、そのような動作電流の変化が読み出しサイク
ルの切り替わりに起因して発生されてもその後の増幅動
作に無視し得ない影響を与えて誤動作を引き起こす虞を
解消することができる。

【００３４】（６）上記ＭＯＳトランジスタ７２，７３
のゲートに供給すべき中間レベルは差動増幅回路ＡＭＰ
１，ＡＭＰ２のノードＮ３，Ｎ４を用いて得るため、当
該ノードＮ３，Ｎ４の相互の電位関係はコモンデータ線
ＣＤ，ＣＤ＊への読み出し論理値の如何に関わらず一定
とされることから、特別に中間レベルを形成する回路を
要しない。

【００３５】（７）センスアンプ回路２７の非活性化状
態、即ちＭＯＳトランジスタ７１のオフ状態において、
ノードＮ３，Ｎ４のレベルは電源電圧Ｖｃｃとされる。
したがって、ＭＯＳトランジスタ７１のターン・オンに
よるセンスアンプ回路２７の非活性状態から活性状態へ
の変化において、一対の並列接続ＭＯＳトランジスタ７
２，７３のターン・オン動作を高速化でき、センスアン
プ回路２７の非活性状態から活性状態への良好な応答性
を得ることができる。

【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
相補コモンデータ線への読み出し信号レベルが接地電位
寄りの場合には初段差動増幅回路ＡＭＰ１，ＡＭＰ２と
後段差動増幅回路ＡＭＰ３の夫々のトランジスタの導電
型を逆にすることができる。また、各差動増幅回路の回
路構成も種々の変更が可能である。

【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である機能埋
め込みゲートアレイ形式のＬＩＳにおける内蔵ＳＲＡＭ
に適用した場合について説明したが、ＬＳＩ設計方式な
どは一切限定されず、また、単体のるＳＲＡＭやその他
のメモリ、さらにはバスレシーバなどにも適用すること
ができる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３９】すなわち、センスアンプ回路回路の活性状
態においてそれにおける並列形態の電流制御トランジス
タは電源電圧の中間レベルにて制御されるから、当該電
流制御トランジスタにおけるドレイン電圧の変化に対し
て電流一定とされる当該電圧範囲を広くすることができ
る。このとき個々の電流制御トランジスタのコンダクタ
ンスは比較的小さいがそれが並列接続されることによっ
て必要な電流供給能力を得ることができる。また、パワ
ースイッチトランジスタのサイズを電流制御トランジス
タのサイズよりも大きくする事によって当該パワースイ
ッチ回路７０の印加電圧の変化に対して電流一定とされ
る当該電圧範囲を広くすることができる。これらによ
り、相補信号の極性が入れ替わる過渡期間においてパワ
ースイッチ回路の印加電圧の変動に伴って発生する差動
増幅回路ＡＭＰ１，ＡＭＰ２の動作電流の変化を最小限
とすることができる。したがって、定電流特性の安定な
センスアンプ回路を実現できる。さらに、ＳＲＡＭなど
のメモリに適用した場合にはデータ読み出し動作の高速
化に寄与することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るセンスアンプ回路の回
路図である。

【図２】センスアンプ回路における初段増幅回路の入
力、初段増幅回路の出力、及び後段増幅回路の出力の夫
々の一例波形図である。

【図３】センスアンプ回路におけるパワースイッチ回路
の入力、及びパワースイッチ回路における並列接続ＭＯ
Ｓトランジスタのドレイン電圧の夫々の一例波形図であ
る。

【図４】ゲート電圧をパラメータとしたときにけるドレ
イン電圧とドレイン電流との一般的な関係、そしてパワ
ースイッチ回路における上流側ＭＯＳトランジスタのサ
イズに対するそのドレイン電圧と電流と関係の夫々を示
す一例波形図である。

【図５】本発明の一実施例による半導体集積回路のブロ
ック図である。

【図６】本発明の一実施例によるＳＲＡＭのブロック図
である。

【図７】本発明の一実施例によるＳＲＡＭのメモリセル
アレイ及びメモリセルの詳細な一例回路図である。

【図８】本発明者が先に検討したセンスアンプ回路の回
路図である。

【符号の説明】

１ ゲートアレイ部 ２，３ ＳＲＡＭ ＭＣ メモリセル ＣＤ，ＣＤ＊ 相補コモンデータ線 ２７ センスアンプ回路 ＡＭＰ１，ＡＭＰ２ 初段増幅回路に含まれる差動増幅
回路 ＡＭＰ３ 後段増幅回路を構成する差動増幅回路 ５２，５３，５６，５７ カレントミラー負荷を構成す
るｎチャンネル型ＭＯＳトランジスタ ５０，５１，５４，５５ ｎチャンネル型の差動入力Ｍ
ＯＳトランジスタ ６０，６１ カレントミラー負荷を構成するｐチャンネ
ル型ＭＯＳトランジスタ ６２，６３ ｐチャンネル型の差動入力ＭＯＳトランジ
スタ ７０ パワースイッチ回路 ７１ パワースイッチトランジスタを構成するｎチャン
ネル型ＭＯＳトランジスタ ７１，７２ 電流制御トランジスタを構成するｎチャン
ネル型ＭＯＳトランジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 それぞれ第１導電型のトランジスタから
   成るカレントミラー負荷回路とそれに接続された第２導
   電型の差動入力トランジスタとを備えて相補信号を差動
   増幅するとともに、相補信号に対する差動入力の極性が
   相互に逆にされた一対の差動増幅回路と、上記一対の差
   動増幅回路に共通のパワースイッチ回路とを供え、 上記パワースイッチ回路は、各差動入力トランジスタに
   共通接続された第２導電型のパワースイッチトランジス
   タと、上記差動増幅回路に一対一対応で設けられ当該差
   動増幅回路の参照電流経路側の出力を制御端子に受けて
   上記パワースイッチトランジスタと電源端子との間に並
   列配置された相互に同一トランジスタサイズの一対の第
   ２導電型の電流制御トランジスタと、から成るものであ
   ることを特徴とするセンスアンプ回路。
2. 【請求項２】 上記パワースイッチトランジスタは上記
   電流制御トランジスタよりも大きなトランジスタサイズ
   を持つものであることを特徴とする請求項１記載のセン
   スアンプ回路。
3. 【請求項３】 第２導電型のトランジスタから成るカレ
   ントミラー負荷と、それに接続され上記一対の差動増幅
   回路におけるミラー電流経路側の出力を受ける第１導電
   型の一対の差動入力トランジスタとを有して成る後段増
   幅回路を更に備えて成るものであることを特徴とする請
   求項２記載のセンスアンプ回路。
4. 【請求項４】 スタティック型メモリセルがマトリクス
   配置されたメモリセルアレイと、アドレス信号に従って
   メモリセルアレイから選択されたメモリセルの相補読み
   出し信号が伝達される相補コモンデータ線と、この相補
   コモンデータ線に上記一対の差動増幅回路の差動入力ト
   ランジスタが結合された請求項３記載のセンスアンプ回
   路と、を備えて１チップ化されて成るものであることを
   特徴とする半導体集積回路。
5. 【請求項５】 上記メモリセル選択のためのアドレス信
   号を供給し、センスアンプ回路からの出力を受け取る論
   理回路を同一チップに備えて成るものであることを特徴
   とする請求項４記載の半導体集積回路。