JP2000057764A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000057764A JP2000057764A JP10221321A JP22132198A JP2000057764A JP 2000057764 A JP2000057764 A JP 2000057764A JP 10221321 A JP10221321 A JP 10221321A JP 22132198 A JP22132198 A JP 22132198A JP 2000057764 A JP2000057764 A JP 2000057764A
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Abstract
(57)【要約】
【課題】オーバードライブ動作で降圧電源線が過充電さ
れても、降圧電源線を正常な電位に修正することがで
き、充電側と放電側の電圧変換回路で貫通電流を起こさ
ない電圧変換回路を提供する。 【解決手段】電圧変換回路を充電側の電圧変換回路と合
わせて放電側の電圧変換回路から構成し、上記充電用の
電圧変換回路の差動アンプおよび上記放電用の電圧変換
回路の差動アンプを、同一の回路構成であり、かつ構成
するトランジスタのうち一つないし複数個を、幅または
長さを変更した回路構成とする。
れても、降圧電源線を正常な電位に修正することがで
き、充電側と放電側の電圧変換回路で貫通電流を起こさ
ない電圧変換回路を提供する。 【解決手段】電圧変換回路を充電側の電圧変換回路と合
わせて放電側の電圧変換回路から構成し、上記充電用の
電圧変換回路の差動アンプおよび上記放電用の電圧変換
回路の差動アンプを、同一の回路構成であり、かつ構成
するトランジスタのうち一つないし複数個を、幅または
長さを変更した回路構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップに組
み込まれた電圧変換回路に関するものであり、特に降圧
回路の出力とその負荷となる電源線を安定させるのに有
効な技術に関する。
み込まれた電圧変換回路に関するものであり、特に降圧
回路の出力とその負荷となる電源線を安定させるのに有
効な技術に関する。
【０００２】
【従来の技術】一般に、メモリやマイクロプロセッサ等
の半導体集積回路では高集積化されるほど素子数が増
え、また高速化されるので消費電流が増える。また素子
は微細化され耐圧が下がってくる。このため、高集積化
とともに、電源電圧を下げる必要がある。ジョイント・
エレクトロニク・デバイス・エンジニアリング・カウン
シル・エレクトロニク・インダストリアル・アソシエー
ション（JEDEC；JointElectronic Device Engineering
Council−Electronic Industrial Association）では、
各社で勝手な値を採らないよう、その値を５Ｖ，３.３
Ｖ，２.５Ｖと規定している。しかし、ユーザー側から
みれば、従来の設計ノウハウの有効活用や他の小規模，
中規模素子とのインタフェースの点から外部電源電圧は
従来のままに保つことが望ましい。
の半導体集積回路では高集積化されるほど素子数が増
え、また高速化されるので消費電流が増える。また素子
は微細化され耐圧が下がってくる。このため、高集積化
とともに、電源電圧を下げる必要がある。ジョイント・
エレクトロニク・デバイス・エンジニアリング・カウン
シル・エレクトロニク・インダストリアル・アソシエー
ション（JEDEC；JointElectronic Device Engineering
Council−Electronic Industrial Association）では、
各社で勝手な値を採らないよう、その値を５Ｖ，３.３
Ｖ，２.５Ｖと規定している。しかし、ユーザー側から
みれば、従来の設計ノウハウの有効活用や他の小規模，
中規模素子とのインタフェースの点から外部電源電圧は
従来のままに保つことが望ましい。
【０００３】この問題を解決する手段として、チップ上
に電圧変換回路を搭載し、外部電圧よりも低い電圧を発
生し、内部回路はその電圧で動作させる方式が１６Ｍビ
ットダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍと略記）で実用化されている。しかし、このような内
部電圧を降圧したＤＲＡＭでは、センスアンプの駆動能
力の低下が起こり、メモリセル信号の増幅に時間がかか
るという問題が起こる。
に電圧変換回路を搭載し、外部電圧よりも低い電圧を発
生し、内部回路はその電圧で動作させる方式が１６Ｍビ
ットダイナミックランダムアクセスメモリ（以下ＤＲＡ
Ｍと略記）で実用化されている。しかし、このような内
部電圧を降圧したＤＲＡＭでは、センスアンプの駆動能
力の低下が起こり、メモリセル信号の増幅に時間がかか
るという問題が起こる。
【０００４】そのため、メモリセル信号の増幅時だけ、
センスアンプのｐ−ＭＯＳ側に降圧回路の出力より高い
電圧を、またｎ−ＭＯＳ側にはグランド電位より低い電
圧を印加し、トランジスタのＶＤＳを上げて、駆動能力
の不足を補うオーバードライブ方式が採用されている。
センスアンプのｐ−ＭＯＳ側に降圧回路の出力より高い
電圧を、またｎ−ＭＯＳ側にはグランド電位より低い電
圧を印加し、トランジスタのＶＤＳを上げて、駆動能力
の不足を補うオーバードライブ方式が採用されている。
【０００５】図７にオーバードライブ回路を示す。この
オーバードライブ回路は、電圧変換回路とセンスアンプ
の駆動トランジスタ（Ｑ２２，Ｑ２３，Ｑ２４）から構
成される。電圧変換回路は、通常差動アンプとバッファ
回路で構成される。
オーバードライブ回路は、電圧変換回路とセンスアンプ
の駆動トランジスタ（Ｑ２２，Ｑ２３，Ｑ２４）から構
成される。電圧変換回路は、通常差動アンプとバッファ
回路で構成される。
【０００６】図８にオーバードライブ回路の動作波形を
示す。ワード線ＦＷのうちの一本が上がると、メモリセ
ルＭＣよりビット線Ｂまたは／Ｂへ信号電荷が出力され
る。ここでトランジスタＱ２３がオンして、センスアン
プを構成するｐ−ＭＯＳのソースであるノードＮ１１に
外部電源電圧ＶＤＤを印加する。最初にビット線はＶＤ
Ｄをめざして上昇するが、ＶＤＨ付近まで上昇したとこ
ろで、Ｑ２３がオフする。続いてＱ２４がオンし、セン
スアンプの駆動をＶＤＨに切り換える。
示す。ワード線ＦＷのうちの一本が上がると、メモリセ
ルＭＣよりビット線Ｂまたは／Ｂへ信号電荷が出力され
る。ここでトランジスタＱ２３がオンして、センスアン
プを構成するｐ−ＭＯＳのソースであるノードＮ１１に
外部電源電圧ＶＤＤを印加する。最初にビット線はＶＤ
Ｄをめざして上昇するが、ＶＤＨ付近まで上昇したとこ
ろで、Ｑ２３がオフする。続いてＱ２４がオンし、セン
スアンプの駆動をＶＤＨに切り換える。
【０００７】この図では、簡単のためｐ−ＭＯＳ側のみ
説明したが、ｎ−ＭＯＳ側をグランドの電位から負電圧
に切り換える方法も存在する。また、高電位として外部
電源電圧ＶＤＤを用いて説明したが、降圧回路の出力よ
り高い電圧の他の電源を用いることもできる。オーバー
ドライブ方式では、降圧電源線の電位が電圧変換回路の
出力レベルを超えてしまった場合、降圧電源線の電位を
基準にして動く回路の誤動作を引き起こす可能性がある
ので、降圧電源線の電位が電圧変換回路の出力レベルを
超えないように、オーバードライブ動作の期間を調整す
る必要があり、ビット線駆動動作の高速化が阻害されて
いた。
説明したが、ｎ−ＭＯＳ側をグランドの電位から負電圧
に切り換える方法も存在する。また、高電位として外部
電源電圧ＶＤＤを用いて説明したが、降圧回路の出力よ
り高い電圧の他の電源を用いることもできる。オーバー
ドライブ方式では、降圧電源線の電位が電圧変換回路の
出力レベルを超えてしまった場合、降圧電源線の電位を
基準にして動く回路の誤動作を引き起こす可能性がある
ので、降圧電源線の電位が電圧変換回路の出力レベルを
超えないように、オーバードライブ動作の期間を調整す
る必要があり、ビット線駆動動作の高速化が阻害されて
いた。
【０００８】また、電圧変換回路を搭載して内部を降圧
動作させるＤＲＡＭでは、その降圧電源線の電位を安定
させるために充電用と放電用の電圧変換回路が搭載され
ている。通常、充電側から放電側へ貫通電流が流れるこ
とを懸念し、放電側をオーバードライブ動作後の一定期
間のみ動作させる方式がとられている。このため、オー
バードライブ動作で起こった過充電を、放電用の電圧変
換回路の動作する期間内に修正できないと、降圧電源線
の電位を基準にして動く回路が誤動作を起こす可能性が
ある。また、充電側と放電側の変換回路の回路方式が異
なるため、電源電圧の上昇や動作温度などの変化に対す
る依存性に差があらわれ、高温動作時やバーインテスト
時に、上記の貫通電流や異常な電位になる可能性がたか
まる。
動作させるＤＲＡＭでは、その降圧電源線の電位を安定
させるために充電用と放電用の電圧変換回路が搭載され
ている。通常、充電側から放電側へ貫通電流が流れるこ
とを懸念し、放電側をオーバードライブ動作後の一定期
間のみ動作させる方式がとられている。このため、オー
バードライブ動作で起こった過充電を、放電用の電圧変
換回路の動作する期間内に修正できないと、降圧電源線
の電位を基準にして動く回路が誤動作を起こす可能性が
ある。また、充電側と放電側の変換回路の回路方式が異
なるため、電源電圧の上昇や動作温度などの変化に対す
る依存性に差があらわれ、高温動作時やバーインテスト
時に、上記の貫通電流や異常な電位になる可能性がたか
まる。
【０００９】
【発明が解決しようとする課題】以上のように、電圧変
換回路を用いて内部を降圧動作させるＤＲＡＭにおい
て、オーバードライブ回路を搭載してビット線駆動の高
速化を行う際に、降圧電源線の電位を安定させることが
要求されているが、放電用の電圧変換回路をオーバード
ライブ終了後の一定期間のみ動作させていたため、ビッ
ト線の電位が降圧した電位を越えないように、オーバー
ドライブ動作の期間が限定され、高速化が制限されてい
た。
換回路を用いて内部を降圧動作させるＤＲＡＭにおい
て、オーバードライブ回路を搭載してビット線駆動の高
速化を行う際に、降圧電源線の電位を安定させることが
要求されているが、放電用の電圧変換回路をオーバード
ライブ終了後の一定期間のみ動作させていたため、ビッ
ト線の電位が降圧した電位を越えないように、オーバー
ドライブ動作の期間が限定され、高速化が制限されてい
た。
【００１０】本発明が解決しようとする課題は、オーバ
ードライブ動作で降圧電源線が過充電されても、降圧電
源線を正常な電位に修正することができ、充電側と放電
側の電圧変換回路で貫通電流を起こさない電圧変換回路
を提供することにある。
ードライブ動作で降圧電源線が過充電されても、降圧電
源線を正常な電位に修正することができ、充電側と放電
側の電圧変換回路で貫通電流を起こさない電圧変換回路
を提供することにある。
【００１１】
【課題を解決するための手段】本発明においては、電圧
変換回路を充電側の電圧変換回路と合わせて放電側の電
圧変換回路から構成し、上記充電用の電圧変換回路の差
動アンプおよび上記放電用の電圧変換回路の差動アンプ
を、同一の回路構成であり、かつ構成するトランジスタ
のうち一つないし複数個を、幅または長さを変更した回
路構成とすることで上記課題を解決した。
変換回路を充電側の電圧変換回路と合わせて放電側の電
圧変換回路から構成し、上記充電用の電圧変換回路の差
動アンプおよび上記放電用の電圧変換回路の差動アンプ
を、同一の回路構成であり、かつ構成するトランジスタ
のうち一つないし複数個を、幅または長さを変更した回
路構成とすることで上記課題を解決した。
【００１２】
【発明の実施の形態】図１は本発明の概念を示した図
で、降圧電圧発生回路部とメモリセルアレー（ＭＣＡ）
部を示している。図において、ＰＬは差動アンプ、ＶＤ
Ｄは電源電圧、ＶＬＨは基準電圧、ＶＤＨは電圧変換回
路出力電圧、ＦＷはワード線駆動信号、ＦＰＣはプリチ
ャージ信号、ＶＤＰはビット線プリチャージ電圧、ＦＳ
ＡＰ１，ＦＳＡＰ２はｐ−ｃｈセンスアンプ駆動信号、
ＦＳＡＮはｎ−ｃｈセンスアンプ駆動信号、Ｂ，／Ｂは
ビット線、ＩＯおよび／ＩＯはデータ入出力線、ＳＡは
センスアンプ、ＭＣはメモリセル、ＭＣＡはメモリセル
アレー、Ｑ２３〜Ｑ３５はＭＯＳトランジスタである。
で、降圧電圧発生回路部とメモリセルアレー（ＭＣＡ）
部を示している。図において、ＰＬは差動アンプ、ＶＤ
Ｄは電源電圧、ＶＬＨは基準電圧、ＶＤＨは電圧変換回
路出力電圧、ＦＷはワード線駆動信号、ＦＰＣはプリチ
ャージ信号、ＶＤＰはビット線プリチャージ電圧、ＦＳ
ＡＰ１，ＦＳＡＰ２はｐ−ｃｈセンスアンプ駆動信号、
ＦＳＡＮはｎ−ｃｈセンスアンプ駆動信号、Ｂ，／Ｂは
ビット線、ＩＯおよび／ＩＯはデータ入出力線、ＳＡは
センスアンプ、ＭＣはメモリセル、ＭＣＡはメモリセル
アレー、Ｑ２３〜Ｑ３５はＭＯＳトランジスタである。
【００１３】本発明の特徴は、降圧電圧発生回路を充電
用と放電用の電圧変換回路から構成し、電圧変換回路に
用いられる差動アンプＰＬを同一の回路構成とすること
である。放電用の電圧変換回路は、差動アンプと電流吐
き出し用のトランジスタから構成される。基準電圧ＶＬ
Ｈは、充電側と共通にする。差動アンプは、充電側の電
圧変換回路に用いられる差動アンプと同一回路を使う。
ただし、充電用の電圧変換回路と放電用の電圧変換回路
は貫通電流を防ぐためのオフセット、すなわち、充電側
のセンスレベルはＶＬＨよりやや低く、放電側のそれは
やや高くなるようにする必要があるので、差動アンプを
構成する数個のトランジスタの幅か長さを変更すること
で両者の間にオフセットを持たせる。
用と放電用の電圧変換回路から構成し、電圧変換回路に
用いられる差動アンプＰＬを同一の回路構成とすること
である。放電用の電圧変換回路は、差動アンプと電流吐
き出し用のトランジスタから構成される。基準電圧ＶＬ
Ｈは、充電側と共通にする。差動アンプは、充電側の電
圧変換回路に用いられる差動アンプと同一回路を使う。
ただし、充電用の電圧変換回路と放電用の電圧変換回路
は貫通電流を防ぐためのオフセット、すなわち、充電側
のセンスレベルはＶＬＨよりやや低く、放電側のそれは
やや高くなるようにする必要があるので、差動アンプを
構成する数個のトランジスタの幅か長さを変更すること
で両者の間にオフセットを持たせる。
【００１４】このサイズの変更は、プロセスばらつき、
動作環境の変化で両者の特性が変わらない程度の最小限
の変更に抑える。差動アンプを同一回路にすることで、
温度，電源電圧，プロセス変動があっても充電側と放電
側でオフセットはほぼ一定に保たれ、充電側から放電側
への貫通電流の心配がなくなり、放電側の電圧変換回路
を常時動作させることができる。そのため、降圧電源発
生回路の出力電圧を常時制御できるので、降圧電源発生
回路の出力より高い電圧を印加する時間を従来より長く
して、ビット線の駆動時間を高速化することができる。
動作環境の変化で両者の特性が変わらない程度の最小限
の変更に抑える。差動アンプを同一回路にすることで、
温度，電源電圧，プロセス変動があっても充電側と放電
側でオフセットはほぼ一定に保たれ、充電側から放電側
への貫通電流の心配がなくなり、放電側の電圧変換回路
を常時動作させることができる。そのため、降圧電源発
生回路の出力電圧を常時制御できるので、降圧電源発生
回路の出力より高い電圧を印加する時間を従来より長く
して、ビット線の駆動時間を高速化することができる。
【００１５】（実施例１）図２は本発明の第１の実施例
の降圧電圧発生回路部の回路図、図３は図２の差動アン
プＰＬの部の回路図である。差動アンプＰＬはｎ−ＭＯ
Ｓ入力型の一般的な差動アンプを用いた。ノードＮ２の
電位が上がると、トランジスタＱ１に流れる電流が増加
する。トランジスタＱ５に流れる電流は一定なので、ト
ランジスタＱ２に流れる電流が減少し、トランジスタＱ
２のドレインの電位が上がる。すると、トランジスタＱ
３に流れる電流が減少し、出力であるトランジスタＱ３
のドレインの電位が下がる。このためトランジスタＱ６
の電流が増加し、ＶＤＨを引き抜く。
の降圧電圧発生回路部の回路図、図３は図２の差動アン
プＰＬの部の回路図である。差動アンプＰＬはｎ−ＭＯ
Ｓ入力型の一般的な差動アンプを用いた。ノードＮ２の
電位が上がると、トランジスタＱ１に流れる電流が増加
する。トランジスタＱ５に流れる電流は一定なので、ト
ランジスタＱ２に流れる電流が減少し、トランジスタＱ
２のドレインの電位が上がる。すると、トランジスタＱ
３に流れる電流が減少し、出力であるトランジスタＱ３
のドレインの電位が下がる。このためトランジスタＱ６
の電流が増加し、ＶＤＨを引き抜く。
【００１６】ここで、差動アンプＰＬのトランジスタＱ
１のゲートに直接ＶＤＨを入力した場合、引き抜き用の
トランジスタのゲートの電圧がＶＬＨ−Ｖｔｈ（トラン
ジスタＱ２のしきい値電圧）付近までしか下がらないの
で、十分な駆動能力が得られない。
１のゲートに直接ＶＤＨを入力した場合、引き抜き用の
トランジスタのゲートの電圧がＶＬＨ−Ｖｔｈ（トラン
ジスタＱ２のしきい値電圧）付近までしか下がらないの
で、十分な駆動能力が得られない。
【００１７】そこで、基準電圧を半分のＶＬＨ／２と
し、ＶＤＨからのフィードバックも抵抗分圧によりＶＤ
Ｈの半分にして、トランジスタＱ１のゲートに入力する
ことで、駆動トランジスタのゲート電圧をＶＬＨ／２−
Ｖｔｈまで下げて、駆動能力を確保する。
し、ＶＤＨからのフィードバックも抵抗分圧によりＶＤ
Ｈの半分にして、トランジスタＱ１のゲートに入力する
ことで、駆動トランジスタのゲート電圧をＶＬＨ／２−
Ｖｔｈまで下げて、駆動能力を確保する。
【００１８】さらに、引き抜き用のトランジスタにｐ−
ＭＯＳを、充電用駆動トランジスタにｎ−ＭＯＳを用
い、ソースフォロワ接続したことで、ループ利得が低下
し、位相余裕が増大し、オーバーシュートやリンギング
のない、より安定な動作が可能になる。
ＭＯＳを、充電用駆動トランジスタにｎ−ＭＯＳを用
い、ソースフォロワ接続したことで、ループ利得が低下
し、位相余裕が増大し、オーバーシュートやリンギング
のない、より安定な動作が可能になる。
【００１９】また、引き抜き用のｐ−ＭＯＳトランジス
タを、他の回路に使用するトランジスタより低いしきい
値にすることによって、駆動能力がさらに増大し、また
安定化できる電圧範囲も広くなる。前述の通り、差動ア
ンプ部を充電側と放電側で同一のものにすることで、電
圧変換回路出力の精度を上げることができる。
タを、他の回路に使用するトランジスタより低いしきい
値にすることによって、駆動能力がさらに増大し、また
安定化できる電圧範囲も広くなる。前述の通り、差動ア
ンプ部を充電側と放電側で同一のものにすることで、電
圧変換回路出力の精度を上げることができる。
【００２０】また、充電側と放電側の間にオフセットを
持たせるために、差動アンプを構成するトランジスタの
うち数個の幅か長さに差異を持たせる。たとえば、放電
側の差動アンプＰＬのトランジスタＱ４のゲートを、充
電側差動アンプＰＬのトランジスタＱ４に対して、幅を
狭くするか長さを長くする。または、放電側の差動アン
プＰＬのトランジスタＱ３のゲートを、充電側差動アン
プＰＬのトランジスタＱ３に対して、幅を広くするか長
さを短くする。このようにして、充電側のセンスレベル
をＶＬＨよりやや低く、放電側のそれはやや高く設定し
て、充電用の電圧変換回路と放電用の電圧変換回路の貫
通電流を防ぐことができる。
持たせるために、差動アンプを構成するトランジスタの
うち数個の幅か長さに差異を持たせる。たとえば、放電
側の差動アンプＰＬのトランジスタＱ４のゲートを、充
電側差動アンプＰＬのトランジスタＱ４に対して、幅を
狭くするか長さを長くする。または、放電側の差動アン
プＰＬのトランジスタＱ３のゲートを、充電側差動アン
プＰＬのトランジスタＱ３に対して、幅を広くするか長
さを短くする。このようにして、充電側のセンスレベル
をＶＬＨよりやや低く、放電側のそれはやや高く設定し
て、充電用の電圧変換回路と放電用の電圧変換回路の貫
通電流を防ぐことができる。
【００２１】（実施例２）図４は本発明の第２の実施例
の降圧電圧発生回路部の回路図、図５は図４の差動アン
プ部の回路図である。本実施例の特徴は、プッシュプル
型出力の差動アンプＰＰを採用したことである。
の降圧電圧発生回路部の回路図、図５は図４の差動アン
プ部の回路図である。本実施例の特徴は、プッシュプル
型出力の差動アンプＰＰを採用したことである。
【００２２】降圧回路の出力であるＱ２のゲートの電圧
が上昇すると、差動アンプはこの変化を検出して、Ｑ２
の電流を増加させると同時にＱ１の電流を減少させる。
この変化はカレントミラー回路Ｑ３，Ｑ４とＱ７，Ｑ８
を介して出力ノードであるＱ８のドレインへ伝達され
る。一方Ｑ２の電流変化はＱ５，Ｑ６を介して同じ出力
ノードであるＱ８のドレインへ伝達される。こうしてＱ
６の電流は増加し、Ｑ８の電流は減少する、プッシュプ
ル動作が行われる。
が上昇すると、差動アンプはこの変化を検出して、Ｑ２
の電流を増加させると同時にＱ１の電流を減少させる。
この変化はカレントミラー回路Ｑ３，Ｑ４とＱ７，Ｑ８
を介して出力ノードであるＱ８のドレインへ伝達され
る。一方Ｑ２の電流変化はＱ５，Ｑ６を介して同じ出力
ノードであるＱ８のドレインへ伝達される。こうしてＱ
６の電流は増加し、Ｑ８の電流は減少する、プッシュプ
ル動作が行われる。
【００２３】これにより駆動トランジスタＱ９および電
流吐き出し用のトランジスタＱ１０のゲート電圧をほぼ
ＶＤＤからグランド側電源電圧ＶＳＳにフルスイングす
ることができる。このため、Ｑ９およびＱ１０のゲート
−ソース間電圧が増大し、駆動能力および降圧電源線の
電位の調整能力を増加させることができる。
流吐き出し用のトランジスタＱ１０のゲート電圧をほぼ
ＶＤＤからグランド側電源電圧ＶＳＳにフルスイングす
ることができる。このため、Ｑ９およびＱ１０のゲート
−ソース間電圧が増大し、駆動能力および降圧電源線の
電位の調整能力を増加させることができる。
【００２４】また、第１の実施例と同様に、引き抜き用
のトランジスタとしてｐ−ＭＯＳ，充電用駆動トランジ
スタとしてｎ−ＭＯＳを用い、ソースフォロワ接続した
ため位相余裕が大きくなり、より安定な動作が可能にな
る。また、引き抜き用のｐ−ＭＯＳトランジスタを、他
の回路に使用するトランジスタより低いしきい値にする
ことによって、さらに駆動能力を増加させると同時に、
安定化できる電圧範囲も広くできる。
のトランジスタとしてｐ−ＭＯＳ，充電用駆動トランジ
スタとしてｎ−ＭＯＳを用い、ソースフォロワ接続した
ため位相余裕が大きくなり、より安定な動作が可能にな
る。また、引き抜き用のｐ−ＭＯＳトランジスタを、他
の回路に使用するトランジスタより低いしきい値にする
ことによって、さらに駆動能力を増加させると同時に、
安定化できる電圧範囲も広くできる。
【００２５】前述したように、充電側と放電側の間にオ
フセットを持たせるために、差動アンプを構成するトラ
ンジスタのうち数個の幅か長さに差異を持たせる。たと
えば放電側の差動アンプＰＰのトランジスタＱ６のゲー
トを、充電側差動アンプＰＰのトランジスタＱ６に対し
て、幅を広くするか長さを短くする。または、放電側の
差動アンプＰＰのトランジスタＱ４のゲートを、充電側
差動アンプＰＰのトランジスタＱ４に対して幅を狭くす
るか長さを長くする。このようにして、充電側のセンス
レベルをＶＬＨよりやや低く、放電側のそれはやや高く
設定し、充電用の電圧変換回路と放電用の電圧変換回路
の貫通電流を防ぐ。
フセットを持たせるために、差動アンプを構成するトラ
ンジスタのうち数個の幅か長さに差異を持たせる。たと
えば放電側の差動アンプＰＰのトランジスタＱ６のゲー
トを、充電側差動アンプＰＰのトランジスタＱ６に対し
て、幅を広くするか長さを短くする。または、放電側の
差動アンプＰＰのトランジスタＱ４のゲートを、充電側
差動アンプＰＰのトランジスタＱ４に対して幅を狭くす
るか長さを長くする。このようにして、充電側のセンス
レベルをＶＬＨよりやや低く、放電側のそれはやや高く
設定し、充電用の電圧変換回路と放電用の電圧変換回路
の貫通電流を防ぐ。
【００２６】（実施例３）上記第２の実施例では、差動
アンプはｎ−ＭＯＳ入力型を用いていた。このような回
路は、差動アンプの入力トランジスタのゲート−ソース
間電圧が大きくとれるという理由でＶＤＤ／２からＶＤ
Ｄ近傍の電圧を出力するのに適している。しかし、用途
によってはＶＳＳからＶＤＤ／２近傍の電圧が必要とさ
れることがある。このような条件では、差動アンプの入
力トランジスタのゲート−ソース間電圧が非常に小さく
なったり、場合によってはカットオフしてしまい、正常
に増幅動作することができなくなる。そこで以下、ＶＳ
ＳからＶＤＤ／２近傍の電圧を出力し、しかも大きな電
流を吸い込むことができる実施例について述べる。
アンプはｎ−ＭＯＳ入力型を用いていた。このような回
路は、差動アンプの入力トランジスタのゲート−ソース
間電圧が大きくとれるという理由でＶＤＤ／２からＶＤ
Ｄ近傍の電圧を出力するのに適している。しかし、用途
によってはＶＳＳからＶＤＤ／２近傍の電圧が必要とさ
れることがある。このような条件では、差動アンプの入
力トランジスタのゲート−ソース間電圧が非常に小さく
なったり、場合によってはカットオフしてしまい、正常
に増幅動作することができなくなる。そこで以下、ＶＳ
ＳからＶＤＤ／２近傍の電圧を出力し、しかも大きな電
流を吸い込むことができる実施例について述べる。
【００２７】図６は、本発明の第３の実施例で使われる
差動アンプを示している。充電側と放電側の電圧変換回
路の接続は第２の実施例と同一である。本実施例の特徴
は、上記実施例で使用しているトランジスタの導電型を
すべて逆にし、さらにその電位関係も逆にしたことであ
る。すなわち、差動アンプをｐ−ＭＯＳ入力型にしたこ
とである。これにより入力電圧が低くなる程、入力トラ
ンジスタのゲート−ソース間電圧が増大するので、ＶＤ
Ｄ／２からＶＳＳまでの電圧を制御可能となる。前述し
たように充電側と放電側の間にオフセットを持たせるた
めに、差動アンプを構成するトランジスタのうち数個の
幅か長さに差異を持たせる。
差動アンプを示している。充電側と放電側の電圧変換回
路の接続は第２の実施例と同一である。本実施例の特徴
は、上記実施例で使用しているトランジスタの導電型を
すべて逆にし、さらにその電位関係も逆にしたことであ
る。すなわち、差動アンプをｐ−ＭＯＳ入力型にしたこ
とである。これにより入力電圧が低くなる程、入力トラ
ンジスタのゲート−ソース間電圧が増大するので、ＶＤ
Ｄ／２からＶＳＳまでの電圧を制御可能となる。前述し
たように充電側と放電側の間にオフセットを持たせるた
めに、差動アンプを構成するトランジスタのうち数個の
幅か長さに差異を持たせる。
【００２８】たとえば、放電側の差動アンプＰＰのトラ
ンジスタＱ６のゲートを、充電側差動アンプＰＰのトラ
ンジスタＱ６に対して、幅を広くするか長さを短くす
る。または、放電側の差動アンプＰＰのトランジスタＱ
４のゲートを、充電側差動アンプＰＰのトランジスタＱ
４に対して、幅を狭くするか長さを長くする。このよう
にして、充電側のセンスレベルをＶＬＨよりやや低く、
放電側のそれはやや高く設定し、充電用の電圧変換回路
と放電用の電圧変換回路の貫通電流を防ぐ。
ンジスタＱ６のゲートを、充電側差動アンプＰＰのトラ
ンジスタＱ６に対して、幅を広くするか長さを短くす
る。または、放電側の差動アンプＰＰのトランジスタＱ
４のゲートを、充電側差動アンプＰＰのトランジスタＱ
４に対して、幅を狭くするか長さを長くする。このよう
にして、充電側のセンスレベルをＶＬＨよりやや低く、
放電側のそれはやや高く設定し、充電用の電圧変換回路
と放電用の電圧変換回路の貫通電流を防ぐ。
【００２９】以上実施例１〜３とその適用例について説
明したが、実施例１で差動アンプの２個の入力端子のう
ちの一方を電圧変換回路の出力端子からトランジスタで
分圧して入力していたものを、抵抗で分圧して入力する
ことも可能である。また、実施例では電圧変換回路の出
力の１／２としたが、異なる分圧比を用いてもかまわな
い。この場合は、もう一方の入力端子に入力する基準電
圧は、その分圧比を掛けたものでなければならない（培
風館１９９４年１１月発行「超ＬＳＩメモリ」２７２ペ
ージに記載）。また、実施例２または３においても分圧
して入力することは可能である。
明したが、実施例１で差動アンプの２個の入力端子のう
ちの一方を電圧変換回路の出力端子からトランジスタで
分圧して入力していたものを、抵抗で分圧して入力する
ことも可能である。また、実施例では電圧変換回路の出
力の１／２としたが、異なる分圧比を用いてもかまわな
い。この場合は、もう一方の入力端子に入力する基準電
圧は、その分圧比を掛けたものでなければならない（培
風館１９９４年１１月発行「超ＬＳＩメモリ」２７２ペ
ージに記載）。また、実施例２または３においても分圧
して入力することは可能である。
【００３０】以上、３種類の差動アンプを用いた実施例
について説明したが、本発明の要点は（１）放電用の電
圧変換回路を設け、（２）その構成要素である差動アン
プとして充電用の電圧変換回路に用いる差動アンプと同
一構成のものを用い、さらに（３）その内部の回路定数
をわずかに変更することで、貫通電流をなくし、電圧変
換回路の常時動作を可能とした。またその出力電圧の精
度を高めることができる。
について説明したが、本発明の要点は（１）放電用の電
圧変換回路を設け、（２）その構成要素である差動アン
プとして充電用の電圧変換回路に用いる差動アンプと同
一構成のものを用い、さらに（３）その内部の回路定数
をわずかに変更することで、貫通電流をなくし、電圧変
換回路の常時動作を可能とした。またその出力電圧の精
度を高めることができる。
【００３１】したがって上記３つの要素を含めば、上記
各実施例で説明した以外の回路方式の差動アンプを用い
た電圧変換回路においても適用可能であることはいうま
でもない。また、ここでは、センスアンプのオーバード
ライブを例にして、主に説明してきたが、ＤＲＡＭのプ
レート電圧発生回路，周辺回路用電圧変換回路等、差動
アンプを用いた他の電源の発生回路にも適用可能であ
る。
各実施例で説明した以外の回路方式の差動アンプを用い
た電圧変換回路においても適用可能であることはいうま
でもない。また、ここでは、センスアンプのオーバード
ライブを例にして、主に説明してきたが、ＤＲＡＭのプ
レート電圧発生回路，周辺回路用電圧変換回路等、差動
アンプを用いた他の電源の発生回路にも適用可能であ
る。
【００３２】
【発明の効果】本発明によれば、充電側から放電用への
貫通電流の発生を抑えることができるので、放電用の電
圧変換回路を常時動作させ、従来より高い精度で電位を
調節することができる。また、オーバードライブ方式な
どの降圧電源線の電位を、降圧電源の発生回路出力より
高い電圧に切り換える回路で、降圧電源線の電位が電圧
変換回路の出力レベルを超えてしまっても、放電用の電
圧変換回路が常時動作しており、レベルを正常な電位に
調整することができる。このため、オーバードライブ動
作の期間を従来より長くして、ビット線駆動動作の高速
化が図れる。
貫通電流の発生を抑えることができるので、放電用の電
圧変換回路を常時動作させ、従来より高い精度で電位を
調節することができる。また、オーバードライブ方式な
どの降圧電源線の電位を、降圧電源の発生回路出力より
高い電圧に切り換える回路で、降圧電源線の電位が電圧
変換回路の出力レベルを超えてしまっても、放電用の電
圧変換回路が常時動作しており、レベルを正常な電位に
調整することができる。このため、オーバードライブ動
作の期間を従来より長くして、ビット線駆動動作の高速
化が図れる。
【００３３】また本発明によれば、位相特性において安
定な回路を実現できる。また、上記バッファ回路のトラ
ンジスタを、チップ内の他の回路で使用するトランジス
タより、しきい値を低く設定することにより、電流供給
用と電流引き抜き用のトランジスタの駆動能力を高める
とともに、安定化できる電圧範囲も広くできる。
定な回路を実現できる。また、上記バッファ回路のトラ
ンジスタを、チップ内の他の回路で使用するトランジス
タより、しきい値を低く設定することにより、電流供給
用と電流引き抜き用のトランジスタの駆動能力を高める
とともに、安定化できる電圧範囲も広くできる。
【００３４】また、本発明によれば、位相特性において
安定な回路を実現でき、さらに上記充電側バッファ回路
のｎ−ＭＯＳトランジスタのゲートと、上記放電側電流
引き抜き用ｐ−ＭＯＳトランジスタのゲートがＶＳＳか
らＶＤＤまでフル振幅するので、高精度のうえ高駆動能
力の電圧変換回路を実現できる。
安定な回路を実現でき、さらに上記充電側バッファ回路
のｎ−ＭＯＳトランジスタのゲートと、上記放電側電流
引き抜き用ｐ−ＭＯＳトランジスタのゲートがＶＳＳか
らＶＤＤまでフル振幅するので、高精度のうえ高駆動能
力の電圧変換回路を実現できる。
【００３５】また、上記バッファ回路のトランジスタ
を、チップ内の他の回路で使用するトランジスタより、
しきい値を低く設定することにより、さらに駆動能力を
高めるとともに、安定化できる電圧範囲も広くできる。
を、チップ内の他の回路で使用するトランジスタより、
しきい値を低く設定することにより、さらに駆動能力を
高めるとともに、安定化できる電圧範囲も広くできる。
【００３６】上記、電圧変換回路は、オーバードライブ
方式などの、電圧変換回路の負荷となる電源線が、２種
類の電源を切り換えて動作する回路が用いられているDR
AMに、搭載することで降圧電圧発生回路の負荷となる回
路の、安定化を図ることができる。
方式などの、電圧変換回路の負荷となる電源線が、２種
類の電源を切り換えて動作する回路が用いられているDR
AMに、搭載することで降圧電圧発生回路の負荷となる回
路の、安定化を図ることができる。
【００３７】以上のいずれかの電圧変換回路とレベルセ
ンス回路を１組または複数組DRAMのメモリセルアレーま
たはその周辺回路に適用する。これにより、オーバード
ライブ方式などで、降圧電源線が所望の電位から変動し
ても、電位をすみやかに修正することができるため、オ
ーバードライブ動作の期間を従来より長くして、ビット
線駆動動作の高速化を図れる。
ンス回路を１組または複数組DRAMのメモリセルアレーま
たはその周辺回路に適用する。これにより、オーバード
ライブ方式などで、降圧電源線が所望の電位から変動し
ても、電位をすみやかに修正することができるため、オ
ーバードライブ動作の期間を従来より長くして、ビット
線駆動動作の高速化を図れる。
【図１】本発明の概念を示す回路図。
【図２】本発明の第１の実施例を示す降圧電圧発生回路
部の回路図。
部の回路図。
【図３】本発明の第１の実施例を示す差動アンプ部の回
路図。
路図。
【図４】本発明の第２，第３の実施例の降圧電圧発生回
路部の回路図。
路部の回路図。
【図５】本発明の第２の実施例を示す差動アンプ部の回
路図。
路図。
【図６】本発明の第３の実施例を示す差動アンプ部の回
路図。
路図。
【図７】従来例の半導体集積回路の概念図。
【図８】従来回路の動作波形図。
ＰＬ，ＰＰ…差動アンプ、ＶＤＤ…電源電圧、ＶＳＳ…
電源電圧（グランド電位）、ＶＢＢ…電源電圧(ＶＢＢ
＜ＶＳＳ)、ＶＬＨ…基準電圧、ＶＤＨ…電圧変換回路
出力電圧、ＦＷ…ワード線駆動信号、ＦＰＣ…プリチャ
ージ信号、ＶＤＰ…ビット線プリチャージ電圧、ＦＳＡ
Ｐ１，ＦＳＡＰ２…ｐ−ｃｈセンスアンプ駆動信号、Ｆ
ＳＡＮ…ｎ−ｃｈセンスアンプ駆動信号、Ｂ，／Ｂ…ビ
ット線、Ｉ，／ＩＯ…データ入出力線、ＳＡ…センスア
ンプ、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレー、
Ｑ１〜Ｑ２５…ＭＯＳトランジスタ。
電源電圧（グランド電位）、ＶＢＢ…電源電圧(ＶＢＢ
＜ＶＳＳ)、ＶＬＨ…基準電圧、ＶＤＨ…電圧変換回路
出力電圧、ＦＷ…ワード線駆動信号、ＦＰＣ…プリチャ
ージ信号、ＶＤＰ…ビット線プリチャージ電圧、ＦＳＡ
Ｐ１，ＦＳＡＰ２…ｐ−ｃｈセンスアンプ駆動信号、Ｆ
ＳＡＮ…ｎ−ｃｈセンスアンプ駆動信号、Ｂ，／Ｂ…ビ
ット線、Ｉ，／ＩＯ…データ入出力線、ＳＡ…センスア
ンプ、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレー、
Ｑ１〜Ｑ２５…ＭＯＳトランジスタ。
フロントページの続き (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 HH01 JJ04 JJ25 KB12 KB18 KB64 KB70 KB82 5B024 AA01 AA15 BA09 BA27 CA07
Claims (7)
- 【請求項１】充電用の第１の電圧変換回路と放電用の第
２の電圧変換回路とを含む半導体集積回路において、上
記第１の電圧変換回路は第１の差動アンプおよび第１の
出力トランジスタから構成され、上記第１の差動アンプ
の一方の入力端子は上記第１の電圧変換回路の出力端子
に接続され、上記第１の差動アンプの他方の端子は所定
の基準電圧に接続されており、上記第１の差動アンプの
出力は上記第１の出力トランジスタのゲートに接続さ
れ、上記第２の電圧変換回路は第２の差動アンプおよび
第２の出力トランジスタを有し、上記第２の差動アンプ
の一方の入力端子は上記第２の電圧変換回路の出力端子
に接続され、上記第２の差動アンプの他方の入力端子
は、上記所定の基準電圧に接続され、上記第２差動アン
プの出力は上記第２出力トランジスタのゲートに接続さ
れ、上記第１および第２の差動アンプを構成するトラン
ジスタのうち少なくとも一つは、上記第１および第２の
作動アンプのそれぞれでサイズが異なることを特徴とす
る半導体集積回路。 - 【請求項２】請求項１において、上記第１または第２の
差動アンプのそれぞれは、ダイオード接続された第１の
ＭＯＳトランジスタ，上記第１のＭＯＳトランジスタと
カレントミラー回路を構成する第２のＭＯＳトランジス
タ，上記第１のＭＯＳトランジスタのドレインとドレイ
ンが接続された第３のＭＯＳトランジスタ，上記第２の
トランジスタのドレインとドレインが接続された第４の
ＭＯＳトランジスタ，上記第３のＭＯＳトランジスタと
上記第４のＭＯＳトランジスタのソースに接続された、
定電流源となる第５のＭＯＳトランジスタを含み、上記
第１の差動アンプの上記第２のＭＯＳトランジスタのド
レインは、上記第１の出力トランジスタのゲートに接続
され、上記第２の差動アンプの上記第２のＭＯＳトラン
ジスタのドレインは、上記第２の出力トランジスタのゲ
ートに接続されてなることを特徴とする半導体集積回
路。 - 【請求項３】請求項１において、上記第１または第２の
差動アンプのそれぞれは、対をなすダイオードが接続さ
れた負荷トランジスタと入力トランジスタ，上記入力ト
ランジスタの共通ソースに接続された定電流源，上記対
をなす負荷トランジスタとそれぞれカレントミラー回路
を構成する第１，第２のトランジスタおよび上記第１の
トランジスタのドレインとドレイン，ゲートが接続され
た上記第１のトランジスタと逆導電型の第３のトランジ
スタおよび上記第２のトランジスタのドレインとドレイ
ンが接続され、第３のトランジスタのゲートとゲートが
接続された上記第２のトランジスタと逆導電型の第４の
トランジスタを含み、上記第１の差動アンプの上記第２
のトランジスタのドレインは、上記第１の出力トランジ
スタのゲートに接続され、上記第２の出力トランジスタ
のドレインは、上記第２の出力トランジスタのゲートに
接続されてなることを特徴とする半導体集積回路。 - 【請求項４】請求項２または３において、上記第２の出
力トランジスタは、チップ内の他の回路で使用するトラ
ンジスタより、しきい値が低く設定されていることを特
徴とする半導体集積回路。 - 【請求項５】請求項１から４のいずれかにおいて、上記
第１または第２の電圧変換回路の負荷となる電源線を、
上記電圧変換回路の出力電圧よりも高い電位の電源に切
り換えて動作させる回路をさらに有することを特徴とす
る半導体集積回路。 - 【請求項６】請求項１から５のいずれかにおいて、上記
第１または第２の電圧変換回路の負荷はメモリセルアレ
ーまたはその周辺回路であることを特徴とする半導体集
積回路。 - 【請求項７】請求項６において、上記メモリセルは、１
個のトランジスタと１個のキャパシタからなるダイナミ
ックメモリであることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10221321A JP2000057764A (ja) | 1998-08-05 | 1998-08-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10221321A JP2000057764A (ja) | 1998-08-05 | 1998-08-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000057764A true JP2000057764A (ja) | 2000-02-25 |
Family
ID=16764980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10221321A Withdrawn JP2000057764A (ja) | 1998-08-05 | 1998-08-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000057764A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170749A2 (en) * | 2000-07-05 | 2002-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2003203484A (ja) * | 2001-12-24 | 2003-07-18 | Hynix Semiconductor Inc | センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 |
| US7839205B2 (en) | 2007-12-27 | 2010-11-23 | Nec Electronics Corporation | Step-down circuit, semiconductor device, and step-down circuit controlling method |
-
1998
- 1998-08-05 JP JP10221321A patent/JP2000057764A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170749A2 (en) * | 2000-07-05 | 2002-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| EP1170749A3 (en) * | 2000-07-05 | 2002-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2003203484A (ja) * | 2001-12-24 | 2003-07-18 | Hynix Semiconductor Inc | センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 |
| JP4632623B2 (ja) * | 2001-12-24 | 2011-02-16 | 株式会社ハイニックスセミコンダクター | センスアンプオーバドライバスキームにおける消耗電流減少のための半導体メモリ装置及びその方法 |
| US7839205B2 (en) | 2007-12-27 | 2010-11-23 | Nec Electronics Corporation | Step-down circuit, semiconductor device, and step-down circuit controlling method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |