KR100776758B1 - 반도체 메모리의 전압 방전 장치 - Google Patents

반도체 메모리의 전압 방전 장치 Download PDF

Info

Publication number
KR100776758B1
KR100776758B1 KR1020060053455A KR20060053455A KR100776758B1 KR 100776758 B1 KR100776758 B1 KR 100776758B1 KR 1020060053455 A KR1020060053455 A KR 1020060053455A KR 20060053455 A KR20060053455 A KR 20060053455A KR 100776758 B1 KR100776758 B1 KR 100776758B1
Authority
KR
South Korea
Prior art keywords
voltage
terminal
transistor
signal
level
Prior art date
Application number
KR1020060053455A
Other languages
English (en)
Inventor
권태휘
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060053455A priority Critical patent/KR100776758B1/ko
Application granted granted Critical
Publication of KR100776758B1 publication Critical patent/KR100776758B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)

Abstract

본 발명은 오버 드라이브(overdrive) 신호를 입력 받아 전압 감지 수단의 동작을 제어 하는 스위칭 신호를 생성하는 스위칭 수단, 상기 스위칭 신호를 입력 받아 제 1 전압의 레벨과 제 2 전압의 레벨을 비교하는 상기 전압 감지 수단, 상기 전압 감지 수단의 출력 신호와 상기 오버 드라이브 신호를 입력 받아 제어 신호를 생성하는 제어 신호 생성 수단, 및 상기 제어 신호를 입력 받아 상기 제어 신호의 인에이블 폭만큼의 시간동안 상기 제 1 전압을 방전시키는 전압 방전 수단을 포함한다.
오버 드라이브(overdrive), 방전(discharge)

Description

반도체 메모리의 전압 방전 장치{Apparatus for Discharging Voltage of Semiconductor Memory}
도 1은 종래의 반도체 메모리의 전압 방전 장치 및 타이밍도,
도 2는 종래의 반도체 메모리의 전압 방전 장치의 타이밍도에 따른 시간과 전압의 그래프,
도 3은 본 발명에 따른 반도체 메모리의 전압 방전 장치의 블록도,
도 4는 도 3의 스위칭 수단의 회로도,
도 5는 도 3의 전압 감지 수단의 회로도,
도 6은 도 3의 제어 신호 생성 수단의 회로도,
도 7은 도 3의 전압 방전 수단의 회로도,
도 8은 본 발명에 따른 반도체 메모리의 전압 방전 장치의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 스위칭 수단 200: 전압 감지 수단
300: 제어 신호 생성 수단 400: 전압 방전 수단
본 발명은 반도체 메모리에 관한 것으로, 더욱 구체적으로는 반도체 메모리의 전압 방전 장치에 관한 것이다.
도 1에 도시된 바와 같이 종래의 반도체 메모리의 전압 방전 장치는 오버 드라이브 신호(OVD)를 입력 받아 제어 신호를 생성하는 제어 신호 생성 수단(10), 상기 제어 신호를 입력 받아 코어 전압(Vcore)을 방전 시키는 전압 방전 수단(20)을 포함한다.
이때, 상기 코어 전압(Vcore)은 외부 전원(VDD)을 입력으로 하는 다운 컨버터(down converter)에서 생성된 내부 전원으로써, 반도체 메모리에서 셀(cell)에 공급되는 전원을 말한다. 또한, 오버 드라이브(overdrive)는 반도체 메모리에서 보다 빠르고 정확한 데이터 처리(data access)를 위해 일정 시간동안 외부 전원(VDD) 전류를 코어 전압(Vcore)으로 유입 시켜 상기 코어 전압(Vcore)을 일시적으로 상승시키는 것이다. 상기 오버 드라이브 신호(OVD)의 로우 레벨 구간이 상기 코어 전압(Vcore)의 전압 상승 구간이다.
상기 제어 신호 생성 수단(10)의 제어 신호는 상기 오버 드라이브 신호(OVD)가 하이로 천이 되는 타이밍에 하이로 천이된다. 또한 상기 제어 신호는 일정한 폭만을 갖는다.
즉, 상기 전압 방전 수단(20)은 도 2에 도시된 바와 같이, 상기 오버 드라이브 동작이 종료되고 상기 제어 신호의 하이 레벨 구간동안만 상승된 코어 전압(Vcore)을 방전시킨다.
이에 따라 상기 상승된 코어 전압(Vcore)을 목표 레벨, 즉 원래의 레벨로 복 원 시키기 위한 충분한 시간이 주어지지 않는다면, 다시 말해 제어 신호의 폭이 적정 폭보다 좁다면 목표 레벨로 복원시키지 못하고 방전 동작이 멈추어질 수 있으며, 이는 상기 코어 전압(Vcore)을 불안정하게 만들며, 오버 드라이브 동작이 빈번히 일어날 시 상기 코어 전압(Vcore)의 레벨이 계속해서 상승하는 현상이 발생하는 문제점이 있다. 여기서 상기 제어 신호의 적정 폭이라 함은 상기 상승된 코어 전압(Vcore)을 정확히 원래의 레벨의 전압 즉, 목표 레벨로 복원시킬 때까지 걸리는 시간을 반영한 신호의 폭을 의미한다.
또한, 상기 제어 신호의 폭이 적정 폭보다 넓다면 상기 상승된 코어 전압(Vcore)의 레벨이 목표 레벨에 도달하였음에도 불구하고 상기 전압 방전 수단이 구동함으로써 불필요한 전류 소모를 야기시키는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해서 안출된 것으로, 반도체 메모리의 오버 드라이브 동작으로 인해 상승된 코어 전압을 원래의 레벨의 전압으로 복원시킬 수 있도록 한 반도체 메모리의 전압 방전 장치를 제공함에 그 목적이 있다.
상기 문제를 해결하기 위한 본 발명에 따른 반도체 메모리의 전압 방전 장치는 오버 드라이브(overdrive) 신호를 입력 받아 전압 감지 수단의 동작을 제어 하는 스위칭 신호를 생성하는 스위칭 수단, 상기 스위칭 신호를 입력 받아 제 1 전압의 레벨과 제 2 전압의 레벨을 비교하는 상기 전압 감지 수단, 상기 전압 감지 수단의 출력 신호와 상기 오버 드라이브 신호를 입력 받아 제어 신호를 생성하는 제어 신호 생성 수단, 및 상기 제어 신호를 입력 받아 상기 제어 신호의 인에이블 폭만큼의 시간동안 상기 제 1 전압을 방전시키는 전압 방전 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리의 전압 방전 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 전압 방전 장치의 블록도, 도 4는 도 3의 스위칭 수단의 회로도, 도 5는 도 3의 전압 감지 수단의 회로도, 도 6은 도 3의 제어 신호 생성 수단의 회로도, 도 7은 도 3의 전압 방전 수단의 회로도, 도 8은 본 발명에 따른 반도체 메모리의 전압 방전 장치의 타이밍도이다.
본 발명은 도 3에 도시된 바와 같이, 오버 드라이브(OVD) 신호를 입력 받아 전압 감지 수단(200)의 동작을 제어 하는 스위칭 신호(SW)를 생성하는 스위칭 수단(100), 상기 스위칭 신호(SW)를 입력 받아 제 1 전압(Vcore)의 레벨과 제 2 전압(Vref)의 레벨을 비교하는 상기 전압 감지 수단(200), 상기 전압 감지 수단(200)의 출력 신호(DET)와 상기 오버 드라이브 신호(OVD)를 입력 받아 제어 신호(DET_pulse)를 생성하는 제어 신호 생성 수단(300), 및 상기 제어 신호(DET_pulse)를 입력 받아 상기 제 1 전압(Vcore)을 방전 시키는 전압 방전 수단(400)을 포함한다. 이때, 상기 코어 전압(Vcore)은 외부 전원(VDD)을 입력으로 하는 다운 컨버터(down converter)에서 생성된 내부 전원으로써, 반도체 메모리에서 셀(cell)에 공급되는 전원을 말한다.
상기 스위칭 수단(100)은 도 4에 도시된 바와 같이, 제 1 입력단에 오버 드라이브 신호(이하, OVD)를 입력 받고 출력단이 상기 스위칭 수단(100)의 출력 신 호(이하, SW)를 출력하는 제 1 낸드 게이트(ND11), 제 1 입력단에 상기 SW가 입력되고 제 2 입력단에 상기 제어 신호 생성 수단(300)의 출력 신호(이하, DET_pulse)가 입력되며 자신의 출력단이 상기 제 1 낸드 게이트(ND11)의 제 2 입력단에 입력되는 제 2 낸드 게이트(ND12)를 포함한다.
상기 전압 감지 수단(200)은 도 5에 도시된 바와 같이, 드레인단과 게이트단에 상기 코어 전압(Vcore)을 인가 받는 제 1 트랜지스터(N11), 드레인단과 게이트단에 상기 제 1 트랜지스터(N11)의 소오스단이 연결되고 소오스단에 접지단(VSS)이 연결된 제 2 트랜지스터(N12), 게이트단이 상기 제 1 트랜지스터(N11)의 소오스단과 상기 제 2 트랜지스터(N12)의 드레인단이 연결된 노드에 공통 연결된 제 3 트랜지스터(N13), 게이트단에 일정 레벨의 신호(이하, BIAS)를 인가 받고 드레인단에 상기 제 3 트랜지스터(N13)의 소오스단과 연결된 제 4 트랜지스터(N14), 게이트단에 상기 SW를 입력 받고 드레인단에 상기 제 4 트랜지스터(N14)의 소오스단과 연결되며 소오단에 접지단(VSS)이 연결된 제 5 트랜지스터(N15), 게이트단에 상기 기준 전압(Vref)을 인가 받고 소오스단에 상기 제 3 트랜지스터(N13)의 소오스단과 상기 제 4 트랜지스터(N14)의 드레인단이 연결된 노드가 공통 연결된 제 6 트랜지스터(N16), 소오스단에 외부 전원(VDD)이 인가되고 드레인단에 상기 제 3 트랜지스터(N13)의 드레인단이 연결된 제 7 트랜지스터(P11), 소오스단에 외부 전원(VDD)이 인가되고 드레인단에 상기 제 6 트랜지스터(N16)의 드레인단이 연결되며 게이트단에 자신의 드레인단과 상기 제 7 트랜지스터(P11)의 게이트단이 연결된 노드가 공통 연결된 제 8 트랜지스터(P12), 소오스단에 외부 전원(VDD)이 인가되고 게이트단 에 상기 SW를 입력 받는 제 9 트랜지스터(P13), 입력단에 상기 제 3 트랜지스터(N13)의 드레인단과 상기 제 7 트랜지스터(P11)의 드레인단이 연결된 노드가 연결되고 상기 노드에 상기 제 9 트랜지스터의 드레인단과 연결되며 자신의 출력단이 상기 전원 감지 수단(200)의 출력단인 제 1 인버터(IV11)를 포함한다. 이때, 상기 기준 전압(Vref)은 기준 전압 발생기의 출력 전압이며 그 레벨은 코어 전압(Vcore) 레벨의 1/2의 레벨을 갖는 것이 바람직하다.
상기 제어 신호 생성 수단(300)은 도 6에 도시된 바와 같이, 제 1 입력단에 상기 OVD를 입력 받는 제 3 낸드 게이트(ND31), 제 1 입력단에 상기 제 3 낸드 게이트(ND31)의 출력 신호가 입력되고 제 2 입력단에 상기 DET가 입력되며 자신의 출력단이 상기 제 3 낸드 게이트(ND31)의 제 2 입력단에 연결된 제 4 낸드 게이트(ND32), 상기 OVD, DET, 및 상기 제 3 낸드 게이트(ND31)의 출력 신호를 입력 받는 제 5 낸드 게이트(ND33), 입력단에 상기 제 5 낸드 게이트(ND33)의 출력 신호를 입력 받는 제 2 인버터(IV31)를 포함한다.
상기 전압 방전 수단(400)은 도 7에 도시된 바와 같이, 입력단에 상기 DET_pulse가 입력되는 제 3 인버터(IV41), 입력단에 상기 제 3 인버터(IV41)의 출력단이 연결된 제 4 인버터(IV42), 게이트단에 상기 Vref가 인가되는 제 10 트랜지스터(N41), 게이트단에 상기 제 4 인버터(IV42)의 출력 신호가 입력되고 드레인단에 상기 제 10 트랜지스터(N41)의 소오드단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 11 트랜지스터(N45), 소오스단에 외부 전원(VDD)이 인가되고 게이트단과 드레인단에 상기 제 10 트랜지스터(N41)의 드레인단이 공통 연결된 제 12 트랜지스 터(P42), 소오스단에 외부 전원(VDD)이 인가되고 게이트단에 상기 제 10 트랜지스터(N41)의 드레인단이 연결된 제 13 트랜지스터(P41), 드레인단과 게이트단에 상기 제 13 트랜지스터(P41)의 드레인단이 공통 연결되고 소오스단에 접지단(VSS)이 연결된 제 14 트랜지스터(N48), 드레인단과 게이트단에 상기 코어 전압(Vcore)이 인가되는 제 15 트랜지스터(N42), 드레인단과 게이트단에 상기 제 15 트랜지스터(N42)의 소오스단에 연결되고 소오스단에 접지단(VSS)이 연결된 제 16 트랜지스터(N43), 게이트단에 상기 제 15 트랜지스터(N42)의 소오스단과 상기 제 16 트랜지스터(N43)의 드레인단이 연결된 노드가 연결된 제 17 트랜지스터(N44), 소오스단에 외부 전원(VDD)이 인가되고 게이트단과 드레인단에 상기 제 17 트랜지스터(N44)의 드레인단이 공통 연결된 제 18 트랜지스터(P43), 소오스단에 외부 전원(VDD)이 인가되고 게이트단에 상기 제 18 트랜지스터(P43)의 게이트단이 연결된 제 19 트랜지스터(P45), 게이트단에 상기 제 14 트랜지스터(N48)의 게이트단이 연결되고 드레인단에 상기 제 19 트랜지스터(P45)의 드레인단에 연결되며 소오스단에 접지단(VSS)이 연결된 제 20 트랜지스터(N49), 게이트단에 상기 제 3 인버터(IV41)의 출력 신호가 입력되고 드레인단에 상기 제 19 트랜지스터(P45)의 드레인단과 상기 제 20 트랜지스터(N49)의 드레인단이 연결된 노드가 연결되며 소오스단에 접지단(VSS)에 연결된 제 21 트랜지스터(N46), 게이트단에 상기 제 21 트랜지스터(N46)의 드레인단이 연결되고 드레인단에 상기 코어 전압(Vcore)이 인가되며 소오스단에 접지단(VSS)이 연결된 제 22 트랜지스터(N47)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 전압 방전 장치의 동작을 설명하면 다음과 같다.
상기 스위칭 수단(100)은 도 4에 도시된 바와 같이, 상기 OVD와 DET_pulse를 입력 받아 상기 SW를 출력한다. 이때, 상기 OVD의 레벨이 로우이면 상기 SW의 레벨은 하이가 된다. 또한, 상기 OVD의 레벨이 하이이고 상기 DET_pulse의 레벨이 로우이면 상기 SW의 레벨은 로우가 된다.
즉, 상기 스위칭 수단(100)은 반도체 메모리가 오버 드라이브 동작을 할 때 하이 신호를 출력한다. 한편, 상기 스위칭 수단(100)은 상기 오버 드라이브 동작이 끝나고 상기 코어 전압(Vcore)과 기준 전압(Vref)이 동일 레벨이 되면 로우 신호를 출력한다.
상기 전압 감지 수단(200)은 도 5에 도시된 바와 같이, 상기 SW, BIAS, 기준 전압(Vref), 및 코어 전압(Vcore)을 입력 받아 상기 DET를 출력한다. 이때, 상기 전압 감지 수단은(200)은 상기 SW가 하이 레벨의 신호로 입력되면 동작하고 로우 레벨의 신호로 입력되면 동작을 하지 않는다. 또한, 상기 전압 감지 수단(200)이 동작하면 상기 기준 전압(Vref)과 코어 전압(Vcore)/2을 비교하여 상기 기준 전압(Vref)이 상기 코어 전압(Vcore)/2보다 높은 레벨의 전압이라면 상기 DET는 로우 레벨을 갖는다. 한편, 상기 기준 전압(Vref)과 상기 코어 전압(Vcore)/2를 비교하여 상기 코어 전압(Vcore)/2이 상기 기준 전압(Vref)보다 높은 레벨의 전압이라면 상기 DET는 하이 레벨을 갖는다. 도 5에 도시된 상기 전압 감지 수단(200)의 제 9 트랜지스터(N14)는 상기 제 3 트랜지스터(N13)과 상기 제 5 트랜지스터(N16)의 반응 속도를 높이는 효과를 갖는다.
상기 제어 신호 생성 수단(300)은 도 6에 도시된 바와 같이, 상기 OVD, 및 DET를 입력 받아 상기 DET_pulse를 출력한다. 이때, 상기 OVD와 DET가 동시에 하이인 구간에서만 상기 DET_pulse가 하이 레벨을 갖는다. 즉, 상기 제어 신호 생성 수단(300)은 상기 오버 드라이브 동작이 끝나고 상기 코어 전압(Vcore)/2이 상기 기준 전압(Vref)보다 높은 레벨의 전압이라면 하이 레벨의 신호를 출력한다.
상기 전압 방전 수단(400)은 도 7에 도시된 바와 같이, 상기 기준 전압(Vref), 코어 전압(Vcore), 및 DET_pulse가 입력된다. 이때, 상기 전압 방전 수단(400)은 상기 DET_pulse의 레벨이 하이인 구간동안만 동작을 한다.
즉, 상기 전압 방전 수단(400)은 상기 기준 전압(Vref)과 상기 코어 전압(Vcore)/2을 비교하여 상기 기준 전압(Vref)이 상기 코어 전압(Vcore)/2보다 높은 레벨의 전압이면 상기 코어 전압(Vcore)을 방전하는 동작을 하지 않는다. 한편, 상기 전압 방전 수단(400)은 상기 기준 전압(Vref)과 상기 코어 전압(Vcore)/2를 비교하여 상기 코어 전압(Vcore)/2이 상기 기준 전압(Vref)보다 높은 레벨의 전압이면 상기 코어 전압(Vcore)/2이 상기 기준 전압(Vref)의 레벨과 동일하게 될 때까지 상기 코어 전압(Vcore)을 방전 시킨다.
본 발명은 도 8에 도시된 바와 같이, 본 발명에 따른 반도체 메모리의 전압 방지 장치는 상기 오버 드라이브 신호(OVD)가 하이로 천이된 시점에서 하이로 천이되고, 즉 오버 드라이브 동작이 끝나면 방전을 시작하고 상기 코어 전압(Vcore)/2이 상기 기준 전압(Vref)의 레벨과 동일해지면 방전을 종료한다. 즉, 상기 전압 방전 수단(400)의 동작을 결정하는 상기 제어 신호(DET_pulse)는 그 폭이 상기 코어 전압(Vcore) 레벨과 상기 기준 전압(Vref)의 레벨에 따라 달라지는 것을 특징으로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 전압 방전 장치는 상승된 코어 전압을 원래의 코어 전압으로 자동 복원시킴으로써 안정한 코어 전압 레벨을 생성할 수 있는 효과가 있다.

Claims (11)

  1. 오버 드라이브(overdrive) 신호를 입력 받아 전압 감지 수단의 동작을 제어 하는 스위칭 신호를 생성하는 스위칭 수단;
    상기 스위칭 신호를 입력 받아 제 1 전압의 레벨과 제 2 전압의 레벨을 비교하는 상기 전압 감지 수단;
    상기 전압 감지 수단의 출력 신호와 상기 오버 드라이브 신호를 입력 받아 제어 신호를 생성하는 제어 신호 생성 수단; 및
    상기 제어 신호를 입력 받아 상기 제어 신호의 인에이블 폭만큼의 시간동안 상기 제 1 전압을 방전시키는 전압 방전 수단을 포함하는 반도체 메모리의 전압 방전 장치.
  2. 제 1 항에 있어서,
    상기 스위칭 수단은
    상기 오버 드라이브 신호가 인에이블되면 상기 전압 감지 수단을 인에이블 시키고,
    상기 제 1 전압의 레벨이 상기 제 2 전압의 레벨과 동일하게 되면 상기 전압 감지 수단을 디스에이블 시키는 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스위칭 수단은
    제 1 입력단에 상기 오버 드라이브(overdrive) 신호를 입력 받고 자신의 출력단은 상기 스위칭 신호를 출력하는 제 1 낸드 게이트,
    제 1 입력단에 상기 제 1 낸드 게이트의 출력 신호를 입력 받고 제 2 입력단에 상기 제어 신호 생성 수단의 출력 신호를 입력 받으며 자신의 출력단은 상기 제 1 낸드 게이트의 제 2 입력단에 연결된 제 2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전압은 코어 전압이고,
    상기 제 2 전압은 기준 전압인 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
  5. 제 1 항에 있어서,
    상기 전압 감지 수단은
    상기 제 1 전압 및 상기 제 2 전압을 입력으로 하는 차동 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
  6. 제 1 항에 있어서,
    상기 전압 감지 수단은
    드레인단과 게이트단에 상기 제 1 전압이 연결된 제 1 트랜지스터,
    드레인단과 게이트단에 상기 제 1 트랜지스터의 소오스단이 연결되고 소오스단에 접지단이 연결된 제 2 트랜지스터,
    게이트단이 상기 제 1 트랜지스터의 소오스단과 상기 제 2 트랜지스터의 드레인단이 연결된 노드에 공통 연결된 제 3 트랜지스터,
    게이트단에 상기 스위칭 수단의 출력 신호를 입력 받고 드레인단에 상기 제 3 트랜지스터의 소오스단과 연결되며 소오스단에 접지단이 연결된 제 4 트랜지스터,
    게이트단에 상기 제 2 전압을 인가 받고 소오스단에 상기 제 3 트랜지스터의 소오스단과 상기 제 4 트랜지스터의 드레인단이 연결된 노드가 공통 연결된 제 5 트랜지스터,
    소오스단에 외부 전원이 인가되고 드레인단에 상기 제 3 트랜지스터의 드레인단이 연결된 제 6 트랜지스터,
    소오스단에 외부 전원이 인가되고 드레인단에 상기 제 5 트랜지스터의 드레인단이 연결되며 게이트단에 자신의 드레인단과 상기 제 6 트랜지스터의 게이트단이 연결된 노드가 공통 연결된 제 7 트랜지스터,
    소오스단에 외부 전원이 인가되고 게이트단에 상기 스위칭 수단의 출력 신호를 입력 받는 제 8 트랜지스터,
    입력단에 상기 제 3 트랜지스터의 드레인단과 상기 제 6 트랜지스터의 드레인단이 연결된 노드가 연결되고 상기 제 8 트랜지스터의 드레인단과 연결되며 자신의 출력단이 상기 전원 감지 수단의 출력단인 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
  7. 제 6 항에 있어서,
    상기 전압 감지 수단은
    상기 제 3 트랜지스터의 소오스단과 상기 제 5 트랜지스터의 소오스단이 연결된 노드와 상기 제 4 트랜지스터의 드레인단 사이에 드레인단과 소오스단이 연결되고 게이트단에 일정 레벨의 전원이 인가되는 제 9 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
  8. 제 1 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 오버 드라이브 신호가 디스에이블되면 상기 제어 신호가 상기 전압 방전 수단을 인에이블시키고,
    상기 제 1 전압이 상기 제 2 전압의 레벨과 동일한 레벨이 되면 상기 제어 신호가 상기 전압 방전 수단을 디스에이블시키는 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
  9. 제 1 항에 있어서,
    상기 제어 신호 생성 수단은
    제 1 입력단에 상기 오버 드라이브 신호를 입력 받는 제 1 낸드 게이트,
    제 1 입력단에 상기 제 1 낸드 게이트의 출력 신호가 입력되고 제 2 입력단에 상기 전압 감지 수단의 출력 신호가 입력되며 자신의 출력단이 상기 제 1 낸드 게이트의 제 2 입력단에 연결된 제 2 낸드 게이트,
    상기 오버 드라이브 신호와 상기 전압 감지 수단의 출력 신호와 상기 제 2 낸드 게이트의 출력 신호를 입력 받는 제 3 낸드 게이트,
    입력단에 상기 제 3 낸드 게이트의 출력 신호를 입력 받고 자신의 출력단은 상기 제어 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 전압 방전 수단은
    상기 제 1 전압이 상기 제 2 전압의 레벨보다 높을 경우 상기 제 1 전압을 방전 시키고,
    상기 제 1 전압이 상기 제 2 전압의 레벨보다 낮거나 같을 경우 상기 제 1 전압을 방전 시키지 않는 것을 특징으로 하는 반도체 메모리의 전압 방전 장치.
KR1020060053455A 2006-06-14 2006-06-14 반도체 메모리의 전압 방전 장치 KR100776758B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060053455A KR100776758B1 (ko) 2006-06-14 2006-06-14 반도체 메모리의 전압 방전 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060053455A KR100776758B1 (ko) 2006-06-14 2006-06-14 반도체 메모리의 전압 방전 장치

Publications (1)

Publication Number Publication Date
KR100776758B1 true KR100776758B1 (ko) 2007-11-19

Family

ID=39079841

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060053455A KR100776758B1 (ko) 2006-06-14 2006-06-14 반도체 메모리의 전압 방전 장치

Country Status (1)

Country Link
KR (1) KR100776758B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963271A (ja) * 1995-08-18 1997-03-07 Hitachi Ltd 半導体記憶装置
KR19990069267A (ko) * 1998-02-06 1999-09-06 구본준 센스앰프 오버드라이빙 전압제어 회로
JP2002025264A (ja) 2000-07-05 2002-01-25 Toshiba Corp 半導体装置
KR20030053923A (ko) * 2001-12-24 2003-07-02 주식회사 하이닉스반도체 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한반도체 메모리 장치 및 그 방법
JP2003228981A (ja) 2002-02-05 2003-08-15 Toshiba Corp 半導体記憶装置
KR20050101682A (ko) * 2004-04-19 2005-10-25 주식회사 하이닉스반도체 반도체 소자의 전압 드라이버 회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963271A (ja) * 1995-08-18 1997-03-07 Hitachi Ltd 半導体記憶装置
KR19990069267A (ko) * 1998-02-06 1999-09-06 구본준 센스앰프 오버드라이빙 전압제어 회로
JP2002025264A (ja) 2000-07-05 2002-01-25 Toshiba Corp 半導体装置
KR20030053923A (ko) * 2001-12-24 2003-07-02 주식회사 하이닉스반도체 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한반도체 메모리 장치 및 그 방법
JP2003228981A (ja) 2002-02-05 2003-08-15 Toshiba Corp 半導体記憶装置
KR20050101682A (ko) * 2004-04-19 2005-10-25 주식회사 하이닉스반도체 반도체 소자의 전압 드라이버 회로

Similar Documents

Publication Publication Date Title
US7834662B2 (en) Level shifter with embedded logic and low minimum voltage
US7652504B2 (en) Low latency, power-down safe level shifter
US7843256B2 (en) Internal voltage generator
JP2007123987A (ja) Ｚｑキャリブレーション回路及びこれを備えた半導体装置
KR100567916B1 (ko) 반도체 메모리 소자의 전원 공급 장치 및 방법
JP2007095282A (ja) 電圧発生装置
TWI231939B (en) Main word line driver circuit receiving negative voltage in semiconductor memory device
KR20070001728A (ko) 전압 펌핑장치
US6362661B1 (en) Sense amplifier for use in a semiconductor memory device
KR20010001739A (ko) 반도체 메모리의 비트 라인 균등화 신호 제어회로
JP2004220753A (ja) 低電圧メモリの強化された感知のための方法及び装置
KR100776758B1 (ko) 반도체 메모리의 전압 방전 장치
US7622962B2 (en) Sense amplifier control signal generating circuit of semiconductor memory apparatus
US6411553B1 (en) Single ended data bus equilibration scheme
US20070058316A1 (en) Semiconductor device having fuse circuits
JP2012109018A (ja) 電圧発生装置
KR101201606B1 (ko) 반도체 장치의 고전압 스위치 회로
KR100899388B1 (ko) 내부전압생성회로
KR100903388B1 (ko) 내부전압 제어회로 및 그 제어방법
KR100668518B1 (ko) 반도체 메모리 소자의 코어전압 발생기 및 코어전압 발생방법
KR100751660B1 (ko) 페이지 버퍼 회로의 안정적인 동작을 보장하는 플래시메모리 장치의 프리차지 제어 신호 발생기
KR20130042347A (ko) 비휘발성 메모리 장치
KR100941630B1 (ko) 내부전압 제어회로 및 방법
KR100608338B1 (ko) 코어 접지 전압 발생 회로
KR100554133B1 (ko) 반도체 메모리 장치의 출력 버퍼 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee