DE60102041T2

DE60102041T2 - Halbleitervorrichtug

Info

Publication number: DE60102041T2
Application number: DE60102041T
Authority: DE
Inventors: Masaharu Yokohama-shi Wada; Kenji Kawasaki-shi Tsuchida; Atsushi Kohoku-ku Takeuchi
Original assignee: Toshiba Corp; Fujitsu Ltd
Current assignee: Toshiba Corp; Fujitsu Semiconductor Ltd
Priority date: 2000-07-05
Filing date: 2001-07-04
Publication date: 2004-09-09
Anticipated expiration: 2021-07-05
Also published as: US20020003737A1; JP2002025264A; EP1170749A3; EP1170749A2; TW523904B; KR100420088B1; DE60102041D1; US6487133B2; EP1170749B1; KR20020003829A

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung. Insbesondere betrifft die Erfindung eine Überhöhungs-Energieversorgungsschaltung, die als Energieversorgungsschaltung eines Leseverstärkers verwendet wird.
Konventionell verwenden DRAMs eine Überhöhungs-Energieversorgungsschaltung (die nachstehend als Überhöhungsschaltung bezeichnet wird) für hochempfindliche und schnelle Leseoperationen. Für eine Leseoperation auf einer Bitleitung wird die positive Elektrode eines Leseverstärkers mit einem elektrischen Potential (dem sogenannten Überhöhungspotential) versorgt, welches höher ist als ein Wiederherstellungspotential für die Bitleitung.
12 zeigt ein Aufbaubeispiel einer konventionellen Überhöhungsschaltung. In dieser Figur ist eine externe Energieversorgung (VCC) 101 mit einer Überhöhungspotential-Generierschaltung (VIIAG) 102 verbunden. Die andere externe Energieversorgung (VCC) 103 ist mit einer Wiederherstellungspotential-Generierschaltung (VAAG) 104 verbunden. Die Überhöhungspotential-Generierschaltung 102 und die Wiederherstellungspotential-Generierschaltung 104 sind mit einer Schaltschaltung 105 verbunden. Die Schaltschaltung 105 ist mit einem Leseverstärkertreiber (PSAD) 106 verbunden. Der Leseverstärkertreiber 106 ist mit einem Leseverstärker (S/A) 107 verbunden. Der Leseverstärker 107 ist mit einem Leseverstärkertreiber (NSAD) 108 verbunden. Der Leseverstärkertreiber 108 ist mit einer externen Energieversorgung (GND) verbunden.
Die Überhöhungspotential-Generierschaltung 102 generiert ein Überhöhungspotential (VIIA) zum Überhöhen (Verstärken) eines elektrischen Potentials der Bitleitung während einer Leseoperation. Dieses Überhöhungspotential wird auch verwendet als Energie für periphere Schaltungen. Die Wiederherstellungspotential-Generierschaltung 104 generiert ein Wiederherstellungspotential (VAA) zum Wiederherstellen. eines elektrischen Potentials der Bitleitung nach der Überhöhung. Die Schaltschaltung 105 wählt eines von dem Überhöhungspotential und dem Wiederherstellungspotential aus und führt es dem Leseverstärkertreiber 106 zu.
13 zeigt einen Aufbau der obigen Überhöhungsschaltung detaillierter. Die Überhöhungsschaltung muss eine Ausgangsimpedanz unterdrücken. Zum Aufbauen der Überhöhungsschaltung unter Verwendung eines MOS Transistors (Metalloxidhalbleiter-Transistor) wird ein Sourcefolger (auch Cornmon-Drain-Verstärker genannt) verwendet.
Normalerweise generieren die Überhöhungspotentialschaltung 102 und die Wiederherstellungspotential-Generierschaltung 102 und die Wiederherstellungspotential-Generierschaltung 104 jeweils ein positives Potential. Die Überhöhungspotential-Generierschaltung 102 ist nämlich unter Verwendung eines N-MOS-Transistors 102a als Sourcefolger aufgebaut. Die Wiederherstellungspotential-Generierschaltung 104 ist nämlich unter Verwendung eines N-MOS-Transistors 104a als Sourcefolger aufgebaut.
Die Schaltschaltung 105 umfasst P-MOS-Transistoren 105a und 105b. In diesem Beispiel arbeiten die P-MOS-Transistoren 105a und 105b auch als Leseverstärkertreiber 106.
Der Leseverstärker 107 umfasst P-MOS-Transistoren 107a und 107b und N-MOS-Transistoren 107c und 107d. Der P-MOS-Transistor 107a und der N-MOS-Transistor 107c teilen den Drainanschluss und sind seriell verbunden. Der P-MOS-Transistor 107b und der N-MOS-Transistor 107d teilen den Drainanschluss und sind seriell verbunden. Eine Bitleitung BLt ist mit einem Verbindungspunkt zwischen dem P-MOS-Transistor 107a und dem N-MOS-Transistor 107c und den Gates des P-MOS-Transistors 107b und des N-MOS-Transistors 107d verbunden. Eine Bitleitung BLc ist an einem Verbindungspunkt zwischen dem P-MOS-Transistor 107b und dem N-MOS-Transistor 107d und Gates des P-MOS-Transistors 107a und des N-MOS-Transistors 107c verbunden. Die Bitleitung BLc ist komplementär zur Bitleitung BLt.
Die Energieversorgungsleitung 110 verbindet die positive Elektrode des Leseverstärkers 107 (Verbindungspunkt zwischen den Source-Anschlüssen der P-MOS-Transistoren 107a und 107b) mit der Schaltschaltung 105 (Verbindungspunkt zwischen den Drainanschlüssen der P-MOS-Transistoren 105a und 105b). Der Leseverstärkertreiber 108 ist mit der negativen Elektrode des Leseverstärkers 107 verbunden (Verbindungspunkt zwischen Source-Anschlüssen der N-MOS-Transistoren 107c und 107d). Der Leseverstärkertreiber 108 umfasst einen N-MOS-Transistor 108a.
14 zeigt einen Entwurfsaufbau eines DRAM-Speicherkerns in der Verwendung der obigen Überhöhungsschaltung. Insbesondere zeigt die Figur eine Anordnung der Überhöhungsschaltung und ihrer Energieversorgungsverdrahtung. Wie in dieser Figur gezeigt, ist eine Vielzahl von Zellenarrays (Zellen) 111 in einer Matrix angeordnet. Die Leseverstärker 107 sind auf und unter jedem Zellenarray 111 entlang einer Zeilenrichtung angeordnet. Die Segmentzeilendekoder (SRD) 112 sind auf den rechten und linken Seiten jedes Zellenarrays 111 entlang einer Spaltenrichtung angeordnet. Ein Schaltungsbereich (SSC1) 113 ist an jedem Schnittpunkt zwischen den Leseverstärker 107 und dem Segmentzeilendekoder 112 vorgesehen.
Eine Speicherkern-Peripherie (ein Ende der Spaltenrichtung) ist mit einem Haupt-Zeilendekoder (MRD) 114 entsprechend jeder Spalte für das Zellenarray 111 versehen. Ein Schaltungsbereich (SSC2) 115 ist auf und unter jedem Haupt-Zeilendekoder 114 (Zeilenrichtung) entsprechend dem Schaltungsbereich 113 vorgesehen.
Eine Speicherkernperipherie (ein Ende der Zeilenrichtung) ist mit einer Vielzahl von Überhöhungspotential- Generierschaltungsblöcken 116 versehen und einer Vielzahl von Wiederherstellungspotential-Generierschaltungsblöcken 117. In diesem Beispiel umfasst jeder Schaltungsblock 116 die Überhöhungspotential-Generierschaltung 102 (den N-MOS-Transistor 102a) und die Schaltschaltung 105 (den P-MOS-Transistor 105a). In ähnlicher Weise umfasst jeder Schaltungsblock 117 die Wiederherstellungspotential-Generierschaltung 104 (den N-MOS-Transistor 104a) und die Schaltschaltung 105 (den P-MOS-Transistor 105b).
Die Schaltungsblöcke 116 und 117 sind mit dem Leseverstärker 107 über die Energieversorgungsleitung 110 verbunden. Die Energieversorgungsleitung 110 umfasst als Nennbeispiel eine Erstebenen-Metallleitung 110a und eine Zweitebenen-Metallleitung 110b. Die Metallleitung 110a ist mit der positiven Elektrode und des Leseverstärkers 107 verbunden. Die Metallleitung 110b ist mit den Schaltungsblöcken 116 und 117 verbunden. Die Metallleitung 110a und die Metallleitung 110b sind miteinander in dem Schaltungsbereich 115 verbunden und dem Leseverstärker 107.
Jedoch hat die oben konfigurierte Überhöhungsschaltung die folgenden Probleme.

1. Ein Betrieb in einem langen RAS-Zyklus erfordert eine lange Wiederherstellungszeit. Zu dieser Zeit kriecht der Potentialpegel, ein außergewöhnlich hohes Wiederherstellungspotential verursachend.
2. Bei einer übermäßigen Überhöhung gibt es eine eingeschränkte Möglichkeit des Reduzierens eines Überhöhungspotentials.
3. Die Überhöhungspotential-Generierschaltung 102 wird auch als Energieversorgungsschaltung für die Peripherieschaltung verwendet. Deshalb breitet sich ein Energieversorgungsrauschen während einer Leseoperation in der peripheren Schaltung aus.
4. Es gibt einen großen Abstand zwischen der Wiederherstellungspotential-Generierschaltung 104 und dem Leseverstärker 107. Es dauert, ein Wiederherstellungspotential zuzuführen.

JP 2000057764 offenbart einen Leseverstärker zum Verstärken eines Bitleitungspotentials, ein für eine Leseoperation der Bitleitung in Übereinstimmung mit dem Leseverstärker erforderliches Überhöhungspotential, eine Schaltschaltung zum Steuern der Zufuhr des Überhöhungspotentials zu einer positiven Elektrode des Leseverstärkers und eine zweite Generierschaltung zum Bereitstellen einer Spannung, welche als ein zu der positiven Elektrode des Leseverstärkers verbundenes Signal geschaltet wird, wobei die zweite Generierschaltung ein Wiederherstellungspotential der Überhöhungsbitleitung generiert. Die Regelschaltung generiert das Wiederherstellungspotential abhängig von dem Wiederherstellungspotential nur während einer gegebenen Wiederherstellungszeitdauer nachdem die Überhöhung begonnen hat. Ferner zeigt JP2000057764 eine Gegentaktschaltung, die einen P-MOS-Transistor und einen N-MOS-Transistor umfasst, welche das Drain gemeinsam haben und seriell zwischen einer Energieversorgungsspannung und einer Massespannung verbunden sind. Das Gate des P-MOS-Transistors ist mit einem Ausgangsanschluss eines Operationsverstärkers verbunden und das Gate des N-MOS-Transistors ist auch mit einem Ausgangsanschluss eines anderen Operationsverstärkers verbunden. Invertierende Eingangsanschlüsse der Operationsverstärker werden mit einer Spannung zum Steuern des Ausgangspotentials versorgt. Nicht invertierende Eingangsanschlüsse der Operationsverstärker sind gemeinsam verbunden mit dem Verbindungspunkt der Sourceanschlüsse der p- und N-MOS-Transistoren und dem Ausgang der Gegentaktschaltung. JP2000057764 offenbart auch eine Gegentaktschaltung des Sourcefolgertyps.
JP9063271 offenbart eine Halbleitereinrichtung, die einen Leseverstärker umfasst zum Verstärken eines differentiellen Bitleitungspotentials, wobei ein Überhöhungspotential benötigt wird für eine Leseoperation der Bitleitung in Übereinstimmung mit dem Leseverstärker, eine Schaltschaltung zum Steuern der Zufuhr des Überhöhungspotentials zu einer positiven Elektrode des Leseverstärkers, und eine zweite Generierschaltung, die eine Gegentaktreglerschaltung umfasst, welche mit der positiven Elektrode des Leseverstärkers verbunden ist. JP9063271 offenbart ferner eine Vielzahl von Speicherzellenblöcken, die in einer Matrix angeordnet sind; eine Vielzahl von Leseverstärkern zum Verstärken eines Bitleitungspotentials; eine Vielzahl von Zeilendekodern zum Steuern des Antriebs der Wortleitung; eine Vorrichtung zum Bereitstellen eines Signals für jeden der mehreren Speicherzellenblöcke, eine Vielzahl von Schaltschaltungen zum Steuern der Zufuhr des Überhöhungspotentials zu jeweiligen positiven Elektroden der Vielzahl von Leseverstärkern und eine Vielzahl von zweiten Generierschaltungen, wobei die Vielzahl von zweiten Generierschaltungen ein Wiederherstellungspotential für die Bitleitungen nach der Überhöhung generiert. Ferner sind die Vielzahl von Speicherzellenblöcken und die Vielzahl von Leseverstärkern abwechselnd angeordnet in einer ersten Richtung. Speicherzellenblock-Controller decodieren ein Speicherzellenblock-Auswahlsignal und steuern den Betrieb eines Leseverstärkerblocks und des Aktivierens eines Zeilenadressendekoders zum Betreiben eines spezifischen Speicherzellenblocks.
US5398207 offenbart eine Anhebungsschaltung als eine dedizierte Energieversorgungsschaltung für einen Speicherzellenarrayabschnitt, um das Auftreten eines internen Rauschens in einer hochintegrierte MOS-DRAM-Einrichtung zu unterdrücken oder zu eliminieren. US 5398207 zeigt auch eine Anhebungsschaltung, welche eine Spannung bereitstellt. Diese Spannung wird zu einem Wortleitungstreiber ausgegeben und zum Gate-Anschluss eines Transistors mit einer Spannung, die abwärts konvertet ist von der Bitleitungs-Wiederherstellsschaltung.
Wie oben erwähnt, kann der Stand der Technik hoch empfindliche und schnelle Leseoperationen bereitstellen. Wenn ein Bitleitungspotential nach dem Überhöhen zu niedrig oder hoch wird in bezug auf das Wiederherstellungspotential, ist es jedoch schwierig, dieses Potential zu einem gewünschten Potential zu steuern. Ein Ziel der Erfindung ist, eine solche Halbleitereinrichtung bereitzustellen, mit der Fähigkeit des Beschleunigens des Betriebs der Regelschaltung, den Energieverbrauch solcher Regelschaltung in Betracht ziehend.
Um die obigen Ziele zu erreichen, wird gemäß einem ersten Aspekt der vorliegenden Erfindung eine Halbleitereinrichtung vorgeschlagen, die umfasst: einen differenziellen Leseverstärker zum Verstärken eines differenziellen Bit-Leitungspotentials; eine erste Generierschaltung zum Generieren eines Überhöhungspotentials, das benötigt wird für eine Leseoperation der Bit-Leitungen, ausgeführt durch den differenziellen Leseverstärker; eine Schaltschaltung zum Steuern der Zufuhr des Überhöhungspotentials zu einer positiven Elektrode des differenziellen Leseverstärkers; eine zweite Generierschaltung, die eine Gegentaktregelschaltung, welche Gegentaktregelschaltung einen P-MOS-Transistor und einen N-MOS-Transistor seriell miteinander verbunden umfasst, wobei der Verbindungspunkt des P- und N-MOS-Transsistors verbunden sind mit der positiven Elektrode (SAP) des Leseverstärkers, wobei Operationsverstärker verbunden sind mit Gates des P-MOS-Transistors und des N-MOS-Transistors, und wobei die zweite Generierschaltung ein Wiederherstellungspotential der überhöhten Bit-Leitungen während einer Wiederherstellungsperiode generiert. Erfindungsgemäß verwenden Operationsverstärker einen größeren Arbeitspunktstrom bei einer Anfangsstufe einer Wiederherstellungsperiode als ein Arbeitspunktstrom bei einer späteren Stufe davon.
Insbesondere kann die Gegentaktregelschaltung vom Source-Folgertyp sein.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird eine Halbleitereinrichtung vorgeschlagen, die umfasst: einen differenziellen Leseverstärker zum Verstärken eines differenziellen Bit-Leitungspotentials; eine erste Generierschaltung zum Generieren eines Überhöhungspotentials, das benötigt wird für eine Leseoperation der Bit-Leitungen, ausgeführt durch den differenziellen Leseverstärker; eine Schaltschaltung zum Steuern der Zufuhr des Überhöhungspotentials zu einer positiven Elektrode des differenziellen Leseverstärkers; und eine zweite Generierschaltung, die eine Gegentaktregelschaltung umfasst, die einen ersten MOS-Transistor und einen zweiten MOS-Transistor in Serie miteinander verbunden umfasst, wobei die Verbindung des ersten und zweiten MOS-Transistors mit der positiven Elektrode des Leseverstärkers verbunden ist, wobei Operationsverstärker mit Gates der ersten und zweiten MOS-Transistoren verbunden sind und wobei die zweite Generierschaltung ein Wiederherstellungspotential der überhöhten Bit-Leitungen während einer Wiederherstellungsperiode generiert. Gemäß dem zweiten Aspekt der Erfindung hat die Gegentaktregelschaltung eine Totem-Pole-Struktur, der erste MOS-Transistor ist ein N-MOS-Transistor in Source-Folgerschaltung und der zweite MOS-Transistor ist ein N-MOS-Transistor in Source-Schaltung ist, und Operationsverstärker verwenden einen größeren Arbeitspunktstrom bei einer Anfangsstufe einer Wiederherstellungsperiode als ein Arbeitspunktstrom bei einer späteren Stufe davon.
Gemäß der Halbleitereinrichtung der vorliegenden Erfindung kann das Wiederherstellungspotential angetrieben werden, um positiv oder negativ zu sein. Dies kann bedingt durch Überhöhungszeitabstimmungs-Inkonsistenz Potentialpegelinkonsistenzen des Wiederherstellungspotentials unterdrücken.
Insbesondere kann die zweite Generierschaltung direkt mit der positiven Elektrode des Leseverstärkers verbunden sein. Dies kann den Widerstandswert zwischen dem Leseverstärker und der Reglerschaltung vermindern. Es ist möglich, die Zufuhr des Wiederherstellungspotentials zu der Bitleitung zu beschleunigen.
Die erste Generierschaltung kann durch Verwendung einer dedizierten Energieversorgungsschaltung konfiguriert sein, welche unabhängig von einer Energieversorgungsschaltung zum Antreiben einer Peripherieschaltung ist. In diesem Fall ist es möglich, das Ausbreiten eines Energieversorgungsrauschens auf die Peripherieschaltung während einer Leseoperation zu verhindern.
Da die Reglerschaltung in der Nähe des Leseverstärkers vorgesehen ist, ist es möglich, den Widerstandswert zwischen dem Leseverstärker und der Reglerschaltung weiter zu verringern. Demnach ist es möglich, eine Zufuhr des Wiederherstellungspotentials zur Bitleitung ferner zu beschleunigen.
Dieses Resümee der Erfindung beschreibt nicht notwendiger Weise Merkmale, die alle erforderlich sind, so dass die Erfindung eine Unterkombination dieser beschriebenen Merkmale sein kann.
Die Erfindung kann vollständiger verstanden werden aus der folgenden detaillierten Beschreibung, betrachtet im Zusammenhang mit den beiliegenden Zeichnungen, in denen zeigt:
1 ein Blockdiagramm eines Aufbaubeispiels einer Überhöhungsschaltung gemäß einer ersten Ausgestaltungsform der vorliegenden Erfindung;
2 ein Schaltungsdiagramm eines spezifischen Aufbaus der Überhöhungsschaltung;
3 eine Draufsicht eines DRAM-Speicherkerns eines Anordnungsbeispiels der Überhöhungsschaltung und ihrer Energieversorgungsverdrahtung;
4 ein Aufbaubeispiel einer Reglerschaltung in der Überhöhungsschaltung;
5 ein spezifisches Schaltungsdiagramm der Reglerschaltung in 4;
6A bis 6E Zeitdiagramme zum Erläutern der Betriebsabläufe der Reglerschaltung;
7 ein Schaltungsdiagramm des Aufbaus einer Überhöhungspotential-Generierschaltung und einer internen Energieversorgungspotential-Generierschaltung unter Verwendung unterschiedlicher Energieversorgungsschaltungen in der Überhöhungsschaltung;
8 ein Schaltungsdiagramm einer Schaltschaltung, wenn unterschiedliche Energieversorgungsschaltungen verwendet werden zum Aufbauen der Überhöhungspotential-Generierschaltung und der internen Energieversorgungspotential-Generierschaltung;
9 ein Aufbaubeispiel einer Reglerschaltung gemäß einer zweiten Ausgestaltungsform der vorliegenden Erfindung;
10 ein Aufbaubeispiel einer Reglerschaltung gemäß einer dritten Ausgestaltungsform der vorliegenden Erfindung;
11 ein Aufbaubeispiel einer Reglerschaltung gemäß einer vierten Ausgestaltungsform der vorliegenden Erfindung;
12 ein Blockdiagramm einer Überhöhungsschaltung zum Erläutern des Standes der Technik und seiner Probleme;
13 ein Schaltungsdiagramm eines Aufbaubeispiels der konventionellen Überhöhungsschaltung; und
14 eine Draufsicht eines DRAM-Speicherkerns eines Anordnungsbeispiels der konventionellen Überhöhungsschaltung und ihrer Energieversorgungsverdrahtung.
Ausgestaltungsformen der vorliegenden Erfindung werden unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
(Erste Ausgestaltungsform)
1 zeigt ein Aufbaubeispiel einer Überhöhungs-Energieversorgungsschaltung (nachstehend als Überhöhungsschaltung bezeichnet) gemäß der ersten Ausgestaltungsform der vorliegenden Erfindung. In diesem Beispiel wird die Energieversorgungsschaltung verwendet für einen Leseverstärker in einem DRAM.
In dieser Figur ist eine externe Energieversorgung (VCC) 11 mit einer Überhöhungspotential-Generierschaltung (VIIAG) 12 als einer ersten Generierschaltung verbunden. Die Überhöhungspotential-Generierschaltung 12 ist mit einer Schaltschaltung 13 verbunden. Die Schaltschaltung 13 ist mit einer Reglerschaltung (zweite Generierschaltung) 14 verbunden und einem Leseverstärker (S/A) 15. Der Leseverstärker 15 ist mit einem Leseverstärkertreiber (SAD) 16 verbunden. Der Leseverstärkertreiber 16 ist mit einer externen Energieversorgung (GND) 17 verbunden.
Die Überhöhungspotential-Generierschaltung 12 ist eine dedizierte Energieversorgungsschaltung. Sie generiert ein Überhöhungspotential (VII) zum Erhöhen eines Bitleitungspotentials während eines Lesebetriebs. Die Schaltschaltung 13 stellt die Steuerung zum Zuführen der Überhöhungspotentials zu einer positiven Elektrode (SAP) des Leseverstärkers 15 bereit. Die Reglerschaltung 14 generiert ein Wiederherstellungspotential (VAA) zum Wiederherstellen eines Bitleitungspotentials nach der Überhöhung. Das Wiederherstellungspotential kann als positiv oder negativ angetrieben werden. Der Leseverstärker 15 legt das Überhöhungspotential, das höher ist als das Wiederherstellungspotential, an die Bitleitung während einer Leseoperation an (im ursprünglichen Sinn). Nach der Überhöhung wird das Bitleitungspotential durch ein Wiederherstellungspotential gesteuert.
2 zeigt einen Aufbau der Überhöhungsschaltung detaillierter. In dieser Figur wird die Überhöhungspotential-Generierschaltung 12 aufgebaut unter Verwendung eines N-MOS-Transistors 12a als Source-Folger. Die Schaltschaltung 13 umfasst einen P-MOS-Transistor 13a und einen Treiber 13b zum Antreiben dieses Transistors 13a. Die Reglerschaltung 14 ist als Gegentaktschaltung aufgebaut zum Stabilisieren eines Wiederherstellungspotentials. Die Reglerschaltung 14 wird später detailliert werden.
Der Leseverstärker 15 umfasst P-MOS-Transistoren 15a und 15b und N-MOS-Transistoren 15c und 15d. Der P-MOS-Transistor 15a und der N-MOS-Transistor 15c haben einen gemeinsamen Drainanschluss und sind seriell verbunden. Der P-MOS-Transistor 15b und der N-MOS-Transistor 15d haben einen gemeinsamen Drainanschluss und sind seriell verbunden. Eine Bitleitung BLt ist mit einem Drainverbindungspunkt zwischen dem P-MOS-Transistor 15a und dem N-MOS-Transistor 15c verbunden und mit Gateanschlüssen des P-MOS-Transistors 15b und des N-MOS-Transistors 15d. Eine Bitleitung BLc ist mit einem Drainverbindungspunkt zwischen dem P-MOS-Transistor 15b und dem N-MOS-Transistor 15d verbunden und mit den Gateanschlüssen des P-MOS-Transistors 15a und des N-MOS-Transistors 15c. Die Bitleitung BLc ist komplementär zur Bitleitung BLt.
Die positive Elektrode SAP des Leseverstärkers 15 (Verbindungspunkt zwischen den Sourceanschlüssen der P-MOS-Transistoren 15a und 15b) ist mit der Schaltschaltung 13 (dem Drainanschluss des P-MOS-Transistors 13a) und der Reglerschaltung 14 verbunden. Der Leseverstärkertreiber 16 ist mit der negativen Elektrode SAN des Leseverstärkers 15 (Punkt zwischen den Sourceanschlüssen der N-MOS-Transistoren 15c und 15d) verbunden. Der Leseverstärkertreiber 16 umfasst einen N-MOS-Transistor 16a.
3 zeigt eine Layout-Aufbau eines DRAM-Speicherkerns unter Verwendung der obigen Überhöhungsschaltung. Insbesondere zeigt die Figur eine Anordnung der Überhöhungsschaltung und ihrer Energieversorgungsverdrahtung. wie in dieser Figur gezeigt, ist eine Vielzahl von Zellenarrays (Zellen) 21 als Speicherzellenblöcke in einer Matrix angeordnet. Die Leseverstärker 15 sind über und unter jedem Zellenarray 21 entlang der Zeilenrichtung angeordnet. Die Segmentzeilendekoder (SRD) 22 sind auf den rechten und linken Seiten jedes Zellenarrays 21 entlang einer Spaltenrichtung angeordnet. Ein erster Schaltungsbereich (erster Bereich) 23 ist an jedem Schnittpunkt zwischen dem Leseverstärker 15 und dem Segmentzeilendekoder 22 vorgesehen. Die Schaltschaltung 13 ist in dem ersten Schaltungsbereich 23 angeordnet.
Eine Speicherkernperipherie (ein Ende der Spaltenrichtung) ist mit einem Haupt-Zeilendekoder (MRD) 24 entsprechend jeder Spalte für das Zellenarray 21 versehen. Ein zweiter Schaltungsbereich (zweiter Bereich) 25 ist über und unter jedem Haupt-Zeilendekoder 24 (Zeilenrichtung) entsprechend dem ersten Schaltungsbereich 23 vorgesehen.
Der zweite Schaltungsbereich 25 ist mit der Reglerschaltung 14 und einer Treiberschaltung 31 versehen. Die Treiberschaltung 31 treibt eine Signalleitung SEP, die zu dem Treiber 13b der Schaltschaltung 13 führt. Die Reglerschaltung 14 ist mit einer Energieversorgungsleitung (beispielhaft gesagt, ein Metalldraht eines ersten Pegels) 40 verbunden, die zu der Schaltschaltung 13 führt (dem Drainanschluss des P-MOS-Transistors 13a).
Eine Speicherkernperipherie (ein Ende der Zeilenrichtung) ist mit einer Vielzahl von Überhöhungspotential-Generierschaltungen 12 und einer Vielzahl von internen Energieversorgungspotential-Generierschaltungen 41 für die Peripherieschaltung versehen. Die Überhöhungspotential-Generierschaltung 12 ist mit der Schaltschaltung 13 (dem Sourceanschluss des P-MOS-Transistors 13a) über eine Energieversorgungsleitung (beispielhaft gesagt ein Metalldraht eines zweiten Pegels) 42 und eine Energieversorgungsleitung (beispielhaft gesagt, ein Metalldraht eines ersten Pegels) 43 verbunden.
Dieser Aufbau ermöglicht es der Reglerschaltung 14, verteilt in der Nähe des Leseverstärkers 15 angeordnet zu sein. Dies ermöglicht ein Verringern des Widerstandswertes zwischen der Reglerschaltung 14 und dem Leseverstärker 15. Demgemäß kann ein Wiederherstellungspotential schnell zu den Bitleitungen BLt und BLc zugeführt werden.
4 zeigt ein Aufbaubeispiel der Reglerschaltung 14. Ein P-MOS-Transistor 14a und ein N-MOS-Transistor 14b haben einen gemeinsamen Drainanschluss und sind seriell verbunden zwischen einem Energieversorgungspotential VCC und einem Masse- bzw. Bezugspotential VSS.
Der Gateanschluss des P-MOS-Transistors 14a ist mit einem Ausgangsanschluss eines Operationsverstärkers 14c verbunden. der Gateanschluss des N-MOS-Transistors 14b ist mit einem Ausgangsanschluss eines Operationsverstärkers 14d verbunden. Invertierende Eingangsanschlüsse der Operationsverstärker 14c und 14d werden mit Referenzpotentialen REF zum Steuern eines Wiederherstellungspotentials versorgt, welches eine Schaltungsausgangsgröße ist. Nicht invertierende Eingangsanschlüsse der Operationsverstärker 14c und 14d sind gemeinsam mit einem Verbindungspunkt für die Sourceanschlüsse des P-MOS-Transistors 14a und des N-MOS-Transistors 14d verbunden. Dieser Verbindungspunkt ist mit der positiven Elektrode SAP des Leseverstärkers 15 verbunden.
Die Reglerschaltung 14 ist wie eine Gegentaktschaltung aufgebaut, wie oben erwähnt. Folglich ist es, selbst wenn Potentiale auf den Bitleitungen BLt und BLc, nach der Überhöhung zu niedrig oder zu hoch geworden sind in bezug auf das Wiederherstellungspotential, möglich, diese Potentiale leicht auf ein gewünschtes Potential zu steuern.
5 zeigt als Diagramm den Aufbau der Reglerschaltung 14 detaillierter. Wie in der Figur gezeigt, umfasst der Operationsverstärker 14c seriell verbunden einen P-MOS-Transistor 14₁ , N-MOS-Transistor 14₂ , 14₃ und 14₄ und seriell verbunden einen P-MOS-Transistor 14₅ , N-MOS-Transistor 14₆ und 14₇ . Ein Satz Transistoren 14₁ bis 14₄ und ein Satz Transistoren 14₅ bis 14₇ sind parallel verbunden zwischen dem Energieversorgungspotential und dem Massepotential. Der Gateanschluss des Transistors 14₁ und der Gateanschluss des Transistors 14₆ sind gemeinsam verbunden. Der entsprechende Verbindungspunkt ist mit einem Verbindungspunkt zwischen dem Drainanschluss des Transistors 14₅ und dem Drainanschluss des Transistors 14₆ verbunden. Ein Verbindungspunkt ist dem Sourceanschluss des Transistors 14₂ und dem Drainanschluss des Transistors 14₃ gemeinsam. Ein Verbindungspunkt ist dem Sourceanschluss des Transistors 14₆ und dem Drainanschluss des Transistors 14₇ gemeinsam. Ein Verbindungspunkt zwischen dem Drainanschluss des Transistors 14₁ und dem Drainanschluss des Transistors 14₂ ist mit dem Gateanschluss des Transistors 14a verbunden. Der Gateanschluss des Transistors 14₂ wird ein invertierender Eingangsanschluss des Operationsverstärkers 14c und wird mit einem Referenzpotential REF versorgt. Eine Ausgangsgröße zu der positiven Elektrode SAP des Leseverstärkers 15 wird in den Gateanschluss des Transistors 14₆ eingegeben, welcher ein nicht invertierender Eingangsanschluss des Operationsverstärkers 14c wird.
Die Transistoren 14₃ und 14₇ steuern einen Vorspannspannungsstrom für den Operationsverstärker 15c. Gateanschlüsse der Transistoren 14₃ und 14₇ werden mit einem invertierenden Signal für das Steuersignal versorgt, welches die Betriebsabläufe der Reglerschaltung 14 über einen Invertierer 14a steuert. Der Gateanschluss des Transistors 14₄ wird mit einem Auswahlsignal zum Ein- oder Ausschalten des Transistors 14₄ versorgt.
Andererseits umfasst der Operationsverstärker 14d seriell verbunden einen P-MOS-Transistor 14₉ , N-MOS-Transistor 14₁₀ , 14₁₁ und 14₁₂ und seriell verbunden ein P-MOS-Transistor 14₁₃ , N-MOS-Transistor 14₁₄ und 14₁₅ . Ein Satz der Transistoren 14₉ bis 14₁₂ und ein Satz der Transistoren 14₁₃ bis 14₁₅ sind parallel verbunden zwischen dem Energieversorgungspotential und dem Massepotential. Der Gateanschluss des Transistors 14₉ und der Gateanschluss des Transistors 14₁₃ sind gemeinsam verbunden. Der entsprechende Verbindungspunkt ist mit einem Verbindungspunkt zwischen dem Drainanschluss des Transistors 14₁₃ und dem Drainanschluss des Transistors 14₁₄ verbunden. Ein Verbindungspunkt ist gemeinsam zu dem Sourceanschluss des Transistors 14₁₀ und dem Drainanschluss des Transistors 14₁₅ . Ein Verbindungspunkt ist gemeinsam zu dem Sourceanschluss des Transistors 14₁₄ und dem Drainanschluss des Transistors 14₁₅ . Das Gate des Transistors 14₁₄ wird ein invertierender Eingangsanschluss des Operationsverstärkers 14d und wird mit einem Referenzpotential REF versorgt. Eine Ausgangsgröße der positiven Elektrode SAP des Leseverstärkers 15 wird zu dem Gateanschluss des Transistors 14₁₀ eingegeben, welcher ein invertierender Eingangsanschluss des Operationsverstärkers 14d wird. Der Gateanschluss des Transistors 14₁₀ ist nämlich mit dem Drainanschluss des Transistors 14a verbunden.
Die Transistoren 14₁₁ und 14₁₅ steuern einen Vorspannstrom für den Operationsverstärker 14d. Gateanschlüsse der Transistoren 14₁₁ und 14₁₅ werden mit einem invertierenden Signal versorgt für das Steuersignal, welches die Betriebsabläufe der Reglerschaltung 14 steuert über einen Invertierer 14₈ . Der Gateanschluss des Transistors 14₁₂ wird mit einem Auswahlsignal zum Ein- oder Ausschalten des Transistors 14₁₂ versorgt.
Die Reglerschaltung 14 umfasst ferner einen gemeinsame Schaltungsabschnitt 14e. Der gemeinsame Schaltungsabschnitt 14e umfasst eine Polaritätsänderungsschaltung 14e-1 und eine Verbindungschaltung 14e-2. Die Polaritätsänderungsschaltung 14e-1 umfasst P-MOS-Transistoren 14₁₆ und 14₁₇ und einen N-MOS-Transistor 14₁₈ . Der Gateanschluss des P-MOS-Transistors 14₁₆ ist mit dem Ausgangsanschluss der Invertiererschaltung 14₈ verbunden. Der Sourceanschluss des Transistors 14₁₆ ist mit dem Energieversorgungspotential verbunden. Der Drainanschluss ist mit dem Verbindungspunkt zwischen dem Drain des Transistors 14₉ und dem Drain des Transistors 14₁₀ verbunden und dem Gate des P-MOS-Transistors 14₁₇ . Der Sourceanschluss des P-MOS-Transistors 14₁₇ ist mit dem Energieversorgungspotential verbunden. Der Drainanschluss ist mit dem Drainanschluss und Gateanschluss des N-MOS-Transistors 14₁₈ verbunden. Der Gateanschluss des N-MOS-Transistors 14₁₈ ist mit dem Gateanschluss des Transistors 14b verbunden. Der Sourceanschluss ist mit dem Massepotential verbunden.
Die Verbindungsschaltung 14e-2 umfasst einen P-MOS-Transistor 14₁₉ und einen N-MOS-Transistor 14₂₀ . Der Gateanschluss des P-MOS-Transistors 14₁₉ ist mit dem Ausgangsanschluss der Invertiererschaltung 14₈ und dem Gateanschluss des Transistors 14₁₆ verbunden. Der Sourceanschluss des Transistor 14₂₀ ist mit dem Energieversorgungspotential verbunden und dem Sourceanschluss des Transistors 14a. Der Drainanschluss ist mit dem Verbindungspunkt zwischen dem Drainanschluss des Transistors 14₁ und dem Drainanschluss des Transistors 14₂ verbunden und dem Gateanschluss des Transistors 14a. Der Gateanschluss des N-MOS-Transistors 14₂₀ ist mit dem Eingangsanschluss der Invertiererschaltung 14a verbunden. Der Gateanschluss wird mit dem Steuersignal zum Steuern der Betriebsabläufe der Reglerschaltung 14 versorgt. Der Drainanschluss des Transistors 14₂₀ ist mit dem Verbindungspunkt zwischen dem Gateanschluss des Transistors 14₁₈ und dem Gateanschluss des Transistors 14b verbunden. Der Sourceanschluss ist mit dem Sourceanschluss des Transistors 14b und dem Massepotential verbunden.
Wie in 6A bis 6E beispielsweise gezeigt, steuert das Steuersignal die Betriebsabläufe der derart aufgebauten Reglerschaltung 14. Wenn das Steuersignal ein hohes Potential (Hi) hat, erhält der Ausgang der Schaltung 14 eine hohe Impedanz. Zu diesem Zeitpunkt ist die Reglerschaltung 14 getrennt von dem Leseverstärker 15 durch den Schalter (Verbindungsschaltung 14e-2).
Zum Verringern eines Durchbruchstroms bei den Transistoren 14a und 14b versorgt das Referenzpotential REF den Transistor 14₂ mit einem niedrigeren Potential und den Transistor 14₁₄ mit einem höheren Potential als dem spezifizierten Wiederherstellungspotential. Zum Einstellen des Wiederherstellungspotentials auf 1,4 V wird der Transistor 14₂ mit dem Referenzpotential REF von 1,38 V versorgt. Der Transistor 14₁₄ wird mit dem Referenzpotential REF von 1,42 V versorgt. In diesem Fall verursacht das Wiederherstellungspotential einen Totbereich von 1,4 V ± 20 mV.
Zum Beschleunigung der Betriebsabläufe der Reglerschaltung 14 werden Vorspannströme für die Operationsverstärker 14c und 14d erhöht. Der Vorspannstrom wird in einer Anfangsstufe der Wiederherstellung erhöht und wird nach Abschluss der Wiederherstellung reduziert. Dies erhöht eine Betriebsgeschwindigkeit und spart gleichzeitig Stromverbrauch. Die Reglerschaltung 14 ist derart konfiguriert, dass die Transistoren 14₃ und 14₁₁ eine größere Größe haben zum Generieren einer größeren Menge elektrischen Stroms. Wenn ein Auswahlsignal (hohes Potential) die Transistor 14₉ und 14₁₂ einschaltet, fließen Vorspannströme für die Operationsverstärker 14c und 14d von den Strompfaden der Transistoren 14₂ und 14₁₂ . Wenn demgegenüber ein Auswahlsignal (niedriges Potential) die Transistoren 14₄ und 14₁₂ ausschaltet, fließen Vorspannströme für die Operationsverstärker 14c und 14d von den Strompfaden der Transistoren 14₇ und 14₁₅ . Die Transistoren 14₇ und 14₁₅ können von kleiner Größe sein. Dies erhöht auch eine Betriebsgeschwindigkeit und spart Stromverbrauch. Die derart konfigurierte Reglerschaltung 14 stellt eine hohe Impedanz bereit außer wenn das Wiederherstellungspotential zugeführt wird. Die Reglerschaltung 14 kann direkt mit dem Antriebsknoten (SAP) des Leseverstärkers 15 verbunden werden ohne die Verwendung der Schaltschaltung 13. Dies ermöglicht ein Verringern des Widerstandswertes zwischen der Reglerschaltung 14 und dem Leseverstärker 15. Entsprechend ist es möglich, die Zeit zum Zuführen des Wiederherstellungspotentials zu kürzen und die Wiederherstellungszeit zu kürzen.
Wie oben erwähnt, kann das Wiederherstellungspotential positiv oder negativ angetrieben werden. Die Gegentaktreglerschaltung wird nämlich verwendet zum Generieren eines Wiederherstellungspotentials. Dies unterdrückt Potentialpegelinkonsistenz des Wiederherstellungspotentials bedingt durch Überhöhungszeitabstimmungsinkonsistenz. Der Wiederherstellungspotentialpegel kann selbst stabilisiert werden, wenn das Bitleitungspotential zu hoch oder niedriger als das Wiederherstellungspotential wird nachdem die Überhöhungstechnik angewendet worden ist zum Verstärken des Bitleitungspotentials. Demgemäß ist es möglicht, das Bitleitungspotential leicht nach dem Erhöhen auf ein gewünschtes Potential zu steuern.
Speziell kann die Reglerschaltung direkt mit der positiven Elektrode des Leseverstärkers verbunden sein. Dies kann einen Widerstandswert zwischen dem Leseverstärker und der Reglerschaltung reduzieren. Als ein Ergebnis ist es möglich, die Zeit zum Zuführen des Wiederherstellungspotentials zu kürzen und die Wiederherstellungszeit zu kürzen.
Da die Reglerschaltung in der Nähe des Leseverstärkers vorgesehen ist, ist es möglich, den Widerstandswert zwischen dem Leseverstärker und der Reglerschaltung ferner zu verringern. Demnach ist es möglich, ein Zuführen des Wiederherstellungspotentials zur Bitleitung ferner zu beschleunigen und die Wiederherstellungszeit ferner zu kürzen.
Die Überhöhungspotential-Generierschaltung ist durch die Verwendung einer dedizierten Energieversorgungsschaltung aufgebaut, welche unabhängig von einer Energieversorgungsschaltung (interne Energieversorgungspotentials-Generierschaltung) zum Antreiben der Peripherieschaltung ist. Dies verhindert ein Ausbreiten eines Energieversorgungsrauschens zur Peripherieschaltung während einer Leseoperation.
In bezug auf 7 beschreibt das Folgende ein Aufbaubeispiel der Überhöhungspotential-Generierschaltung unter Verfahren der dedizierten Energieversorgungsschaltung unabhängig von der internen Energieversorgungspotential-Generierschaltung für die Peripherieschaltung. Beispielsweise wird die dedizierte Energieversorgungsschaltung (N-MOS-Transistor 12a) unabhängig von der internen Energieversorgungspotential-Generierschaltung (N-MOS-Transistor) 41 zum Generieren eines Treiberpotentials VII einer Peripherieschaltung verwendet. Wenn die Überhöhungspotential-Generierschaltung 12 aufgebaut ist unter Verwendung dieser dedizierten Energieversorgungsschaltung, ist es möglich, gegenseitig auftretendes Rauschen zu isolieren. Demgemäß ist es möglich, das Ausbreiten eines Energieversorgungsrauschens während des Lesebetriebs zu der Peripherieschaltung zu verhindern.
Der Aufbau der 3 zeigt, dass die interne Energieversorgungspotential-Generierschaltung 41 in der Nähe der Überhöhungspotential-Generierschaltung 12 vorgesehen ist. In diesem Fall können die Überhöhungspotential-Generierschaltung 12 und die interne Energieversorgungspotential-Generierschaltung 41 eine Signalleitung (VPPI) zur Potential-Steuerung gemeinsam verwenden, wie in 7 gezeigt.
8 ist ein anderes Aufbaubeispiel der Schaltschaltung 13. Nachstehend wird das Beispiel beschrieben, in welchem ein Antriebspotential VII der Peripherieschaltung sich von einem Überhöhungspotential VIIA unterscheidet. In einer Schaltschaltung 13' wird das Überhöhungspotential VIIA einem P-MOS-Transistor 13₁ zugeführt, dessen Sourceanschluss mit einem Rück-Gate verbunden ist. Ein P-MOS-Transistor 13₂ steuert den Transistor 13₁ . Das Überhöhungspotential VIIA wird dem Sourceanschluss des Transistors 13₂ zugeführt, welcher auch verbunden ist mit dem Rückgate. Ein Gateanschluss des N-MOS-Transistors 13₃ ist gemeinsam verbunden mit dem Gateanschluss des Transistors 13₂ und ist verbunden mit der Signalleitung SEP. Der Drainanschluss ist gemeinsam verbunden mit dem Drainanschluss des Transistors 13₂ . Der Drainanschluss ist mit dem Massepotential und dem Rückgate verbunden. Der Verbindungspunkt jedes Sourceanschlusses ist mit dem Gateanschluss des Transistors 13₁ verbunden. Dieser Aufbau kann einen Leckstrom, entlang einer Vorwärtsverbindungsrichtung der Transistoren 13₁ , 13₂ und 13₃ verhindern.
Wie oben erwähnt, konfiguriert die erste Ausgestaltungsform der vorliegenden Erfindung die Reglerschaltung unter Verwendung der Gegentaktschaltung. Die Reglerschaltung ist nicht beschränkt auf den Aufbau in 4 und kann unter Verwendung einer Gegentaktschaltung mit einem anderen Aufbau verwendet werden.
(Zweite Ausgestaltungsform)
9 betrifft die zweite Ausgestaltungsform der vorliegenden Erfindung und zeigt einen Aufbau der Reglerschaltung unter Verwendung einer Gegentaktschaltung des Sourcefolgertyps. In der Reglerschaltung 14A teilen ein N-MOS-Transistor 14_A-1 und ein P-MOS-Transistor 14_A-2 den Sourceanschluss und sind seriell verbunden zueinander zwischen einem Energieversorgungspotential VCC und einem Bezugs- bzw. Massepotential VSS. Der Gateanschluss des N-MOS-Transistors 14_A-1 ist mit einem Ausgangsanschluss eines Operationsverstärkers 14_A-3 verbunden. Der Gateanschluss des P-MOS-Transistors 14_A-2 ist mit einem Ausgangsanschluss eines Operationsverstärkers 14_A-4 verbunden. Nicht invertierende Eingangsanschlüsse der Operationsverstärker 14_A-3 und 14_A-4 werden mit dem Referenzpotential REF zum Steuern des Wiederherstellungspotentials als einer Schaltungsausgangsgröße versorgt. Invertierende Eingangsanschlüsse der Operationsverstärker 14_A-3 und 14_A-4 sind gemeinsam verbunden mit dem Verbindungspunkt zwischen den Sourceanschlüssen des N-MOS-Transistors 14_A-1 und des P-MOS-Transistors 14_A-2 . Dieser Verbindungspunkt ist mit der positiven Elektrode SAP des Leseverstärkers 15 verbunden. Wenn die derart aufgebaute Reglerschaltung 14A verwendet wird, kann die Überhöhungsschaltung auch ähnliche Wirkungen bereitstellen wie für die erste Ausgestaltungsform beschrieben.
(Dritte Ausgestaltungsform)
10 betrifft die dritte Ausgestaltungsform der vorliegenden Erfindung und zeigt einen Aufbau der Reglerschaltung unter Verwendung einer Gegentaktschaltung mit Totem-Pol-Aufbau. In dieser Reglerschaltung 14B sind ein N-MOS-Transistor 14_B-1 in Sourcefolgerschaltung und ein N-MOS-Transistor 14_B-2 in Sourceschaltung seriell verbunden zum Bilden der Totem-Pol-Struktur zwischen dem Energieversorgungspotential VCC und einem Massepotential VSS. Der Gateanschluss des N-MOS-Transistors 14_B-1 ist mit einem Ausgangsanschluss eines Operationsverstärkers 14_B-3 verbunden. Der Gateanschluss des N-MOS-Transistors 14_B-2 ist mit einem Ausgangsanschluss eines Operationsverstärkers 14_B-4 verbunden. Der nicht invertierende Eingangsanschluss des Operationsverstärkers 14_B-3 und der invertierende Eingangsanschluss des Operationsverstärkers 14_B-4 sind gemeinsam verbunden. Der entsprechende Verbindungspunkt wird mit dem Referenzpotential REF zum Steuern des Wiederherstellungspotentials als Schaltungsausgangsgröße versorgt. Der invertierende Eingangsanschluss des Operationsverstärkers 14_B-3 und der nicht invertierende Eingangsanschluss des Operationsverstärkers 14_B-4 sind gemeinsam mit dem Verbindungspunkt für die N-MOS-Transistoren 14_B-1 und 14_B-2 verbunden. Dieser Verbindungspunkt ist mit der positiven Elektrode SAP des Leseverstärkers 15 verbunden.
Wenn die derart aufgebaute Reglerschaltung 14B verwendet wird, kann die Überhöhungsschaltung auch ähnliche Wirkungen bereitstellen wie für die erste Ausgestaltungsform beschrieben.
(Vierte Ausgestaltungsform)
11 betrifft die vierte Ausgestaltungsform der vorliegenden Erfindung. Dieses Aufbaubeispiel verwendet eine Anhebungs- bzw. Booster-Schaltung (Pumpschaltung) zum Steuern eines Gatepotentials des N-MOS-Transistors 14_B-1 der Reglerschaltung 14B in 10. Der N-MOS-Transistor 14_B-1 in Sourcefolgerschaltung kann ein hohes Potential als Gatepotential erfordern. In diesem Fall kann die Reglerschaltung 14B' derart aufgebaut sein, dass eine Anhebungsschaltung 14_B-5 verwendet wird zum Steuern des Gatepotentials des N-MOS-Transistors 14_B-1 .
Wie oben im Detail dargelegt, kann die Überhöhungstechnik verwendet werden zum Verstärken eines Bitleitungspotentials. Selbst wenn das verstärkte Bitleitungspotential zu sehr höher oder niedriger wird als ein Wiederherstellungspotential, kann die vorliegende Erfindung den Wiederherstellungspotentialpegel stabilisieren. Demgemäß ist es möglich, eine Halbleitereinrichtung bereitzustellen, welche leicht das überhöhte Bitleitungspotential zu einem gewünschten Potential steuern kann.

Claims

Halbleitereinrichtung, umfassend: einen differenziellen Leseverstärker zum Verstärken eines differenziellen Bit-Leitungspotentials; eine erste Generierschaltung (12) zum Generieren eines Überhöhungspotentials, das benötigt wird für eine Leseoperation der Bit-Leitungen (BLc, BLt), ausgeführt durch den differenziellen Leseverstärker (15); eine Schaltschaltung (13) zum Steuern der Zufuhr des Überhöhungspotentials zu einer positiven Elektrode (SAP) des differenziellen Leseverstärkers (15); eine zweite Generierschaltung, die eine Gegentaktregelschaltung (14; 14_A ) umfasst, welche Gegentaktregelschaltung (14; 14_A ) einen P-MOS-Transistor (14a; 14_A-2 ) und einen N-MOS-Transistor (14b; 14_A-1 ) seriell miteinander verbunden umfasst, wobei der Verbindungspunkt des P- und N-MOS-Transsistors (14a, 14b; 14_A-2 , 14_A-1 ) verbunden sind mit der positiven Elektrode (SAP) des Leseverstärkers (15), wobei Operationsverstärker (14c, 14d; 14_A-4 , 14_A-3 ) verbunden sind mit Gates des P-MOS-Transistors (14a; 14_A-2 ) und des N-MOS-Transistors (14b; 14_A-1 ), und wobei die zweite Generierschaltung ein Wiederherstellungspotential der überhöhten Bit-Leitungen während einer Wiederherstellungsperiode generiert; dadurch gekennzeichnet, dass Operationsverstärker (14c, 14d) einen größeren Arbeitspunktstrom bei einer Anfangsstufe einer Wiederherstellungsperiode verwenden als ein Arbeitspunktstrom bei einer späteren Stufe davon.
Halbleitereinrichtung nach Anspruch 1, wobei die Gegentaktregelschaltung (14A) vom Source-Folgertyp ist.
Halbleitereinrichtung, umfassend: einen differenziellen Leseverstärker zum Verstärken eines differenziellen Bit-Leitungspotentials; eine erste Generierschaltung (12) zum Generieren eines Überhöhungspotentials, das benötigt wird für eine Leseoperation der Bit-Leitungen (BLc, BLt), ausgeführt durch den differenziellen Leseverstärker (15); eine Schaltschaltung (13) zum Steuern der Zufuhr des Überhöhungspotentials zu einer positiven Elektrode (SAP) des differenziellen Leseverstärkers (15); und eine zweite Generierschaltung, die eine Gegentaktregelschaltung (14B) umfasst, die einen ersten MOS-Transistor (14_B-1 ) und einen zweiten MOS-Transistor (14_B-2 ) in Serie miteinander verbunden umfasst, wobei die Verbindung des ersten und zweiten MOS-Transistors (14_B-1 , 14_B-2 ) mit der positiven Elektrode (SAP) des Leseverstärkers (15) verbunden ist, wobei Operationsverstärker (14_B-3 , 14_B-4 ) mit Gates der ersten und zweiten MOS-Transistoren (14_B-1 , 14_B-2 ) verbunden sind und wobei die zweite Generierschaltung ein Wiederherstellungspotential der überhöhten Bit-Leitungen während einer Wiederherstellungsperiode generiert; dadurch gekennzeichnet, dass die Gegentaktregelschaltung (14B) eine Totem-Pole-Struktur hat, der erste MOS-Transistor ein N-MOS- Transistor (14_B-1 ) in Source-Folgerschaltung ist und der zweite MOS-Transistor ein N-MOS-Transistor (14_B-2 ) in Source-Schaltung ist, und Operationsverstärker (14_B-3 , 14_B-4 ) einen größeren Arbeitspunktstrom bei einer Anfangsstufe einer Wiederherstellungsperiode verwenden als ein Arbeitspunktstrom bei einer späteren Stufe davon.
Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Generierschaltung (12) eine dedizierte Energieversorgungsschaltung (12a) ist.
Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die zweite Generierschaltung das Wiederherstellungspotential nur während einer gegebenen Wiederherstellungsperiode generiert nach der Überhöhung und andernfalls eine hohe Impedanz ausgibt.
Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Operationsverstärker erste Transistoren (14₃ , 14₁₁ ) für das Fließen eines Arbeitspunktsstroms zu einer Anfangsstufe einer Wiederherstellungsperiode hat und zweite Transistoren (14₇ , 14₁₅ ), die kleiner sind als die ersten Transistoren (14₃ , 14₁₁ ) für das Fließen eines Arbeitspunktstroms zu einer späteren Stufe einer Wiederherstellungsperiode.
Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch das fernere Umfassen: einer Vielzahl von Speicherzellenblöcken, angeordnet in einer Matrix; einer Vielzahl von differentiellen Leseverstärkern (15); einer Vielzahl von Hauptzeilendecodern (24) zum Steuern des Antreibens einer Hauptwortleitung zum Steuern der Auswahl einer Vielzahl von Wortleitungen; einer Vielzahl von Segmentzeilendecodern (22), angetrieben durch Auswählen einer spezifischen Wortleitung von der Vielzahl von Wortleitungen entsprechend der einen Hauptwortleitung; einer Vielzahl von ersten Generierschaltungen (12); einer Vielzahl von Schaltschaltungen (13); und einer Vielzahl von zweiten Generierschaltungen, deren Gegentaktregelschaltungen (14) jeweils mit positiven Elektroden der Vielzahl von Leseverstärkern (15) verbunden sind; wobei die Vielzahl von Speicherzellenblöcken (21) und die Vielzahl von Leseverstärkern (15) abwechselnd angeordnet sind in einer ersten Richtung; die Vielzahl von Segmentzeilendecodern (22) jeweils angrenzend an die Vielzahl von Speicherzellenblöcken (21) in einer zweiten Richtung orthogonal zur ersten Richtung angeordnet sind; die Vielzahl von Hauptzeilendecodern (24) angeordnet sind an einem Ende der zweiten Richtung; die Vielzahl von Schaltschaltungen (13) in einer Vielzahl von ersten Regionen (23) angrenzend an die Vielzahl von Leseverstärkern (15) angeordnet sind; eine Vielzahl von ersten Generierschaltungen (12) an einem Ende der ersten Richtung angeordnet sind; und die Vielzahl von zweiten Generierschaltungen in einer Vielzahl von zweiten Regionen (25) angrenzend an die Vielzahl von Hauptzeilendecodern (24) angeordnet sind.