KR100281910B1 - 반도체기억장치 - Google Patents

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KR100281910B1
KR100281910B1 KR1019930016038A KR930016038A KR100281910B1 KR 100281910 B1 KR100281910 B1 KR 100281910B1 KR 1019930016038 A KR1019930016038 A KR 1019930016038A KR 930016038 A KR930016038 A KR 930016038A KR 100281910 B1 KR100281910 B1 KR 100281910B1
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사와무라 시코
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Abstract

본 발명은, 센스앰프의 전위를 제공하는 전원공급부의 제어를 확실하게 하고, 센스앰프의 동작의 고르지 못한 것을 없애게 하는 것을 특징으로 한다.
본 발명은, 비트선의 전위레벨의 차를 증폭하여 출력하는 센스엠프(120)을 가지는 반도체 기억장치에 있어서, 상기 센스엠프(120)에 제 1 및 제 2 의 전위를 제공하는 제 1 전원라인 SL1및 제 2 전원라인 SL2를 가진 전원전위 공급부(140)이며, 상기 제 1 전원라인 SL1의 전위가 상기 제 1 의 전위로 되면, 그것에 응답해서 상기 제 2 전원라인의 전위에 상기 제 2 의 전위를 제공하는 상기 전원전위 공급부를 마련했기때문에, 제어신호 PL1, PL2의 타이밍이 어긋나도, 각각의 전원라인을 거의 동시에 소정 전위로 할 수가 있어, 센스엠프의 동작의 고르지 못한 것을 없애게 할 수가 있다.

Description

반도체 기억장치
제1도는 본 발명의 실시예를 나타낸 회로도.
제2도는 제1도의 실시예의 동작의 설명을 위한 도면.
제3도는 본 발명의 제 2의 실시예를 나타낸 회로도.
제4도는 제3도의 제 2의 실시예의 동작의 설명을 위한 도면.
제5도는 종래예를 나타낸 회로도.
제6도는 제5도의 종래예의 동작의 설명을 위한 도면.
제7도는 제5도의 종래예의 설명을 위한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
110 : 메모리셀부 120 : 센스앰프부
130 : 칼럼디코드부 140 : 전원공급 제어부
WL1, WL2: 워드선 MC1, MC2: 메모리셀
SL1, SL2: 전원공급선
본 발명은 반도체 기억장치, 특히 센스앰프 회로에 관한 것이다.
종래의 반도체 기억장치를 제 5도를 사용하여 이하에 설명한다.
제 5도에 도시된 반도체 기억장치는 메모리셀부(510), 센스앰프부(520), 칼럼디코드부(530), 전원공급 제어부(540)로 구성된다.
메모리셀부(510)는, 한쌍의 비트선 BL,과 각각 직교하는 워드선 WL1, WL2의 각 교점에 메모리셀 MC1, MC2가 형성된다.
센스앰프부(520)는, N채널형 트랜지스터(521, 522)로 이루어진 N채널 센스앰프(520-1)와, P채널형 트랜지스터(512, 524)로 이루어진 P채널 센스앰프(520-2)로 형성된다. N채널형 트랜지스터(512, 522)의 소스 및 드레인은, 각각 전원공급선 SL1과 비트선쌍 BL,에 접속되고, 각각의 게이트는 N채널형 트랜지스터 521이 비트선에, 522가 비트선 BL에 각각 접속된다. P채널형 트랜지스터(523, 524)의 소스 및 드레인은, 각각 전원공급선 SL2와 비트선쌍 BL,에 접속되고, 각각의 게이트는 P채널형 트랜지스터 523이 비트선에, 524가 비트선 BL에 각각 접속된다.
칼럼디코드부(530)는, 소오스 및 드레인이 비트선 BL 및 데이터 버스 DB에 접속된 N채널형 트랜지스터 531과, 소오스 및 드레인이 비트선및 데이터 버스에 접속된 N채널형 트랜지스터(532)로 형성된다. N채널형 트랜지스터(531, 532)의 각 게이트는, 칼럼 디코더 출력신호 CS가 제공되는 칼럼디코더 출력신호선 CL에 접속된다.
전원공급 제어부(540)는, 소오스가 접지전위 레벨의 접지전원에, 드레인이 전원공급선 SL1에 접속되고, 그것의 게이트에 제어신호 PL1이 공급되는 N채널형 트랜지스터(541)와, 소오스가 전원레벨 V1이 전원 VDD에, 드레인이 전원공급선 SL2에 접속되고, 그것의 게이트에 제어신호 PL2가 공급되는 P채널형 트랜지스터(542)로 형성된다.
다음에, 이상에서 서술한 반도체 기억장치의 동작을 제 6도를 사용하여 설명한다.
비트선 BL,및 전원공급선 SL1, SL2는 사전에, 전위레벨 V1의 1/2의 전위로 프리챠지되어 있다.
시간 t0에 있어서, 워드선 WL1이 선택되어, 메모리셀 MC1로부터 비트선로 메모리셀 MC1내부의 데이터를 판독하면, 비트선은 프리챠지 레벨에서 판독한 데이터에 따라 변화한다.
시간 t1에 있어서, 제어신호 PL1이 "H"로, 제어신호 PL2가 "L"로 변화하면, N채널형 트랜지스터(541) 및 P채널형 트랜지스터(542)가 ON 상태가 된다. 이것에 의해, 전원공급선 SL2는 V1레벨을 향해, SL1은 접지전위 레벨을 향해, 전위레벨이 변화한다. 이와 동시에, N채널 센스앰프(520-1), 및 P채널 센스앰프(520-2)의 작동에 따라, 비트선은 접지전위 레벨 측으로, 비트선 BL은 전위레벨 V1을 향해 전위레벨이 변화한다.
시간 t2에 있어서, 전원공급선 SL2는 전위레벨 V1에서, SL1은 접지전위 레벨에서 안정된다. 또한, 비트선 BL은 전위레벨 V1에서,은 접지전위 레벨에서 안정된다.
시간 t3에 있어서, 칼럼디코더 출력신호 CS가 "H"가 되어, 데이터 버스 DB,로 데이터를 출력한다.
이상에서 서술한 반도체 기억장치에 있어서, 전원공급 제어부(540)는 외부로 부터의 제어신호 PL1, PL2에 의해 제어되기 때문에, 제어신호 PL1과 PL2사이에 타이밍의 편차가 생기면, 제 7도에 표시한 것 같이 전원공급부(540)로부터 전원공급선 SL1, SL2로 전위를 공급하는 타이밍에 편차가 발생한다. 그 결과, N채널 센스앰프(520-1)와 P채널 센스앰프(520-2)의 동작에도 편차가 발생하게 한다는 문제가 있었다.
본 발명은, 전원공급부의 제어가 곤란하다는 결점을 해소하고, 센스앰프부의 동작의 변동을 없애는 것을 목적으로 한다.
본 발명은 상기한 과제를 해결하기 위해, 제 1 및 제 2 비트선과, 데이터를 기억하는 메모리셀로서, 상기 데어터에 근거하여 상기 제 1 비트선을 상기 제2 비트선과 다른 전위레벨로 하는 상기 메모리셀과, 상기 제 1 및 제 2 비트선의 전위 레벨의 차를 증폭하여 출력하는 센스앰프를 갖는 반도체 기억장치에 있어서, 상기 센스앰프에 제 1 및 제 2 전위를 공급하는 제 1 전원라인 및 제 2 전원라인을 갖는 전원전위 공급부에, 상기 제 1 전원라인의 전위가 상기 제 1 전위가 되면, 그것에 응답하여 상기 제 2 전원라인에 상기 제 2 전위를 공급하는 상기 전원전위 공급부를 설치한 것이다.
본 발명에 따르면, 제 1 전원라인의 전위가 제 1의 전위가 되면, 그것에 응답하여 즉시 제 2 전원라인의 전위가 제 2 전위로 되기 때문에, 제어신호의 타이밍에 편차가 발생하더라도 확실하게 각각의 전원라인을 소정 전위로 할 수 있다. 그것에 의해, 센스앰프의 동작의 변동을 없앨 수 있다.
[실시예]
본 발명의 제 1 실시예를 제 1도를 사용하여 설명한다.
제 1도에 도시된 반도체 기억장치는, 메모리셀부(110), 센스앰프부(120), 칼럼디코드부(130), 전원공급 제어부(140)로 구성된다.
메모리셀부(110)는, 비트선쌍 BL,와 각각 직교하는 워드선 WL1, WL2의 각 교점에 메모리셀 MC1, MC2가 형성된다.
센스앰프부(120)는, N채널형 트랜지스터(121, 122)로 이루어진 N채널 센스앰프(120-1)와, P채널형 트랜지스터(123, 124)로 이루어진 P채널 센스앰프(120-2)로 형성된다. N채널형 트랜지스터(121, 122)의 소오스 및 드레인은 각각 전원공급선 SL1과 비트선쌍 BL,에 접속되고, 각각의 게이트는 N채널형 트랜지스터 121이 비트선에, 122가 비트선 BL에 각각 접속된다. P채널형 트랜지스터(123, 124)의 소오스 및 드레인은 각각 전원공급선 SL2와 비트선쌍 BL,에 접속되고, 각각의 게이트는, P채널형 트랜지스터 123이 비트선L에, 124가 비트선 BL에 각각 접속된다.
칼럼디코드부(130)는, 소오스 및 드레인이 비트선 BL 및 데이터 버스 DB에 접속된 N채널형 트랜지스터 131과, 소오스 및 드레인이 비트선및 데이터 버스에 접속된 N채널형 트랜지스터(132)로 형성된다. N채널형 트랜지스터(131, 132)의 각 게이트는, 칼럼디코더 출력신호 CS가 공급되는 칼럼디코더 출력신호선 CL에 접속된다.
전원공급 제어부(140)는, 소오스가 접지전위 레벨이 접지전원에, 드레인이 전원공급선 SL1에, 게이트가 노드 N1에 각각 접속된 N채널형 트랜지스터(141)와, 소오스가 전위레벨 V1의 전원 VDD에, 드레인이 전원공급선 SL2에, 게이트가 노드 N2에 각각 접속된 P채널형 트랜지스터(142)와, 소오스가 전위레벨 V1의 전원 VDD에, 드레인이 노드 N2에, 게이트가 노드 N3에 각각 접속된 P채널형 트랜지스터(143)와, 소오스가 전원공급선 SL1에, 드레인이 노드 N2에, 게이트가 노드 N3에 각각 접속된 N채널형 트랜지스터(144)와, 소오스가 접지전위 레벨의 접지전원에, 드레인이 노드 N1에, 게이트가 노드 N4에 각각 접속된 N채널형 트랜지스터(145)와, 소오스가 전원공급선 SL2에, 드레인이 노드 N1에, 게이트가 노드 N4에 각각 접속된 P채널형 트랜지스터(146)와, 그것의 입력에 제어신호 PL2가 공급되고, 그것의 출력이 노드 N3에 접속된 인버터(147)와, 그것의 입력에 제어신호 PL2이 공급되고, 그것의 출력이 노드 N4에 접속된 인버터(148)로 형성된다.
다음에, 이상에서 서술한 반도체 기억장치의 동작을 제 2도를 사용하여 설명한다.
최초에는 비트선 BL,및 전원공급선 SL1, SL2는, 사전에 전위레벨 V1의 1/2 전위로 프리챠지되고, 제어신호 PL1은 "L", 제어신호 PL2는 "H", 노드 N1은 접지 전위 레벨, 노드 N3는 "L", 노드 N4는 "H"레벨로 각각 설정되어 있는 것으로 한다.
먼저, 시간 t0에 있어서, 워드선 WL1을 선택하여, 메모리셀 MC1로부터 비트선로 데이터를 판독하면, 비트선은 프리챠지 레벨에서 판독된 신호의 레벨 만큼, 즉 메모리셀 MC1에 기억된 데이터에 따라 변화한다.
다음에 시간 t1에 있어서, 제어신호 PL1이 "H"로, 제어신호 PL2가 "L"로 변화하면, N채널형 트랜지스터 144 및 P채널형 트랜지스터 146이 ON 상태가 되고, N채널형 트랜지스터 145 및 P채널형 트랜지스터 143이 OFF 상태가 된다. 이에 따라, 노드 N1은 전원공급선 SL2의 프리챠지 레벨을 향해, 노드 N2는 전원공급선 SL1의 프리챠지 레벨을 향해 각각 전위레벨이 변화하고, N채널형 트랜지스터 141과 P채널형 트랜지스터 142가 ON 상태가 된다. 이것에 의해, 전원공급선 SL2의 전위레벨은 V1을 향해, 전원공급선 SL1의 전위레벨은 접지전위 레벨을 향해 변화한다. 노드 N1은 전원공급선 SL2의 변화에 따라, 노드 N2는 전원공급선 SL1의 변화에 따라, 각각 변화한다. 이때, 센스앰프부(120), 즉 N채널 센스앰프(120-1) 및 P채널 센스앰프(120-2)에 의해, 비트선는 접지전위 레벨을 향해, 비트선 BL는 전위레벨 V1을 향해 각각 변화한다.
다음에, 시간 t2에 있어서, 전원공급선 SL1은 접지전위레벨에서, 전원공급선 SL2는 전위레벨 V1에서 각각 안정된다. 이에 따라, 비트선 BL가 전위레벨 V1에 도달하고, 비트선이 접지전위 레벨에 도달한다.
다음에, 시간 t3에 있어서, 칼럼디코더 출력신호선 CL에 공급된 칼럼디코더 출력신호 CS가 "H"가 되어, 데이터 버스 DB,로 데이터를 출력한다.
다음에, 본 발명의 제 2의 실시예를 제 3도를 사용하여 설명한다.
제 3도에 도시된 반도체 기억장치는, 메모리셀부(110), 센스앰프부(120), 칼럼디코드부(130) 및 전원공급 제어부(300)로 구성된다. 여기에서, 제 1도와 동일한 부분에는 동일부호를 붙이고, 그것에 대한 설명을 생략한다.
전원공급 제어부(300)는, 센스래치회로(310), 전류거울(current-mirror) 앰프(320), 래치회로(330), 제 1 펄스 발생회로(340)와 제 2 펄스 발생회로(350)로 구성된다.
센스래치회로(310)는, 소오스가 전위레벨 V1의 전원 VDD에, 드레인이 전원공급선 SL2에, 게이트가 노드 N1에 각각 접속되는 P채널형 트랜지스터(311)와, 소오스가 전위레벨 V1의 전원 VDD에, 드레인이 노드 N1에, 게이트가 노드 N2에 각각 접속된 P채널형 트랜지스터(312)와, 소오스가 전원공급선 SL1에, 드레인이 노드 N1에, 게이트가 노드 N2에 각각 접속된 N채널형 트랜지스터(313)와, 소오스가 전위레벨 V2(0〈V1〈V2)의 전원 VDD'에, 드레인이 전원공급선 SL2에, 게이트가 인버터(315)의 출력단에 각각 접속된 P채널형 트랜지스터(314)와, 소오스가 접지전원에, 드레인이 전원공급선 SL1에, 게이트가 노드 N3에 각각 접속된 N채널형 트랜지스터(316)와, 소오스가 전원공급선 SL2에, 드레인이 노드 N3에, 게이트가 노드 N4에 각각 접속된 P채널형 트랜지스터(317)와, 소오스가 접지전원에, 드레인이 노드 N3에, 게이트가 노드 N4에 각각 접속된 N채널형 트랜지스터(318)와, 그것의 출력단이 노드 N4에 접속된 인버터(319)로 형성된다. 인버터 315 및 319의 입력단에는 제어신호 PL3가 공급된다.
전류거울 앰프(320)는, 소오스가 전위레벨 V1의 전원 VDD에, 드레인 및 게이트가 노드 N5에 각각 접속된 P채널형 트랜지스터(321)와, 소오스가 전원 VDD에, 드레인이 노드 N6에, 게이트가 노드 N5에 각각 접속된 P채널형 트랜지스터(322)와, 소오스가 노드 N7에, 드레인이 노드 N5에, 게이트가 전원공급선 SL2에 각각 접속된 N채널형 트랜지스터(323)와, 소오스가 노드 N7에, 드레인이 노드 N6에, 게이트가 전위레벨 V2의 전원 VDD'에 각각 접속된 N채널형 트랜지스터(324)와, 소오스가 접지전원에, 드레인이 노드 N7에, 게이트가 노드 N8에 각각 접속된 N채널형 트랜지스터(325)로 형성된다.
래치회로(330)는 NAND 소자(331, 322)로 형성된다. NAND 소자 331의 제 1 입력단은 NAND 소자 332의 출력단 및 NAND 소자 341의 출력단에 접속되고, NAND 소자 331의 출력단은 노드 N8및 NAND 소자 332의 제 1 입력단에 접속된다. 또한, NAND 소자 332의 제 2 입력단은 NAND 소자 351의 출력단에 접속되고, NAND 소자 332의 제 3 입력단에는 제어신호 PL3가 공급된다.
제 1 펄스 발생회로(340)는, NAND 소자(341) 및 인버터(342, 343, 344)로 형성된다. 인버터(342~344)는 직렬로 접속되고, 제 1 단의 인버터(342)의 입력단에는 제어신호 PL3가 공급되며, 제 3단의 인버터(344)의 출력단은 NAND 소자(341)의 제 1 입력단에 접속된다. NAND 소자(341)의 제 2의 입력단, 제 1단의 인버터(342)의 입력단과 접속되어, 제어신호 PL3가 공급된다.
제 2 펄스 발생회로(350)는, NAND 소자(351) 및 인버터(352, 353, 354)로 형성된다. 인버터(352~354)는 직렬로 접속되고, 제 1단의 인버터(352)의 입력단은 노드 N6에 접속되며, 제 3단의 인버터(354)의 출력단은 NAND 소자(351)의 제 1 입력단에 접속된다. 또한, NAND 소자(351)의 제 2의 입력단은 인버터 352의 입력단에 접속된다.
다음에, 이상에서 서술한 반도체 기억장치의 동작을 제 4도를 사용하여 설명한다.
비트선 BL,및 전원공급선 SL1, SL는 사전에 전위 레벨 V2의 1/2의 전위에 프리챠지되고, 제어신호 PL3는 "L", 노드 N4는 "H", 노드 N2는 "L", 노드 N3는 접지전위 레벨, 노드 N1은 전위레벨 V1에 설정되어 있는 것으로 한다.
먼저, 시간 t0에 있어서, 워드선 WL1을 선택하여, 메모리셀 MC1으로부터 비트선에 데이터를 판독하면, 비트선는 프리챠지 레벨로부터 판독된 신호의 레벨 만큼, 즉, 메모리셀 MC1에 기억된 데이터에 따라 변화한다.
다음에, 시간 t1에 있어서, 제어신호 PL3가 "H"로 변화하면, P채널형 트랜지스터 314 및 317이 ON 상태, N채널형 트랜지스터 316이 OFF 상태, N채널형 트랜지스터 313이 ON 상태, P채널형 트랜지스터 312가 OFF 상태가 된다. 이에 따라, 노드 N1은 전원공급선 SL1의 프리챠지 레벨을 향해, 노드 N3는 전원공급선 SL2의 프리챠지 레벨을 향해, 각각 전위레벨이 변화하여, P채널형 트랜지스터 311과 N채널형 트랜지스터 316이 ON 상태로 된다. 이에 따라, 전원공급선 SL2의 전위레벨은 V1을 향해, 전원공급선 SL1의 전위레벨은 접지전위 레벨을 향해 변화한다. 노드 N1은 전원공급선 SL1의 변화에 따라, 노드 N3는 전원공급선 SL2의 변화에 따라 각각 변화한다. 이때, 센스앰프부(120), 즉, N채널 센스앰프(120-1) 및 P채널 센스앰프(120-2)에 의해, 비트선는 접지전위 레벨을 향해, 비트선 BL는 전위레벨 V1을 향해 각각 변화한다.
다음에, 시간 t2에 있어서, 전원공급선 SL2가 전위레벨 V2에 도달하였을 때, 전류거울 앰프(320) 및 래치회로(330)에 의해, P채널형 트랜지스터 311은 OFF 상태가 되어, 전원 VDD로부터 전원공급선 SL2로의 전하공급이 단절되므로, 전류거울 앰프(320)는 비활성화 상태가 된다.
이것에 의해, 전원공급선 SL2로의 전하공급은 전원 VDD'에 의한 것만으로 되어, 전원공급선 SL2는 전위레벨 V2를 향해, 전원공급선 SL1은 접지전위레벨을 향해, 각각 변화한다. 이에 따라, 비트선 BL가 전위레벨 V2에, 비트선이 접지전위레벨에 도달한다.
다음에, 시간 t3에 있어서, 칼럼디코더 출력신호선 CL에 공급되는 칼럼디코더 출력신호 CS가 "H"로 되어, 데이터 버스 DB,에 데이터를 출력한다.
이상에서 설명한 것 같이, 본 발명에 따르면, 센스앰프부에 전위를 공급하는 전원공급부의 제어를 전위공급선에 공급되는 전위, 즉 센스앰프 활성화 신호에 의해 행하도록 하였기 때문에, 종래에 비해 전원공급부의 제어를 용이하게 할 수 있고, 센스앰프부의 동작의 변동을 없앨 수 있다.

Claims (42)

  1. 제 1 전원라인과 제 2 전원라인을 통해 반도체 기억장치 내부의 센스앰프에 전력을 공급하는 방법에 있어서, 상기 제 2 전원라인의 전위에 따라 도전상태를 갖는 제 1 스위칭소자를 통해 상기 제 1 전원라인을 제 1 전위에 접속하는 단계와, 상기 제 2 전원라인을, 상기 제 1 전위와 다른 제 2 전위에 접속하는 단계를 구비한 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 제 2 전원라인은, 상기 제 1 전원라인의 전위에 따라 도전상태를 갖는 제 2 스위칭소자를 통해 상기 제 2 전위에 접속되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 제 1 전위와 제 2 전위의 중간 전위를 갖는 제 3 전위에 상기 제 2 전원라인을 접속하는 단계를 더 구비한 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 제 2 전원라인의 전위가 상기 제 3 전위보다 큰 경우에, 상기 제 2 전위로부터 상기 제 2 전원라인의 접속을 해제하는 단계를 더 구비한 것을 특징으로 하는 방법.
  5. 복수의 비트선과, 상기 비트선에 접속되고 데이터를 기억하는 복수의 메모리셀과, 상기 비트선에 접속되고, 상기 메모리셀에 기억된 데이터에 기인한 비트선 쌍 사이의 전위레벨의 차를 증폭하는 복수의 센스앰프와, 상기 센스앰프에 제 1 전위를 공급하도록 접속된 제 1 전원 공급선과, 상기 센스앰프에 제 2 전위를 공급하도록 접속된 제 2 전원 공급선과, 상기 제 2 전원 공급선의 전위에 따라 상기 제 1 전원 공급선에 상기 제 1 전위를 공급하도록 접속되고, 상기 제 2 전원 공급선의 전위가 상기 제 2 전위를 향해 증가할 때 그것의 도전성이 증가하는 제 1 스위칭소자를 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 제 1 스위칭소자는, 소오스가 상기 제 1 전위를 받도록 접속되고, 드레인이 상기 제 1 전원라인에 접속되며, 게이트가 제 1 노드에 접속된 제 1 N채널형 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 활성상태와 비활성 상태를 갖는 제 1 제어신호에 의해 제어되어, 상기 제 1 제어신호가 불활성 상태일 때 상기 제 1 노드를 상기 제 1 전위에, 상기 제 1 제어신호가 활성상태일 때 상기 제 1 노드를 상기 제 1 전원 공급선에 접속하는 제 1 스위칭회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 제 1 스위칭회로는, 게이트가 상기 제 1 제어신호를 받도록 접속되고, 소오스가 상기 제 1 전위에 접속되며, 드레인이 상기 제 1 노드에 접속된 제 2 N채널형 트랜지스터와, 게이트가 상기 제 1 제어신호를 받도록 접속되고, 소오스가 상기 제 2 전원 공급선에 접속되며, 드레인이 상기 제 1 노드에 접속된 제 1 P채널형 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  9. 제5항에 있어서, 상기 제 1 전원 공급선의 전위에 따라 상기 제 2 전원 공급선에 상기 제 2 전위를 공급하도록 접속되고, 상기 제 1 전원 공급선의 전위가 상기 제 1 전위를 향해 증가할 때 그것의 도전성이 증가하는 제 2 스위칭소자를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 제 2 스위칭소자는, 소오스가 상기 제 2 전위를 받도록 접속되고, 드레인이 상기 제 2 전원라인에 접속되며, 게이트가 제 2 노드에 접속된 제 2 P채널형 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 활성상태와 비활성 상태를 갖는 제 2 제어신호에 의해 제어되어, 상기 제 2 제어신호가 불활성 상태일 때 상기 제 2 노드를 상기 제 2 전위에, 상기 제 2 제어신호가 활성상태일 때 상기 제 2 노드를 상기 제 2 전원 공급선에 접속하는 제 2 스위칭회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제 2 스위칭회로는, 게이트가 상기 제 2 제어신호를 받도록 접속되고, 소오스가 상기 제 2 전위에 접속되며, 드레인이 상기 제 2 노드에 접속된 제 3 P채널형 트랜지스터와, 게이트가 상기 제 2 제어신호를 받도록 접속되고, 소오스가 상기 제 1 전원 공급선에 접속되며, 드레인이 상기 제 2 노드에 접속된 제 3 N채널형 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  13. 제11항에 있어서, 활성상태와 비활성 상태를 갖는 제 3 제어신호에 의해 제어되어, 상기 제 3 제어신호가 활성 상태일 때 상기 제 2 전원 공급선을 상기 제 1 전위와 제 2 전위의 중간 전위인 제 3 전위에 접속하는 제 3 스위칭회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 제 3 스위칭회로는, 소오스가 상기 제 3 전위를 받도록 접속되고, 드레인이 상기 제 2 전원 공급선에 접속되며, 게이트가 상기 제 3 제어신호를 받도록 접속된 제 4 P채널형 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 제 3 제어신호는 활성 상태와 비활성 상태를 갖는 제 4 제어신호로부터 발생되고, 상기 제 4 제어신호가 활성 상태일 때 상기 제 3 제어신호가 활성상태로 되며, 상기 제 4 제어신호가 비활성 상태인 경우에는 상기 제 1 스위칭소자가 OFF 되는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 활성 상태와 비활성 상태를 갖고, 상기 제 2 전원 공급선의 전위가 상기 제 1 전위와 상기 제 3 전위 사이에 있을 때 비활성 상태가 되고, 상기 제 2 전원 공급선의 전위가 상기 제 3 전위보다 클 때 활성 상태가 되는 제 5 제어신호를 발생하기 위해, 상기 제 2 전원 공급선에 접속된 전류거울 앰프와, 상기 제 4 제어신호의 비활성 상태에서 활성 상태로의 전환시에 세트 펄스를 발생하도록 접속된 제 1 펄스 발생회로와, 상기 제 5 제어신호의 비활성 상태에서 활성 상태로의 전환시에 리셋 펄스를 발생하도록 접속된 제 2 펄스 발생회로와, 상기 세트 펄스, 상기 리셋 펄스와 상기 제 4 제어신호를 받아, 상기 제 4 제어신호가 비활성 상태일 때 상기 제 2 제어신호를 비활성 상태로, 상기 세트 펄스를 수신하였을 때 활성 상태로, 상기 리셋 펄스를 수신하였을 때 비활성 상태로 만들어, 상기 제 2 제어신호를 발생하도록 접속된 래치회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  17. 제5항에 있어서, 상기 제 1 스위칭소자는, 제 1 전극이 제 1 전위를 받도록 접속되고, 제 2 전극이 제 1 전원 공급선에 접속되며, 제어전극이 제 1 노드에 접속된 제 1 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 활성 상태와 비활성 상태를 갖는 제 1 제어신호에 의해 제어되어, 제 1 제어신호가 비활성 상태일 때 제 1 노드를 제 1 전위에 접속하고, 제 1 제어신호가 활성 상태일 때 제 1 노드를 제 2 전원 공급선에 접속하는 제 1 스위칭회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  19. 제18항에 있어서, 제 1 스위칭 회로는, 제어전극이 제 1 제어신호를 받도록 접속되고, 제 1 전극이 제 1 전위에 접속되며, 제 2 전극이 제 1 노드에 접속된 제 2 트랜지스터와, 제어전극이 제 1 제어신호를 받도록 접속되고, 제 1 전극이 제 2 전원 공급선에 접속되며, 제 2 전극이 제 1 노드에 접속된 제 3 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  20. 제9항에 있어서, 제 2 스위칭 소자는, 제 1 전극이 제 2 전위를 받도록 접속되고, 제 2 전극이 제 2 전원 공급선에 접속되며, 제어전극이 제 2 노드에 접속된 제 4 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  21. 제20항에 있어서, 활성 상태와 비활성 상태를 갖는 제 2 제어신호에 의해 제어되어, 제 2 제어신호가 비활성 상태일 때 제 2 노드를 제 2 전위에 접속하고, 제 2 제어신호가 활성 상태일 때 제 2 노드를 제 1 전원 공급선에 접속하는 제 2 스위칭회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  22. 제21항에 있어서, 제 2 스위칭 회로는, 제어전극이 제 2 제어신호를 받도록 접속되고, 제 1 전극이 제 2 전위에 접속되며, 제 2 전극이 제 2 노드에 접속된 제 4 트랜지스터와, 게이트 전극이 제 2 제어신호를 받도록 접속되고, 제 1 전극이 제 1 전원 공급선에 접속되며, 제 2 전극이 제 2 노드에 접속된 제 6 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  23. 제21항에 있어서, 활성 상태와 비활성 상태를 갖는 제 3 제어신호에 의해 제어되어, 제 3 제어신호가 활성 상태일 때 제 1 전위와 제 2 전위의 중간 전위인 제 3 전위에 제 2 전원 공급선을 접속하는 제 3 스위칭소자를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  24. 제23항에 있어서, 제 3 스위칭소자는, 제 1 전극이 제 3 전위를 받도록 접속되고, 제 2 전극이 제 2 전원 공급선에 접속되며, 제어전극이 제 3 제어신호를 받도록 접속된 제 7 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  25. 제24항에 있어서, 제 3 제어신호는 활성 상태 및 비활성 상태를 갖는 제 4 제어신호로부터 발생되고, 제 4 제어신호가 활성 상태일 때 제 3 제어신호가 활성 상태로 되며, 제 4 제어신호가 비활성 상태일 때 제 1 스위칭소자는 OFF 되는 것을 특징으로 하는 반도체 기억장치.
  26. 제25항에 있어서, 활성 상태와 비활성 상태를 갖고, 상기 제 2 전원 공급선의 전위가 상기 제 1 전위와 상기 제 3 전위 사이에 있을 때 비활성 상태가 되고, 상기 제 2 전원 공급선의 전위가 상기 제 3 전위보다 클 때 활성 상태가 되는 제 5 제어신호를 발생하기 위해, 상기 제 2 전원 공급선에 접속된 전류거울 앰프와, 상기 제 4 제어신호의 비활성 상태에서 활성 상태로의 전환시에 세트 펄스를 발생하도록 접속된 제 1 펄스 발생회로와, 상기 제 5 제어신호의 비활성 상태에서 활성 상태로의 전환시에 리셋 펄스를 발생하도록 접속된 제 2 펄스 발생회로와, 상기 세트 펄스, 상기 리셋 펄스와 상기 제 4 제어신호를 받아, 상기 제 4 제어신호가 비활성 상태일 때 상기 제 2 제어신호를 비활성 상태로, 상기 세트 펄스를 수신하였을 때 활성 상태로, 상기 리셋 펄스를 수신하였을 때 비활성 상태로 만들어, 상기 제 2 제어신호를 발생하도록 접속된 래치회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  27. 제 1 전원라인과 제 2 전원라인을 통해 반도체 기억장치의 센스앰프에 전력을 공급하는 방법에 있어서, 제 2 전원라인의 전위에 의해 제어되는 제 1 스위칭회로를 통해 제 1 전위를 갖는 제 1 전원에 제 1 전원라인을 접속하는 단계와, 제 2 전원라인은 제 2 전위를 갖는 제 2 전원에 접속하는 단계를 구비한 것을 특징으로 하는 방법.
  28. 제27항에 있어서, 제 2 전원라인은, 제 1 전원라인의 전위에 의해 제어되는 제 2 스위칭회로를 통해 제 2 전원에 접속된 것을 특징으로 하는 방법.
  29. 제28항에 있어서, 제 1 전위와 제 2 전위의 중간 전위인 제 3 전위를 갖는 제 3 전원에 제 2 전원라인을 접속하는 단계를 더 구비한 것을 특징으로 하는 방법.
  30. 제29항에 있어서, 상기 제 2 전원라인의 전위가 상기 제 3 전위보다 큰 경우에, 상기 제 2 전위로부터 상기 제 2 전원라인의 접속을 해제하는 단계를 더 구비한 것을 특징으로 하는 방법.
  31. 한쌍의 비트선과, 상기 비트선에 접속되고 데이터를 기억하는 메모리셀과, 상기 비트선에 접속되고, 비트선 쌍 사이의 전위레벨의 차를 증폭하는 센스앰프와, 제 1 전위를 갖는 제 1 전원에 접속되어, 상기 센스앰프에 제 1 전위를 공급하는 제 1 전원 공급선과, 제 2 전위를 갖는 제 2 전원에 접속되어, 상기 센스앰프에 제 2 전위를 공급하는 제 2 전원 공급선과, 상기 제 2 전원 공급선의 전위에 의해 제어되고, 제 2 전원 공급선의 전위에 따라 제 1 전원을 제 1 전원 공급선에 접속하는 제 1 스위칭소자를 구비한 것을 특징으로 하는 반도체 기억장치.
  32. 제31항에 있어서, 제 1 스위칭소자는, 제 1 전극이 제 1 전위를 받도록 접속되고, 제 2 전극이 제 1 전원 공급선에 접속되며, 제어전극이 제 1 노드에 접속된 제 1 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  33. 제32항에 있어서, 활성상태와 비활성 상태를 갖는 제 1 제어신호에 의해 제어되어, 제 1 제어신호가 불활성 상태일 때 제 1 노드를 상기 제 1 전위에, 상기 제 1 제어신호가 활성상태일 때 상기 제 1 노드를 상기 제 2 전원 공급선에 접속하는 제 1 스위칭회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  34. 제33항에 있어서, 상기 제 1 스위칭 회로는, 제어전극이 제 1 제어신호를 받도록 접속되고, 제 1 전극이 제 1 전위에 접속되며, 제 2 전극이 제 1 노드에 접속된 제 2 트랜지스터와, 제어전극이 제 1 제어신호를 받도록 접속되고, 제 1 전극이 제 2 전원 공급선에 접속되며, 제 2 전극이 제 1 노드에 접속된 제 3 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  35. 제31항에 있어서, 상기 제 1 전원 공급선의 전위에 따라 상기 제 2 전원 공급선에 상기 제 2 전위를 공급하도록 접속되고, 상기 제 1 전원 공급선의 전위가 상기 제 1 전위를 향해 증가할 때 그것의 도전성이 증가하는 제 2 스위칭소자를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  36. 제35항에 있어서, 상기 제 2 스위칭소자는, 제 1 전극이 제 2 전위를 받도록 접속되고, 제 2 전극이 제 2 전원 공급선에 접속되며, 제 3 전극이 제 2 노드에 접속된 제 4 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  37. 제36항에 있어서, 활성 상태 및 비활성 상태를 갖는 제 2 제어신호에 의해 제어되어, 제 2 제어신호가 비활성 상태일 때 제 2 노드를 제 2 전위에 접속하고, 제 2 제어신호가 활성 상태일 때 상기 제 2 노드를 제 1 전원 공급선에 접속하는 제 2 스위칭회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  38. 제37항에 있어서, 상기 제 2 스위칭 회로는, 제어전극이 제 2 제어신호를 받도록 접속되고, 제 1 전극이 제 2 전위에 접속되며, 제 2 전극이 제 2 노드에 접속된 제 5 트랜지스터와, 제어전극이 제 2 제어신호를 받도록 접속되고, 제 1 전극이 제 1 전원 공급선에 접속되며, 제 2 전극이 제 2 노드에 접속된 제 6 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  39. 제38항에 있어서, 활성 상태와 비활성 상태를 갖는 제 3 제어신호에 의해 제어되어, 제 3 제어신호가 활성 상태일 때 제 1 전위와 제 2 전위 사이의 중간 전위인 제 3 전위에 제 2 전원 공급선을 접속하는 제 3 스위칭소자를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  40. 제39항에 있어서, 상기 제 3 스위칭소자는, 제 1 전극이 제 3 전위를 받도록 접속되고, 제 2 전극이 제 2 전원 공급선에 접속되며, 제어전극이 제 3 제어신호를 받도록 접속된 제 7 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  41. 제40항에 있어서, 제 3 제어신호는 활성 상태 및 비활성 상태를 갖는 제 4 제어신호로부터 발생되고, 제 4 제어신호가 활성 상태일 때 제 3 제어신호가 활성 상태로 되며, 제 4 제어신호가 비활성 상태일 때 제 1 스위칭소자는 OFF 되는 것을 특징으로 하는 반도체 기억장치.
  42. 제41항에 있어서, 활성 상태와 비활성 상태를 갖고, 상기 제 2 전원 공급선의 전위가 상기 제 1 전위와 상기 제 3 전위 사이에 있을 때 비활성 상태가 되고, 상기 제 2 전원 공급선의 전위가 상기 제 3 전위보다 클 때 활성 상태가 되는 제 5 제어신호를 발생하기 위해, 상기 제 2 전원 공급선에 접속된 전류거울 앰프와, 상기 제 4 제어신호의 비활성 상태에서 활성 상태로의 전환시에 세트 펄스를 발생하도록 접속된 제 1 펄스 발생회로와, 상기 제 5 제어신호의 비활성 상태에서 활성 상태로의 전환시에 리셋 펄스를 발생하도록 접속된 제 2 펄스 발생회로와, 상기 세트 펄스, 상기 리셋 펄스와 상기 제 4 제어신호를 받아, 상기 제 4 제어신호가 비활성 상태일 때 상기 제 2 제어신호를 비활성 상태로, 상기 세트 펄스를 수신하였을 때 활성 상태로, 상기 리셋 펄스를 수신하였을 때 비활성 상태로 만들어, 상기 제 2 제어신호를 발생하도록 접속된 래치회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
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