KR20000028707A

KR20000028707A - 비트선 프리차징 시간을 감소시킨 반도체 기억 장치

Info

Publication number: KR20000028707A
Application number: KR1019990040884A
Authority: KR
Inventors: 우에꾸보마사끼
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-09-22
Filing date: 1999-09-22
Publication date: 2000-05-25
Also published as: JP2000100186A; JP3116921B2; KR100509135B1; US6191979B1; TW446951B

Abstract

신속하게 프리차징되는 비트선을 구비한 반도체 기억 장치가 개시된다. 본 발명에 따른 반도체 기억 장치는, 메모리 셀에 접속되는 비트선, 상기 비트선을 제1 기간 동안 프리차징하는 제1 프리차지 회로, 및 상기 비트선을 제2 기간 동안 프리차징하는 제2 프리차지 회로를 포함하되, 상기 제1 기간은 상기 제2 기간보다 길다.

Description

비트선 프리차징 시간을 감소시킨 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH REDUCED PRECHARGING TIME FOR BIT LINES}

본 발명은 반도체 기억 장치에 관한 것으로서, 특히 전류 센싱 판독 회로를 구비한 반도체 기억 장치에 관한 것이다.

종래의 반도체 기억 장치, 특히 불휘발성 반도체 기억 장치는, 전류 센싱 회로를 구비한 것과 전압 센싱 회로를 구비한 것으로 크게 분류할 수 있다. 전류 센싱 회로를 구비한 것은 메모리 셀의 도통 시에 셀의 온(on) 전류를 감지하는 유형이다. 전류 센싱 회로를 사용하는 반도체 기억 장치를 예시하는 도 6을 참조하면, 이 반도체 장치는 메모리 셀 어레이(102), 메모리 셀 어레이(102)의 메모리 셀에 접속된 비트선을 선택하는 칼럼 선택기(103), 및 전류 전압 변환 회로(280)를 포함한다. 이 회로(280)는, 칼럼 선택기(103)에 의해 선택된 원하는 비트선에 소스가 접속되어 전달 트랜지스터로서 작용하는 n 채널 MOS 트랜지스터(203), n 채널 MOS 트랜지스터(203)의 드레인과 전원 전위간에 삽입되어 부하 트랜지스터로서 작용하는 n 채널 MOS 트랜지스터(202), 및 더미 피드백 회로(270)를 포함한다. 더미 피드백 회로(270)는, 프리차징 신호(SAE)를 게이트에 수신하는 n 채널 MOS 트랜지스터(204), 및 신호(SAE)를 게이트에 수신하는 n 채널 MOS 트랜지스터(206)와 메모리 셀의 비트선(DLi)에 게이트가 접속되어 있는 n 채널 MOS 트랜지스터(205)의 병렬 접속에 의해 형성된 회로의 직렬 접속으로 이루어진다. 여기서, 트랜지스터(206, 205)의 각각의 드레인 및 소스는 공통 접속되고, 회로(270)의 출력 단자로서 작용하는 직렬 접속점(FBi)은 n 채널 MOS 트랜지스터(203)의 게이트에 접속된다. 그리고, 기억 장치는, 기준 어레이(106), 스위칭 트랜지스터를 통해 기준 메모리 셀 어레이의 기준 메모리 셀에 접속된 비트선(DLR)에 접속되는 기준용 전류 전압 변환 회로(281), 및 전류 전압 변환 회로(280)의 출력 전압(VDi)과 전류 전압 변환 회로(281)의 출력 전압(VREF)을 비교하는 전압 비교형 차분 증폭 회로(201)를 더 포함한다. 이 때, 기준용 전류 전압 변환 회로(281)는 전류 전압 비교 회로(280)와 동일한 구성을 가진다.

전류 센싱 증폭기에 의해 판독된 데이터의 센스 증폭 동작은, 프리차징 기간 및 센싱 기간으로 시계열 분류하면, 이해하기가 쉬울 것이다. 전반부의 프리차징 스테이지에서는, 비트선(DLi, DLR)에 전하를 공급하여, 이들 비트선의 전위를 전원 전압 미만의 소정 레벨까지 상승시키는 것이 일반적이다.

프리차징에 의해 비트선 전위가 일정하게 된 후, 메모리 셀(MC)이 선택되어 메모리 셀(MC)에 온 전류를 발생시킨다. 이에 의한 비트선 전류의 변화는 피드백 회로(270, 271), 이들 피드백 회로에 의해 제어되는 전달 트랜지스터(203, 213), 및 이들 전달 트랜지스터에 대한 부하 트랜지스터(202, 212)에 전달되어, 선택된 원하는 메모리 셀 전류에 대응하는 전압을 발생시킨다.

이 때의 피드백 회로(270, 271)의 역할은 전반부의 프라차징 기간과 후반부의 센싱 기간에서 서로 다르며, 고속화를 도모할 때에 그 차이가 현저히 나타난다.

즉, 전반부의 프리차징 기간에서, 비트선(DLi, DLR)의 기생 용량을 원하는 정도까지 충전시키기 위해 필요한 속도가 중요한 이슈이다.

프리차징 기간에 피드백 회로(270, 271)를 제어하여 전하를 신속히 공급하기 위해, 다량의 전하를 순간적으로 공급할 수 있는 피드백 신호(FBi, FBR)를 발생시킬 필요가 있다.

그러나, 피드백 회로(270, 271)에 의해 클램핑되는 비트선(DLi, DLR)의 전위는 전원 전압의 전위에 비해 충분히 낮은 레벨이므로, 전하 공급 능력이 너무 높이 설정되면 과충전(overprecharging)이 발생하기 쉽다.

판독 동작 시에 일단 과충전이 발생하면, 과충전되는 전하를 원하는 레벨 근처까지 충분히 방전시키기 위한 방전 경로가 없어서, 데이터의 판독율이 뜻하지 않게 저감될 것이다. 아울러, 프리차징 시에 피드백 회로(270, 271)에 입력된 전압의 진폭은 판독 동작에 수반된 모든 전압들 중에서 비교적 크다.

이에 반해, 후반부의 센싱 기간에서는, 메모리 셀에 의해 야기된 피드백 회로(270, 271)의 입력 (즉, 비트선 전위)에 발생된 변동에 대해 피드백 출력이 너무 크게 변동하지 않는 것이 안정한 센싱 동작을 위해 바람직하다.

근본적으로, 피드백 회로(270, 271)에 의한 증폭율을 크게 하면, 전류 전압 변환 회로(280, 281)의 증폭율이 상승될 것이다. 그러나, 만일 피드백 회로(270, 271)의 증폭율에 너무 많이 의존하면, 센싱 시에 피드백 회로 동작이 노이즈원으로서 작용하는 악영향이 현저해질 것이다.

이러한 상황 하에서, 프리차징 시의 전하 공급을 위한 피드백 신호(FBi, FBR)는 프리차징 기간의 전반부에서는 다소 높은 전하 공급 능력을 나타내어야 하는 반면, 프리차징 기간의 후반부에서는 전하 공급 능력이 적절히 억제되어 과충전을 방지해야 할 필요가 있다.

이에 반해, 센싱 시, 비트선의 전위 변화에 의해 그다지 영향받지 않도록 피드백 신호를 출력하는 것이 바람직하다.

이 경우, 피드백 회로(270, 271)의 특성은 증폭율의 향상과 과충전의 억제 사이의 중간 상황을 만족하도록 설정된다.

일련의 동작을 상술한 중간 상황을 만족시키도록 최적화하기 위하여, 피드백 회로(270, 271)의 특성이 각각의 스테이지에서 최적으로 변동하도록 설정하는 것이 바람직하다.

종래의 반도체 기억 장치의 다른 예가 일본 특허 공개 공보 평3-207096호에 개시되어 있다.

상술한 반도체 기억 장치에서는, 프리차징 기간의 전반부에, 피드백 회로에 의해 비트선의 기생 용량을 충전시키기 위해 필요한 전하의 제어를 수행하도록 다량의 전하를 순간적으로 공급할 수 있는 피드백 신호를 발생시킬 필요가 있다.

이 경우, 피드백 회로의 전하 공급 능력이 너무 높게 설정되면, 비트선의 전위가 과충전되기 쉽다. 과충전이 일단 발생하면, 전하를 원하는 레벨까지 방전시키기 위한 방전 경로가 없으므로, 판독 동작 시의 판독율이 열화된다는 문제가 생긴다.

이에 반해, 후반부의 센싱 기간 동안에는, 메모리 셀에 의해 발생된 비트선 전위의 변화에 대해 피드백 출력이 그다지 변화하지 않는 것이 바람직하다. 또한, 전류 전압 변환 회로의 증폭율이 피드백 회로에 의해 너무 많이 상승되면, 센싱 동작 시에 피드백 회로의 동작이 노이즈원으로서 작용한다는 문제가 생긴다.

본 발명은 상술한 종래 장치의 문제점을 해결하기 위한 것으로서, 그 목적은, 프리차징 기간 및 센싱 기간에서의 피드백 신호를 변화시켜, 비트선의 과충전 등의 전하 공급 손실을 최소화함으로써, 비트선 프리차징 시의 비트선으로의 전하 공급량을 임의의 레벨로 설정하여, 데이터 판독의 고속화를 도모할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명에 따른 반도체 기억 장치는, 메모리 셀에 접속되는 비트선, 상기 비트선을 제1 기간 동안 프리차징하는 제1 프리차지 회로, 및 상기 비트선을 제2 기간 동안 프리차징하는 제2 프리차지 회로를 포함하되, 상기 제1 기간은 상기 제2 기간보다 길다.

본 발명의 특징은, 센스 증폭기 이네이블링 신호가 활성화되는 상태에서 프리차징 신호가 활성화될 때의 프리차징 시에는, 비트선 전위를 센싱에 필요한 원하는 레벨까지 상승시킨 후에 메모리 셀 어레이로부터 특정 메모리 셀을 선택하여 온 전류를 발생시키는 전류 센싱 판독 수단을 구비한 반도체 기억 장치를 제공하는 것이다. 전류의 변화를 피드백시키는 피드백 수단을 구비한 전류 전압 변환 수단을 사용하여 전류를 변환시킴으로써 얻어진 출력 전압과 상기 전류 전압 변환 수단과 동일한 구성을 가진 기준 전압 발생 수단의 출력 전압을 차분 증폭 수단에서 비교함으로써, 프리차징 신호가 비활성화되는 센싱 기간 동안에 메모리 셀의 데이터 기억 상태를 판정한다. 이 반도체 기억 장치는, 상기 메모리 셀 어레이의 1 칼럼 성분의 메모리 셀과 동일한 구성을 가진 더미 메모리 셀과 이 셀에 전하를 공급하는 전달 트랜지스터를 이 트랜지스터의 출력 전위가 피드백되는 더미 피드백 수단에 의해 제어하여, 상기 더미 메모리 셀에 대한 전하 공급을 증가 또는 감소시킴과 함께 상기 전달 트랜지스터의 부하 트랜지스터로부터 상기 전하 공급의 변화에 응답하여 특정 전압을 발생시키는 더미 전류 전압 변환 수단을 포함하며, 및 상기 더미 전류 전압 변환 수단에 의해 상기 전류 전압 변환 수단에 대한 상기 전하 공급에 필요한 시간을 단축시키도록 제어하는 전하 공급 제어 수단을 더 포함한다.

도 1은 본 발명의 제1 실시예를 도시한 반도체 기억 장치의 전체 블록도.

도 2는 제1 실시예를 도시한 센스 증폭기의 블록도.

도 3은 입력 신호 및 내부 동작 파형을 도시한 도면.

도 4는 동작점을 설명하기 위한 파형을 도시한 도면.

도 5는 제2 실시예를 도시한 센스 증폭기의 블록도.

도 6은 종래의 반도체 집적 회로의 센스 증폭기의 예를 도시한 블록도.

＜도면의 주요 부분에 대한 부호의 설명＞

101 : 로우 디코더

102 : 메모리 셀 어레이

103 : 칼럼 선택기

104 : 센스 증폭기

105 : 입출력(I/O) 버퍼

106 : 기준 어레이

107 : 프리차지 회로

본 발명의 여러 목적, 특징 및 이점은 첨부 도면을 참조로 한 다음의 설명으로부터 더욱 명확해질 것이다.

본 발명을 요약하면, 본래 차지 업(charge up)되어야 할 비트선과 그것에 구비되는 피드백 회로 외에, 이것과 등가 혹은 유사한 더미 비트선과 더미 피드백 회로를 구비하는 프리차지 회로 (전하 공급 제어 수단)에 의해 전하가 공급된다.

차지 업될 비트선은 데이터 판독의 초기 스테이지에서의 차지 업을 보조하는 프리차지 회로를 구비하며, 프리차지 회로는 더미 피드백 회로의 출력 신호에 의해 제어된다. 비트선 프리차징 시에 비트선에 공급되는 전하량은 임의의 레벨로 설정될 수 있으므로, 비트선의 과충전 등의 전하 공급 손실을 최소화할 수 있다.

다음에, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은 본 발명의 제1 실시예를 도시한 반도체 기억 장치의 블록도이다. 도 1에 도시한 바와 같이, 이 장치는 외부로부터 제공된 어드레스 신호에 기초하여 워드선(WL0∼WLm)을 통해 메모리 셀(MC00∼MCmn)의 로우 어드레스를 출력하는 로우 디코더(101), 비트선(BL0∼BLn)을 통해 메모리 셀(MC00∼MCmn)의 칼럼 어드레스를 입력하고 원하는 비트선을 선택하여 비트선(DLi)을 통해 데이터를 출력하는 칼럼 스위치(103), 칼럼 스위치(103)의 출력 데이터를 갖는 비트선(DLi)을 프리차징하는 프리차지 회로(107), 기준 메모리 셀에 전하를 공급하여 센스 증폭기용 기준 전압을 발생시키는 기준 셀 어레이(106), 전류 센스형 센스 증폭기(104), 및 센스 증폭기(104)의 출력 데이터를 데이터 출력선(DOUTi)을 통해 입력하고 데이터 출력선(DQi)을 통해 출력 단자에 출력하는 입출력 버퍼(105)를 구비한다.

센스 증폭기(104)의 구성을 도시하는 도 2를 참조하면, 도 6에 도시한 종래의 장치와 이 장치의 차이점은, 도 6에 도시한 구성에 전류 공급 제어 수단(290)이 새롭게 추가된다는 점이다. 따라서, 이하에서는 전하 공급 제어 수단(290)의 구성만을 상세히 설명하며, 종래의 구성 부분의 기재는 생략한다.

다음의 설명은, 특히 언급하지 않는 한, 메모리 셀 어레이 및 기준 셀 어레이 모두에 적용된다.

다시 도 2를 참조하면, 센스 증폭기 프리차징 신호(SAPC)가 활성화되면서 센스 증폭기 이네이블링 신호(SAE)가 활성화되는 프리차징 시에, 비트선(DLi)의 전위는 센싱에 필요한 원하는 레벨까지 상승된다. 이어서, 메모리 셀 어레이(102)로부터 특정 메모리 셀이 선택되어 온 전류를 발생시킨다. 피드백에 의한 전류의 변화를 입력하는 피드백 회로(270)를 구비한 전류 전압 변환 회로(28)를 사용하여, 이와 같이 발생된 전류를 변환시킴으로써 얻어진 출력 전압(VDi)은, 전류 전압 변환 회로(280)의 구성과 동일한 구성을 가진 기준 전압 발생 수단(281) [이하, "전류 전압 변환 회로(281)"라 함]의 출력 전압(VREF)과 차분 증폭부(201)에서 비교된다. 상기한 처리는, 프리차징 신호(SAPC)가 비활성화되는 센싱 기간 동안에 메모리 셀의 데이터 기억 상태를 판정하는 전류 센싱 데이터 판독 수단을 구비한 종래의 기억 장치에 적용된다.

전하 공급 제어 수단 (이하, "더미 프리차지 회로"라 함)(290)은; 메모리 셀 어레이 (이하, "메모리 어레이"라 함)(102)의 메모리 셀의 1 칼럼과 동일한 구성을 갖는 더미 메모리 셀(283); 더미 메모리 셀(283)의 비트선(DLD)에 접속된 더미 전류 전압 변환 회로(282); 및 더미 메모리 셀(283), 메모리 셀 및 전류 전압 변환 회로(281)에 접속된 기준 메모리 셀 어레이 (이하, "기준 어레이"라 함)(106)의 기준 메모리 셀 (이하, "기준 셀"이라 함)에 각각 접속되는 비트선(DLD, DLi, DLR)의 각각에 배열되며 방전 경로 (이하, "방전 전용 경로"라 함)로서 작용하는 일군의 n 채널 MOS 트랜지스터(251, 221, 231)를 포함하며, 이들 트랜지스터의 드레인은 비트선(DLD, DLi, DLR)에 각각 접속되고, 소스는 접지 전위에 접속되며, 게이트는 방전 제어 신호(SAPC)를 수신한다. 더미 프리차지 회로(290)는 메모리 셀과 기준 셀의 비트선(DLi, DLR)에 개별적으로 배치된 프리차지 경로 (이하, "충전 전용 경로"라 함)로서 작용하는 일군의 n 채널 MOS 트랜지스터(260, 261)를 더 포함하며, 여기서 이들 트랜지스터의 게이트는 더미 피드백 회로(272)의 출력 단자(FBD)에 접속되고, 드레인은 전원 전위에 접속되며, 소스는 각각의 비트선에 접속된다. 더미 전류 전압 변환 회로(282)는; 각각의 게이트에 프리차징 신호(SAPC)를 수신하는 p 채널 MOS 트랜지스터(244)와 n 채널 MOS 트랜지스터(246), 및 게이트가 더미 메모리 셀(238)의 비트선(DLD)에 접속되어 있으며 n 채널 MOS 트랜지스터(246)와 병렬 접속되어 있는 n 채널 MOS 트랜지스터(245)로 이루어지고 - 이들 트랜지스터의 드레인과 소스는 공통 접속됨 -, n 채널 MOS 트랜지스터(245)의 드레인을 출력 단자(FBD)로서 사용하며, 전원 전위와 접지 전위간에 직렬 접속 상태로 삽입되는 더미 피드백 회로(272); 게이트가 출력 단자(FBD)에 접속되고 소스가 더미 메모리 셀(283)의 비트선(DLD)에 접속되어 있는 전달 트랜지스터로서 작용하는 n 채널 MOS 트랜지스터(243); 및 n 채널 MOS 트랜지스터(243)의 드레인과 전원 접지간에 삽입되는 부하 트랜지스터로서 작용하는 n 채널 MOS 트랜지스터(242)를 포함한다.

본 발명에서는, 비트선(DLi)을 충전하기 위한 전용 경로로서 작용하는 충전 전용 트랜지스터(260, 261)가 새롭게 제공되며, 이들의 제어는 더미 프리차지 회로(290)의 출력(FBD)에 의해 수행된다는 새로운 특징을 가진다.

아울러, 도면에서 점선으로 접속 상태를 나타낸 바와 같이, 게이트가 출력 단자(FBD)에 접속되고 드레인이 전원 전위에 접속되며 소스가 더미 메모리 셀(283)의 비트선(DLD)에 접속되어 있는 n 채널 MOS 트랜지스터(253)가 전용 트랜지스터로서 제공되어 더미 피드백 회로용 충전 전용 경로를 충전할 수 있다.

상술한 바와 같이, 본 실시예에서는, 메모리 셀(MC)과 기준 셀 이외에 더미 메모리 셀(283)이 새롭게 제공되며, 메모리 셀(MC)과 기준 셀의 경우와 마찬가지로 전류 전압 변환을 수행하는 회로 (더미 전류 전압 변환 회로)(282)가 메모리 셀(283)에 할당된다.

더미 비트선(DLD)은 메모리 셀의 비트선(DLi) 또는 기준 셀의 비트선(DLR)의 기생 성분 (저항 및 용량)에 비해 작은 기생 성분을 갖도록 미리 제조된다.

또한, 더미 피드백 회로(272)는, 메모리 셀(MC) 및 기준 셀에 사용되고 있는 것보다 높은 판정 전류를 가지며, 원하는 비트선 전위를 초과하지 않는 (즉, 과충전을 일으키지 않는) 전위 범위 내에서 충전 능력이 향상되도록, 그 특성이 변경된다고 가정한다.

아울러, 메모리 셀(MC)의 비트선(DLi) 및 기준 셀의 비트선(DLR)에 전하를 공급하기 위한 경로로서, 전달 트랜지스터(203, 213) 이외에 충전 전용 트랜지스터(260, 261)가 각각 새롭게 제공된다. 더미 전류 전압 변환 회로(290)에 사용된 더미 피드백 회로(272)의 출력(FBD)은 더미 전류 전압 변환 회로(290)의 전달 트랜지스터(243)의 제어 이외에 전용 트랜지스터(260, 261)의 제어용으로도 사용된다.

다음으로, 도 1 및 도 2를 참조하여, 상기한 구성을 가진 반도체 장치의 동작을 설명한다.

메모리 셀 어레이(102)는 로우 (행) 방향과 칼럼 (열) 방향으로 매트릭스 형태로 배치되므로, 로우 디코더(101)와 칼럼 스위치(103)의 출력인 워드선(WL0 내지 WLn) 모두를 제어하여 메모리 셀(MC00 내지 MCmn) 중의 하나를 선택함으로써 메모리 셀 데이터의 판독이 수행된다. 선택된 셀(MC)은 비트선(DLi)을 거쳐 센스 증폭기(104)에 출력된다.

메모리 셀에 접속된 비트선(DLi)은 전류 센스형 센스 증폭기에 의해 전원 전위보다 낮은 특정 전위로 클램핑되며, 원하는 선택 워드선(WL)이 전원 전위 또는 특정 고 전위에 도달할 때, 이 선택된 메모리 셀 트랜지스터의 플로팅 게이트가 미리 전자 주입된 트랜지스터이면 도통 상태가 되고, 이 메모리 셀에 의해 정상적으로 비트선(DLi)의 전하가 접지 전위로 방전된다. 즉, 비트선(DLi)이 "0" 레벨이 되며, 센스 증폭기(104)는 판독되는 데이터로서 "0"을 출력한다.

한편, 선택된 메모리 셀 트랜지스터의 플로팅 게이트가 전자 주입되지 않은 트랜지스터이면, 비도통 상태가 되며, 이러한 메모리 셀에 의한 방전없이 상승하여, 비트선(DLi)의 전하가 정상적으로 유지된다. 즉, 비트선(DLi)은 "1" 레벨이 되며, 센스 증폭기(104)는 판독되는 데이터로서 "1"을 출력한다.

센스 증폭기(104)는 비트선(DLi)을 일정 전위로 클램핑하기 위한 피드백 회로(270), 및 회로(270)의 출력을 수신하여 비트선에 대한 전하 공급을 유지하기 위한 전달 트랜지스터(203)를 구비한다. 피드백 회로(270)의 특징은 전원 전압 미만의 범위에서 비교적 높은 출력 전위를 발생시켜, 비트선(DLi)의 전위가 특정 하이 레벨에 도달하지 않는 경우 비트선(DLi)에 전하를 공급하고, 전달 트랜지스트(203)의 전하 공급 능력을 증가시키는 방향으로 작용한다는 것이다.

이에 반해, 비트선(DLi)의 전위가 원하는 저 전위보다 높은 경우, 피드백 회로(270)는 상기와는 달리 비트선의 전위를 원하는 저 전위값까지 감소시키도록 다소 낮은 전위를 출력하여 전달 트랜지스터(203)의 전하 공급 능력을 제어하며, 비트선(DLi)에 대한 전하 공급을 감소시키거나 중단시키도록 작용한다.

즉, 피드백 회로(270), 전달 트랜지스터(203), 및 소정의 전위가 워드선(WL)에 인가되는 상태의 메모리 셀(MC)에 의해 정전류 회로가 형성되는 상태에서, 정전류가 부하 트랜지스터(202)에 흐르게 되어, 전원 전압으로부터 전압 강하되는 레벨을 발생시킨다.

상술한 동작 원리에 의해, 전압이 워드선(WL)에 인가되는 상태에서, 데이터 기억 상태에 응답하여 메모리 셀(MC)에 의해 발생된 전류값에 따라 부하 트랜지스터(202)에 의해 전압이 출력되며, 회로(280)의 전류 전압 변환기로서의 기능이 실현된다.

전류 전압 변환 회로(280)를 사용하여 메모리 셀(MC)에 의해 발생된 드레인 전류를 변환시킴으로써 얻어지는 전압(VDi)의 출력 상태와 기준 전압(VREF)을 비교함으로써 메모리 셀(MC)의 데이터 기억 상태를 판정할 수 있다.

출력 전압(VDi)과 기준 전압(VREF)은 전압 입력형 차분 증폭기(201)에 입력되고 비교되어 데이터 기억 상태를 판정한다.

기준 전압(VREF)을 발생시키기 위하여, 메모리 셀 또는 n 채널 MOS 트랜지스터가 일반적으로 기준 셀로서 사용된다. 상술한 메모리 셀(MC)의 드레인 전류가 전압(VDi)으로 변환되는 방식과 동일하게, 기준 셀의 드레인 전류가 전압으로 변환되어 기준 전압(VREF)으로서 사용된다.

이 경우, 비트선 등에 발생되는 기생 성분은 가능한 한 메모리 셀측과 가깝게 작성하는 것이 바람직하다. 이는, 기생 성분으로부터의 기여가 차분 판정 시에 서로 상쇄되게 할 수 있기 때문이다.

다음으로, 입력 신호 및 내부 동작 파형을 도시한 도 3 및 동작점을 설명하기 위한 파형도를 도시한 도 4를 참조하여, 더미 전류 전압 변환 회로를 구비한 전하 공급 수단의 회로 동작을 설명한다.

도 3을 참조하면, 외부 입력 (칩 이네이블링) 신호(CE)의 메모리 셀의 판독의 개시로부터, ADT(address transition detector) 등의 타이밍 발생 회로 (도시 생략)에 의해 센스 증폭기 이네이블링 신호(SAE) 및 프리차징 신호(SAPC)의 각각의 펄스파가 발생되어 공급되는 것을 볼 수 있다.

ATD 등의 타이밍 발생 회로에 의해 센스 증폭기 이네이블링 신호(SAE) 및 프리차징 신호(SAPC) 모두가 활성화된 (논리 레벨 중의 로우 레벨로 된) 후, 프리차징 신호(SAPC)는 센스 증폭기 이네이블링 신호(SAE)보다 빠른 시기에 비활성화 상태 (논리 레벨 중의 하이 레벨)로 복귀된다.

이 경우, 비트선(DLi, DLR)은 프리차징 신호(SAPC)의 활성화 상태보다 다소 지연된 프리차징 기간의 상태로 복귀하며, 이 프리차징 기간으로부터 센스 증폭기 이네이블링 신호(SAE)가 비활성화될 때까지의 기간동안, 이 장치는 차분 증폭부(201)가 판정을 수행할 수 있는 센싱 기간의 상태로 된다.

메모리 셀의 워드선(WLi) (도 3의 WL)은 타이밍 발생 회로(ATD)의 동작과 동기 또는 비동기하여 활성화된다. 이 경우의 워드선(WLi)은 전원 전압에 응답하여 전원 전압의 레벨 (프리차징 기간) 또는 그보다 높은 레벨 (센싱 기간)로 승압된 레벨이 된다.

프리차징 기간동안, 센스 증폭기의 판독 등의 동작의 고속화는, 비트선(DLi)의 레벨을 센싱에 필요한 원하는 레벨까지 충전하는 속도에 좌우된다. 이 때문에, 본 발명에서의 프리차징 시간의 최적화는 프리차징 동작의 속도를 최적화함으로써 달성된다.

통상, 비트선(DLi 또는 DLR)에 전하를 공급하는 데에 있어서, 제어 신호(FBi 또는 FBR)를 발생시키는 피드백 회로(270 또는 271)는 센싱 시에 비트선을 원하는 전위로 클램핑하는 것을 우선하여 설정된다.

이러한 경우, 프리차징 기간의 초기 스테이지에서, 비트선(DLi, DLR)의 프리차징 능력이 불충분해지는 경향이 있다. 이에 의해, 프리차징 스테이지에서만 프리차징 능력을 일시적으로 향상시키기 위해 더미 피드백 신호(FBD)를 발생시키고 이것을 이용하여 비트선(DLi', DLR)의 프리차징 시간을 단축시키는 것이 필요하다.

도 4를 참조하면, 비트선 레벨을 입력으로 하여 동작하는 피드백 회로(270, 271)의 입출력 특성(402), 및 더미 피드백 회로(272)의 입출력 특성(403)을 예시한 곡선이 제시된다. 그리고, 전달 트랜지스터(203, 213)의 입출력 특성(401)과, 피드백 회로의 입출력 특성(402) 및 더미 피드백 회로의 입출력 특성(403)의 교차부는 무한 시간 후에 비트선(DL)과 피드백 회로 출력이 수렴하는 레벨을 나타낸다.

본 발명에서, 프리차징 스테이지에서는, 시스템의 피드백 회로의 출력은 곡선(402)보다 프리차징의 구동력이 강한 곡선(403)에 의해 지배되고, 시간 경과에 따른 비트선 프리차징 레벨 및 피드백 출력(FB, FBD)은 도 3에 도시한 바와 같이 변화된다.

즉, 도 3 및 도 4를 모두 참조하면, 예를 들어 워드선(WL)에 의해 선택된 셀이 미리 전자 주입받아 비도통 셀이 데이터 "1"을 출력하는 경우 [비트선(DL)의 전위는 (1V+α)임], 프리차징 신호(SAPC)가 활성화되는 프리차징의 초기 스테이지에서, 더미 피드백 신호(FBD)는 하이 레벨이 되고, 충전 전용 경로의 충전 전용 트랜지스터(260, 261)는 도통되며, 셀의 드레인에 접속된 비트선(DL)은 전원 전위로 신속하게 충전된다. 즉, 장치의 충전 능력이 충전 전용 경로에 의해 향상된다.

이러한 충전에 의해, 피드백 회로(270, 271)의 트랜지스터(205, 215)가 도통되어 신호(FB)가 로우 레벨이 된다. FB의 로우 레벨은 전달 트랜지스터(203, 213)를 비도통화하며, 각각의 출력(VDi, VREF)은 부하 트랜지스터(202, 212)로부터 각각의 임계 전압만큼 전원 전위보다 낮은 전압을 출력한다. 이 때, 시스템은 VDi [(-) 입력 단자] ＜ VREF [(+) 입력 단자]의 조건을 만족시키도록 배치된다. 이들 두 전압은 차분 증폭부(201)에서 비교되며, 그 결과는 데이터 "1"로서 출력된다.

이 장치가 더미 피드백 회로용 충전 전용 경로로서 상술한 n 채널 MOS 트랜지스터(253)를 더 구비하는 경우, 상술한 동작에 준하여, 충전 전용 경로의 충전에 의해 더미 피드백 회로(272)의 트랜지스터(245)가 도통되고 FBD가 로우 레벨이 된다. FBD가 로우 레벨이 됨에 따라, 전달 트랜지스터(243)가 비도통된다.

한편, 셀이 미리 전자 주입되지 않으면, 데이터 "0"을 출력하며, 프리차징 신호(SAPC)가 활성화되는 상태에서, 더미 피드백 신호(FBD)가 하이 레벨이 되어 충전 전용 경로의 트랜지스터(260, 261)가 도통되며, 셀의 드레인에 접속된 비트선(DL)이 전원 전위로 충전된다. 그러나, 셀이 도통 상태에 있으므로, 비트선(DL)의 전위는 (1V-α)이며, 논리 레벨 중의 로우 레벨에 머무르며, 이 로우 레벨 때문에, 피드백 회로(270, 271)의 트랜지스터(205, 215)는 비도통되고, FB는 하이 레벨이 된다.

전달 트랜지스터(203, 213)는 이러한 하이 레벨에 의해 각각 도통되며, 출력(VDi)의 전위는 [전원 전위(VCC)] - [부하 트랜지스터(202)의 저항] × (부하 트랜지스터에 흐르는 전류)와 동일해지고, 로우 레벨을 출력으로 제공하며, VREF에 대해서도 마찬가지로 로우 레벨이 얻어진다 [그러나, 부하 트랜지스터(212)의 저항 및 부하 트랜지스터에 흐르는 전류는 서로 다른 값을 가짐]. 이 때, 이 장치는 VDi [(-) 입력 단자] ＞ VREF [(+) 입력 단자]의 조건을 만족하도록 설정된다. 이들 전압은 차분 증폭기(201)에서 비교되며, 그 결과는 데이터 "0"으로서 출력된다.

즉, 데이터 "1"이 출력되는 경우, 프리차징 기간 동안, DL의 단자 레벨 쪽으로 프리차징이 진행한다 (도 3에서 DL에 대한 파형의 빗금 부분). 그러나, 비트선의 프리차징이 효과적으로 완료되어 프리차징 신호(SAPC)가 비활성 상태로 복귀하면, FBD는 로우 레벨이 되고, 충전 전용 경로의 트랜지스터(260, 261)가 비도통되며, 본래 목표로 하는 센싱용 DL 레벨 쪽으로 비트선(DL)의 레벨이 변화된다.

이러한 방식으로, 더미 피드백 회로의 특성을 최적화하고 프리차징 신호를 최적화함으로써 판독 동작의 속도를 증가시킬 수 있다.

본 발명에 따른 프리차징 동작에서, 더미 비트선(DLD)의 기생 성분 (저항 및 용량)이 메모리 셀 어레이(102) 및 기준 셀 어레이(106)의 비트선의 기생 성분과 동일하면, 과충전이 발생하기 쉬워져, 장치의 특성을 열화시킬 가능성이 생긴다.

이를 방지하기 위하여, 비트선(DLi, DLR)에 속하는 기생 성분이 더미 비트선(DLD)에 속하는 기생 성분보다 작게 만들 필요가 있다. 이렇게 하면, 과충전 특성을 억제할 수 있다.

또한, 초기 상태를 일정하게 조정하기 위해, 센스 증폭기가 비활성 상태인 동안, 비트선(DL, DLD) 상의 모든 전하를 방전시키는 것이 효과적이다. 이 때문에, SAPC가 비활성 상태에 있는 기간 동안 ATD에 의해 제어되는 센스 증폭기 프리차징 신호(SAPC)와 동기하는 방전 신호(DIS)에 의해 비트선을 방전시키도록 배치함으로써 프리차징 개시 시의 상태를 조정할 수 있다. 이러한 방전은 방전 전용 트랜지스터(221, 231)에 의해 달성될 수 있다.

상술한 바와 같이, 본 발명에 따르면, 센스 증폭기에 사용된 피드백 회로를 두 개의 각 스테이지, 즉 프리차징 스테이지 및 센싱 스테이지에서 최적으로 동작하도록 배치함으로써, 각각의 스테이지의 동작 속도를 서로 독립적인 방식으로 증가시키는 파라미터 피팅(parameter fitting)을 실현할 수 있다. 따라서, 판독 동작을 전체적으로 고속화시킬 수 있다.

본 발명의 다른 실시예를 도시한 도 5를 참조하면, 도 2에 도시한 제1 실시예와의 차이점은, 충전 전용 경로 트랜지스터(260, 261)에 부하 트랜지스터(262, 263)가 추가된다는 점이다. 다른 구성 부품은 동일하므로, 그에 대한 구성의 설명은 생략한다.

충전 전용 경로 트랜지스터(260, 261)를 사용하여 비트선(DL)의 프리차징이 수행되는 경우, 전원 전압이 너무 높게 설정되면, 충전이 신속하게 이루어져, 노이즈원으로서 작용하거나 다른 회로들의 오동작을 유발하는 요소가 될 수 있다.

이러한 전원 전압에 대하여, 전하 공급의 속도 (전류를 시간으로 미분한 값)의 최대값을 억제하도록 충전 전용 경로 트랜지스터(260, 261)의 소스 또는 드레인측에 부하 저항 트랜지스터(262, 263)를 삽입하는 것이 바람직하다.

부하 저항 트랜지스터(262, 263)의 전하 공급 능력 또는 트랜지스터 크기는, 전류 전압 변환 회로(280, 281)의 부하 저항 트랜지스터(202, 212)의 경우와 동일하게하는 것이 가장 좋다.

상술한 바와 같이, 본 발명에 따른 반도체 기억 장치는, 메모리 셀 어레이의 1 칼럼 성분을 갖는 메모리 셀과 동일한 구성의 더미 메모리 셀과 이 셀에 전하를 공급하는 전달 트랜지스터를, 이 트랜지스터의 출력 전위가 피드백되는 더미 피드백 수단에 의해 제어하며, 전달 트랜지스터의 부하 트랜지스터로부터의 전하 공급의 변화에 따른 소정의 전압을 발생시키는 더미 전류 전압 변환 수단을 포함한다. 이 기억 장치는 더미 전류 전압 변환 수단에 의해 전류 전압 변환 수단에 대한 전하 공급에 필요한 시간을 단축시키도록 제어하는 전류 공급 제어 수단을 더 포함하므로, 센스 증폭기에 사용되는 피드백 회로를 2 개의 스테이지, 즉 프리차징 스테이지와 센싱 스테이지의 각각에 최적인 동작을 시키는 것이 가능하며, 각각의 스테이지에 대해 서로 독립하여 고속화를 위한 파라미터 피팅을 실현할 수 있다. 따라서, 전체 판독 동작의 고속화를 도모할 수 있다.

본 발명은 상술한 실시예들에 제한되지 않으며, 본 발명의 범주와 사상을 벗어나지 않으면서 수정 또는 변형될 수 있다.

Claims

반도체 기억 장치에 있어서,

메모리 셀에 접속되는 비트선,

상기 비트선을 제1 기간 동안 프리차징하는 제1 프리차지 회로, 및

상기 비트선을 제2 기간 동안 프리차징하는 제2 프리차지 회로

를 포함하되,

상기 제1 기간은 상기 제2 기간보다 긴 반도체 기억 장치.
제1항에 있어서, 상기 제1 및 제2 기간은 실질적으로 동일한 시간에 개시되는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀은 불휘발성형인 반도체 기억 장치.
제1항에 있어서, 상기 제1 프리차지 회로는 제1 피드백 회로를 포함하여, 상기 비트선을 미리 설정된 제1 전압으로 유지하는 반도체 기억 장치.
제4항에 있어서, 센스 증폭기를 더 포함하고,

상기 제1 프리차지 회로는, 상기 센스 증폭기와 전원선간에 접속된 제1 부하 소자, 및 상기 센스 증폭기와 상기 비트선간에 접속된 제1 전달 트랜지스터를 더 포함하며,

상기 제1 피드백 회로는 상기 비트선의 전압에 기초하여 상기 제1 전달 트랜지스터의 게이트 전극에 제1 피드백 전압을 공급하는 반도체 기억 장치.
제5항에 있어서, 더미 비트선을 더 포함하고,

상기 제2 프리차지 회로는 제2 부하 소자, 제2 전달 트랜지스터, 제2 피드백 회로, 및 프리차지 소자를 포함하며,

상기 제2 부하 소자 및 제2 전달 트랜지스터는 상기 전원선과 상기 더미 비트선간에 직렬 접속되고,

상기 제2 프리차지 회로는 상기 더미 비트선의 전압에 기초하여 상기 제2 전달 트랜지스터의 게이트 전극에 제2 피드백 전압을 발생시키며,

상기 프리차지 소자는 상기 제2 피드백 전압에 기초하여 상기 비트선을 프리차징하도록 제어되는 반도체 기억 장치.
제6항에 있어서, 상기 제1 프리차지 회로는 제1 제어 신호에 응답하여 활성화되며,

상기 제2 프리차지 회로는 상기 제1 제어 신호와는 다른 제2 제어 신호에 응답하여 활성화되는 반도체 기억 장치.
제6항에 있어서, 상기 비트선 및 상기 더미 비트선은 각각 제1 및 제2 기생 용량을 가지며,

상기 제2 기생 용량은 상기 제1 기생 용량보다 작은 반도체 기억 장치.
센스 증폭기 이네이블링 신호가 활성화된 상태에서 프리차징 신호를 활성화시키는 프리차징 시, 비트선 전위를 센싱에 필요한 원하는 레벨까지 상승시킨 후에 메모리 셀 어레이로부터 특정 메모리 셀을 선택하여 온 전류를 발생시키고, 그 전류의 변화를 피드백시키는 피드백 수단을 구비한 전류 전압 변환 수단을 사용하여 전류를 변환시킴으로써 얻어진 출력 전압과 상기 전류 전압 변환 수단과 동일한 구성을 가진 기준 전압 발생 수단의 출력 전압을 차분 증폭 수단에서 비교함으로써, 프리차징 신호가 비활성화인 센싱 기간 동안에 상기 메모리 셀의 데이터 기억 상태를 판정하는 전류 센싱 데이터 판독 수단을 구비한 반도체 기억 장치에 있어서,

상기 메모리 셀 어레이의 1 칼럼 성분에 상당하는 메모리 셀과 동일한 구성을 가진 더미 메모리 셀과 상기 셀에 전하를 공급하는 전달 트랜지스터를, 상기 트랜지스터의 출력 전위가 피드백되는 더미 피드백 수단에 의해 제어하여, 상기 더미 메모리 셀에 대한 전하 공급을 증가 또는 감소시킴과 함께 상기 전달 트랜지스터의 부하 트랜지스터로부터 상기 전하 공급의 변화에 응답하여 특정 전압을 발생시키는 더미 전류 전압 변환 수단, 및

상기 더미 전류 전압 변환 수단에 의해, 상기 전류 전압 변환 수단에 대한 상기 전하 공급에 필요한 시간을 단축시키도록 제어하는 전하 공급 제어 수단

을 구비하는 반도체 기억 장치.