TW446951B

TW446951B - Semiconductor memory device with reduced precharging time for bit lines

Info

Publication number: TW446951B
Application number: TW088116331A
Authority: TW
Inventors: Masaki Uekubo
Original assignee: Nippon Electric Co
Priority date: 1998-09-22
Filing date: 1999-09-20
Publication date: 2001-07-21
Also published as: JP2000100186A; JP3116921B2; KR100509135B1; US6191979B1; KR20000028707A

Description

' 446951 五、發明說明（1) 發明之背景 1. 發明之領域本發明係關於一種半導體記憶裝置，特別是關於一1 有電流感測式讀取電路之半導體記憶裝置。 2. 相關技術之描述 μ 傳統的半導體記憶裝置，特別是非揮發式半導體記憶裝置’可概略分成具有電流式感測電路與具有電壓式感電路等類型。在電流式感測電路中係於記憶單元通電後測其導通電流。參考圖6，其係—使用電流感測電路之半孰導體記憶裝置，此半導體裝置包含一記憶單元陣列丨〇2，一打選擇器1 03以將選擇之位元線連接至記憶單元陣列丨之記愧單元上；與一電流轉電壓轉換電路28〇。此28〇電路包含一η-通道MOS電晶體203作為轉換電晶體，其源極至由行選擇器1〇3所選到之位元線上；通道M〇s電晶艘 202作為負載電晶體，其係安插於n—通道仙8電晶體2之汲極與一電源供應電位之間；與一虛回授電路27〇。此電路之組成包含：一n_通道M〇s電晶體2〇4，其閘極接收充電信號SAE ;再串聯一由兩電晶體電路所並聯者，n-道MOS電晶體206，其閘極亦接收SAE信號’ n_通道M〇s電晶體205，其閘極連接至記憶單元之位元線Du上的 20 6與205之汲極與源極分別並接，而串接點Fbi作為 2 70之輸出端並連接至n_通道M〇s電晶體2〇3之閘極上。者，此記憶裝置更包含一參考陣列106，—作為參流轉電壓轉換電路281連接至位元線DLR，經由一開關電晶

第5頁 446 9 L 1 五'發明說明（2) 1 體連接至參考記憶陣列之參考記憶單元，與一電壓比較式差值放大器201 ’其係比較電流轉電壓轉換電路2 8〇之輪出電壓VDi與電流轉電壓轉換電路281之輸出電壓vreF。在此’電流轉電壓轉換電路280與參考用之電流轉電壓轉換電路281架構係完全相同的。經由電流感測放大器讀取資料之感測放大動作可以在時間軸上依序分為預充電時段與感測時段而更易理解。在前半之預充電階段，通常會供給電荷至位元線DL i與DLr以將位元線升高至低於電源供應電壓之預設電位。當位元線電位在預充電後連到穩定時，被選到的記憶單元MC將產生導通電流。位元線上電流改變的結果會傳送至回授器270與271，再傳到由這些回授器所控制的轉換電晶體203與213 ’以及轉換電晶體之負載電晶體202與212 上’以對應所選到之記憶單元電流而產生電壓。此回授器270與271在前半段預充電與後半段感測的過程中所扮演的角色不同’且當試囷增加操作速度時其差異更為明顯。簡單來說，在前半預充電階段，對位元線])Li與儿^之寄生電容充電之速度係重要問題。為了在預充電階段藉由回授電路270與271快速獲得電荷供給’就必須產生可以立即供給大量電荷的回授信號 FBi 與FBR » 然而’由於被回授電路270與27ί所箝制的位元線DLi 與DLR之電位比電源供應電壓低很多，若充電供給能力太

，446951 五、發明說明（3) . 強容易造成過度預充電》在讀取動作時一旦發生過度預充電，由於缺少將過度預充電的電荷放電的路徑以將其降低至夠接近預期電位，因此資料的讀取速度將會比預期要慢。此外，在預充電時輸入至回授電路270與271之電壓幅度較所有讀取動作令所含括的電壓為大。相反地，在後半感測階段，穩定的感測動作較希望回授輸出不隨回授電路270與271之輸入（亦即位元線電位）因記憶單元產生的變動做大幅改變。基本上，回授電路270與271之放大倍率愈高將使得電流轉電壓轉換電路280與281之放大倍率變高。然而，若過度依賴回授電路270與271之放大倍率，則在感測期間由回授電路所形成的雜訊源造成的反效果將變得非常可觀。此環境下’在預充電時控制電荷供給之回授信號Fb i 與FBR在預充電階段之前半，必須提供程度上夠高之電荷供給能力’而在預充電階段之後半，電荷供給能力必須適當限制以避免過度預充電β 相反地’在感測階段，理想的回授信號輸出不應受到位元線電位變化而有重大影響。此情形下，回授電路270與271之特性係設定在滿足增加放大倍率與壓制過度預充電之情形下取得中點。為了將滿足上述一連串動作之中點最佳化，理想的方式是將回授電路270與271的特性在個別階段做最佳化之變動0

446951 五、發明說明（4) 另一傳統半導體記憶裝置之實例可舉公佈於日本專利應用公開文獻No, Hei 3-207096之裝置為例。在上述半導體記憶裝置中，在前半之預充電階段，必須產生有能力立即提供大量電荷之回授信號，以藉由回授電路執行對位元線寄生電容充電所需電荷之控制。此情形下，若回授電路之電荷供給能力過高，位元線之電位容易被過度預充電。若過度預充電一，旦發生，由於缺少將電荷放電之路徑以使其降至預期電位，讀取動作將會發生讀取速度惡化的問題。相反地’在後半之感測階段，理想的回授輸出不應隨記憶單元產生之位元線電位變化而改變太大。此外，若依賴回授電路而使電流轉電壓轉換電路之放大倍率上升過高’則感測期間由回授電路動作所形成的雜訊源將造成問題》曼_明之概述本發明之目的與動機在鑑於上述傳統裝置之缺點，而提供一半導體記憶裝置’藉由減少電荷供給損失，諸如位元線之過度預充電’經由將感測期間之回授信號改為預充電期間之回授信號等等’使得位元線預充電時可設定電荷供給量以實現高速讀取資料之目的。依據本發明之一半導趙記憶裝置包含：一位元線連接至記憶單元；第一預充電電路在第一時段將該位元線預充電；又第二預充電電路在第二時段將該位元線預充電，其

446 95 1 五、發明說明（5) 中該第一時段較該第二時段本發明之特點在提供一式資料讀取裝置，其在預充大器啟動信號動作時動作，之預設值，而後從記憶單元生導通電流》在一差值放大以將電流改變量回傳之電流壓’與另一具有相同架構的壓產生裝置所產生的輸出電結束後的感測期間記憶單元憶裝置更包含：一虛電流轉元陣列中某行上之記憶單元一轉換電晶體利用虛回授裝透過回授將電晶翘之輸出電載電晶體之電荷供給改變量少對虛記憶單元之電荷供給藉由虛電流轉電壓轉換裝置之電荷供給所需之時間。要長。半導體記憶裝置具有電流感測電時’當預充電信號在感測放位元線電位將提升至感測所需陣列中選擇特定記憶單元以產裝置中，藉由一附有回授裝置轉電壓轉換裝置產生的輸出電電流轉電壓轉換裝置之參考電壓比較，以決定在預充電信號所存之資料狀態。此半導鱧記電壓轉換裝置以控制與記憶單相同架構之虛記憶單元；以及置供給電荷至記憶單元上，其位輸入’依據轉換電晶體之負所對應之特定電壓，增加或減，以及一電荷供給控制装置以來控制並縮短電流轉電壓展置圖示之簡單說明本發明之上述及其他目的、特色與優點將由以下說明配合附圖而更加清楚：圖1係顯示本發明之第一具體例中半導體記憶裝置之整體方塊圖；

-^ 43 95 1 五、發明說明（6) 圖2係顯示第一具體例中感測放大器之方塊圖；圖3係顯示輪入信號與内部操作波形之圖形；圖4係顯示描述該操作點之波形之圈形；圖5係顯示第二具體例中感測放大器之方塊圖；又圖6係顯示傳統半導體積體電路中感測放大器一例之方塊圖；符號說明 1 01 ~列解碼器 1 0 2 ~記憶單元陣列 103~行開關 1 0 4 ~電流感測式放大器 105~輸入/輸出緩衝器 106〜參考記憶單元陣列 101預充電電路. 201〜差值放大器 202〜負載電晶體 203〜轉換電晶髏 213〜轉換電晶逋 270〜回授電路 271〜回授電路 272〜虚回授電路 280〜電流轉電壓轉換電路 281-參考電壓產生裝置（電流轉電壓轉換電路）

第10頁 446 95 ϊ 五、發明說明（7) 282〜虛電流轉電壓轉換電路虛記憶單元 2 90〜電流供應控制裝置（虛預充電電路/虛電流轉電壓轉換電路）例之詳細說明本發明概括地說，電荷係由預充電電路（電荷供給控制裝置）所供給，其除了原先待充電之位元線與一伴隨之回授電路外’尚有虛位元線與一相等於或近似於原元件之虛回授電路。待充電之位元線設有預充電電路可在資料讀取之初始狀態時幫助充電，此預充電電路係由虛回授電路之輸出訊號所控制。由於此方法中位元線預充電時位元線之電荷供給量可設於任意準位’諸如位元線之過度預充電的電荷供給損失便可減少》接著將參考附圖以說明本發明之具體例。 ffll係顯示本發明之第一具體例中半導體記憶裝置之整體方塊圖。如囷1所示，本裝置包含一列解碼器1〇1，其依據外部給定之位址信號’經由字組線w----L0至WLm輸出記憶單元MC00至MCran之列位址；一行開關1〇3，其經由位元線BL0至BLn輸入記憶單元MC00 iMCmn之行位址、，並選擇一預定之位元線以經由位元線DLi輸出其資料；及一預充電電路107，其將含有行開關103的輸出資

446 95 1 五、發明說明（8) 上提供電荷以產生感測放大器所用之參考電壓；一電、、宁感測式放大器104，與一輸入/輸出緩衝器1〇5，其經由一資料輸出線DOUTi將感測放大器104之輸出資料輸'入，並經由資料輸出線DQi輸出至輸出端。 ^ 參照圖2係顯示感測放大器1 0 4之架構，此裝置與顯示於圖6之傳統裝置之不同係歸於在圖6所示架構之外新加7 —電流供應控制裝置290 ^因此’接下來將單獨詳細描述電流供應控制裝置290之架構’傳統組成構件將被略述。請注意除非另有提及，否則以下所述將同時適於記憶單元陣列與參考記憶單元陣列。再次參照圖2 ’在預充電時，當感測放大器致能信號 SAE動作，感測放大器預充電信號SAPC也動作時，位元線 DL i之電位將提升至感測所需準位。然後，從記憶單元降列102選出特定記傀單元以產生導通電流。藉由一附有回授電路270可將電流改變量回傳之電流轉電壓轉換電路 2 80，將產生之電流轉成輸出電壓VIH，並於一差值放大器 201中’與另一和電流轉電壓轉換電路28〇相同之參考電壓產生裝置2 81(以下稱為電流轉電壓轉換電路281)所生之電 M VREF比較。在傳統記憶體裝置中，上述過程設有一電流感測資料讀取裝置可在預充電信號SAPC結束後之感測期間決定記憶單元之資料儲存狀況。電荷供給控制裝置（以下稱為虛預充電電路）290包含：一與記憶單元陣列（以下稱為記憶陣列）1 〇 2之記憶單元之某行相等之虛記憶單元283 : —虛電流轉電壓轉換電

第12頁 446 95 J 五、發明說明（9) 路282連接至虛記憶單元283之位元線DLD上；及一群n-通道MOS電晶體251，221，與231作為放電路徑（以下稱為j 供放電路徑），分別安置於位元線DLD，DLi與DLR上，位元線個別連接至連接虛記憶單元283之參考記憶陣列（以下稱為參考陣列）1〇6之參考記憶單元（以下稱為參考單元）、記憶單元以及電流轉電壓轉換電路28 1，其中電晶鱧之汲極分別連接至位元線DLD，DLi與DLR上，其源極均接地，又其閘極均接收放電控制信號SAPC。虚預充電電路29〇更包含：一群η-通道MOS電晶體260與261作為預充電路徑（以下稱為專供充電路徑），分別安置於記憶單元與參考單元之位元線DLi與DLR上，其中電晶體之閘極係連接至虛回授電路272之輸出端fbd上’汲極連接至電源供應電位，源極則連接至個別位元線上。虚電流轉電壓轉換電路282之組成包含：一安插於電源供應電位舆接地電位間之串聯形式之虛回授電路272 ’此虛回授電路由一P-通道MOS電晶體 244、一 η-通道MOS電晶體246與一 η-通道MOS電晶體245所組成，電晶體244舆246之閘極同時接收預充電信號SAPC，而電晶艘245之閘極連接至虛記憶單元283之位元線DLD 上’並與η-通道MOS電晶體246並聯，汲極與源極分別並接’並以η-通道MOS電晶體245之汲極作為輸出端FBD ; — n-通道MOS電晶體243作為轉換電晶體，其閘極連接至輸出端FBD且其源極連接至虛記憶單元283之位元線DLD上；又 — η-通道MOS電晶體242作為負載電晶體，其安插於η-通道 MOS電晶體243之汲極與電源供應電位之間。

mm HH 第13頁 446 95 1 五、發明說明（ίο) 本發明中’另行提供了專供之電晶體26〇與261作為將位元線DL 1充電之專供路徑，且控制端由虛預充電電路29〇之輸出信號FBD所執行者為其新特色。此外’如圖中虛線所指之連線，一n_通道M〇s電晶體 253可作為將虛回授電路充電之專供充電電晶體，其閘極連接至輸出端FBD，其汲極連接至電源供應電位，又其源極連接至虛記憶單元283之位元線DLD上。如上所述’除記憶單元MC與參考單元之外，虛記憶單元283係本具體例新提出的，而一與記憶單元MC及參考單元相似’可實行電流對電壓之轉換的電路（虛電流轉電壓轉換電路）282將分配給記憶單元283。虛位元線DLD與記憶單元之位元線DLi或參考單元之位元線DLR相較之下係預先調配為具有較小寄生元件（電阻與電容）。再者’須假設虛回授電路272的特性將更改為較記憶單元MC與參考單元所用者具有較高的判斷電流，且在不超過預期位元線電位（意即不會引起過度預充電）之電位範圍下將充電能力提昇。此外，在供給電荷至記憶單元MC之位元線DU與參考單元之位元線DLR之路徑時，除了轉換電晶體203與213之外，還分別新提供了充電用晶-殖260與261。虛電流轉電壓轉換電路290所用之虚回授電路2 72之輸出FBD除了用於控制虚電流轉電壓轉換電路2 90之轉換電晶體24 3之外’還用於控制專供電晶髏260與261 »

第14頁 446951 五、發明說明（11) 接著將參照圖1與圖2描述上述組成之半導艘裝置之動作。由於記憶單元陣列1〇2在列方向與行方向具有似矩之排列，記憶單元資料之讀取係藉由控制由列解所輸出之字組線ffLO至WLn以及行開關1〇3兩者而單元MC00至MCmn之其-方完成。所選到之記憶單元紅係隐經由位元線DLi輸出至感測放大器1〇4上。 '' 連接至記憶單元之位元線DU係藉由電流感測器104而箱制在低於電源供應電位之特定電位上，且定所選之字組線tfL達到電源供應電位或某特定高電位所選之記憶單元電晶體若為先前已有電子注入其浮動閘者將會導通，而在位元線DLi上的電荷將因而藉此記憶單元而放電至接地電位。換言之，位元線Du變為"〇"準位而感測放大器104所輸出之資料"〇”將被讀出。另一方面，所選記憶單元電晶體之浮動閘若未有電子注入，它將不導通，導致此記憶單元不會放電，而位元線 DLi之電荷因而被保留住》換言之，位元線〇1^變為"】，，準位，而感測放大器104所輪出之資料”丨《將被讀出。感測放大器104尚設有回授電路27〇可將位元線DLi箝制在固定電位，以及一轉換電晶體2〇3可藉由電路27〇之輸出控制而持續供給電荷至位元線上。回授電路27〇之特色是當位元線DL1未達到特定高準位時，在低於電源供應電壓之範圍下供給電荷至位元線DLi上，且朝著增加轉換電晶體203之電荷供給能力的方向動作。

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相反地，當位元線j)L i的電位較預期之低電位為高時，回授電路270將輸出略低之電位以降低位元線電位至預，之低準位，以如上相反之方式控制轉換電晶體2〇3之電荷供給能力’並以降低或停止對位元線DL丨供給電荷的方式動作。亦即’在由回授電路27〇所構成之定電流電路，轉換電晶體203，以及一記憶單元恥其字組線已施以上述電位所共成之情形下，負載電晶體2〇2將可流過定電流以產生一低於電源供應電壓之電壓準位。依據上述操作原則，由負載電晶邇202將根據記憶單元MC對應於資料儲存狀態產生之電流值輸出一電壓，將電壓施於字組線WL之情形下，電路280便可實現電流轉電壓轉換器之功能》記憶單元MC之資料儲存狀態可藉由將電壓V1M之輸出狀態與參考電壓VREF比較而決定，其_VDi係以電流轉電壓轉換電路280將MC所產生之汲極電流轉換而得。輪出電壓VDi與參考電壓VREF係輸入並由電壓輪入式差值放大器201比較以決定資料儲存狀態》通常為產生參考電壓VREF，會採用記憶單元或是—n_ 通道MOS電晶體作為參考單元。如上之相同方式當記憶單元MC之汲極電流被轉成電壓VDi時，參考單元之汲極電流將被轉為電壓並作為參考電壓VREF。此情形下，理想狀況是將位元線等等所產生之寄生元件盡可能置於靠近記憶單元處》此因寄生元件在差值決策 IHII IHm 第16頁 :· 4 4695 ί 五、發明說明（13) 中有相互抵銷之貢獻。其次，參照圖3係顯示輸入信號與内部操作波形，而圖4係顯示描述該操作點之波形圖，且將描述設有虛電流轉電壓轉換電路之電荷供給裝置之電路操作方式。參照圖3可知以外部輸入信號（晶片致能）c ε等之記憶單元之讀出作為起始點，藉由諸如位址變動偵測器（ATD) 等時序產生電路（未顯示）會產生供應感測放大器致能信號 SAE與預充電信號SAPC之各自之脈波。在感測放大器致能信號SAE與預充電信號SAPC兩者因時序產生電路如ATD而動作（送至邏輯準位之低準位）後，預充電信號SAPC將比感測放大器致能信號SAE較早回到休止狀態（邏輯準位之高準位）。此情形下’位元線DLi與DLR回到預充電期間狀態的時間將較預充電信號SAPC之動作狀態略晚，且含括從^充電期間至感測放大器致能信號SAE休止之期間，該襄置將進入感測期間使得差值放大器201可執行，斷動作。記憶單元之字組線WLi (圖3之WL)可配合時序產生電路 ATD之操作而同步或非同步啟動。此情形下字組線孔土係因應電源供應電歷而送至一升高之電壓諸如電源供應電壓準位（預充電期間）或更高之準位（感測期間）。在預充電期間，例如讀取時感測放大器動作之加速係取決於位元線DLi之準位充電至感測所需之預期準位的速度。因此’本發明係藉由改善預充電操作之速度而達成預充電時間之改善。

446 9 5 1 五、發明說明（14) 通常在供應電荷至位元線DLi或DLR時，產生其控制信號FBi或FBR的回授電路270或271係在感測期間於箝制位元線至預定電位後才啟動。此情形下，在預充電期間之初始階段，位元線DL i與 DLR之預充電能力傾向於不足。因此，縮短位元線j)L i與 DLR之預充電時間唯一所需乃藉由產生與利用一虛回授信號FBD以在預充電階段暫時地增強預充電能力。參照圈4，所示曲線402闡明了回授電路270與271车以位元線準位作為輸入下的輸入/輸出特性，又4〇3為虛回授電路272之輸入/輸出特性。此外，轉換電晶體2〇2與203之輸入/輸出特性401，與回授電路之輸入/輸出特性4〇2以及虛回授電路之輸入/輸出特性403之交點顯示了位元線dl與回授電路輸出在無限時間後之收斂準位。本發明中，在預充電階段系統的回授電路之輸出係由具有較曲線402之驅動能力要強之曲線403所主控，又位元線DL之預充電準位，回授輸出FB與FBD隨時間之變動如圖3 所示β 亦即’同時參照圖3與圓4，例如，當被字組線wl所選之記憶單元在先前歷經電子注入且不導通之記憶單元輸出資料"1"(位元線DL之電位為（lV+α))時，在預充電信號 SAPC動作之預充電初始階段，虛回授信號FBD升至高準位而充電之專供路徑之專供充電電晶體260與261將啟動，且連接至記憶單元汲極之位元線DL將迅速充電至電源供應電位。亦即，該裝置之充電能力係由充電之專供路徑所增強 ΙΒΗΗΙ IfBm 第18頁 *，446951 五、發明說明（15) 的。充電之後，回授電路27〇與271之電晶體205.與215將導通而訊號FB將降至低準位。FB之低準位使得轉換電晶體 2 03與213不導通’且分別之輸出電壓VDi與VREF係分別從負載電晶體202與212較電源供應電位降低一臨限電壓而輸出。在此，系統的安排是為了滿足VDi (負輸入端）< VREF(正輸入端）。此二電壓在差值放大器201做比較而輸出結果為資料” Γ。當裝置更附有上述η-通道MOS電晶體253作為虛回授電路充電之專供路徑時，虛回授電路2 72之電晶體245將導通且FBD藉充電之專供路徑的充電而降至低準位，與上述之動作一致。FBD降至低準位後，轉換電晶體243將不導通。另一方面，當記憶單元先前未遭受電子注入而輸出資料時，在預充電信號SAPC動作之階段，虛回授信號FBD升至高準位而充電之專供路徑之電晶體260與2 61將啟動，且連接至記憶單元汲極之位元線DL將被驅策充電至電源供應電位。然而，由於記憶單元導通，位元線DL之電位為（1 να) 且位於邏輯準位之低準位，且由於此低準位，回授電路270與271之電晶體205與215均不導通，且FB升至高準位。轉換電晶體203與213由此高準位所導通，而輸出VDi 之電位等於（電源供應電位vcc)_(負載電晶體202之電阻） X(通過負載電晶體之電流）而在輸出端送出低準位’而 VREF也以類似方式得到低準位（然而，負載電晶體212與通

第19頁 446951 五、發明說明（16) 過負載電晶體之電流的值不同）。在此，裝置設定是為了滿足VDi(負輪入端）>VREF(正輸入端）。此二電壓在差值放大器2 01做比較而輸出結果為資料” 〇 π。換言之，當輸出資料"1"時，在預充電期間，預充電朝DL之終端準位進行（於圖3之DL波形之影線）。然而，當位元線之預充電已有效地完成且預充電信號“％回到休止狀態時，FBD降至低準位，充電之專供路徑之電晶體“ο與 261均不導通，而位元線])L之準位將朝感測時DL原定準位' 目標而改變。 - 以此方式’讀取動作之速度可藉由虛回授電路特性之改善與預充電信號之改善而被提昇。依據本發明之預充電動作，若虚位元線DLD與記憶單元陣列1 0 2以及虛記憶單元陣列1 〇 6之寄生元件（電阻與電容）相同，則容易發生過度預充電，且使裝置特性惡化之可能性增加。為避免如此’僅需將屬餘位元線DLi與DLR之寄生元件做得比屬於虛位元線DLD之寄生元件為小。以此，可以抑制過度預充電之特性。

此外，為調整初始狀態之一致，在感測放大器不動作之狀態下將位元線DL與DLD上的電荷全部放電係一有效方法。因此，便可藉一放電信號DIS將位元線放電以在預充電初期調整其狀態，其與一由ATD所控制之感測放大器預充電信號SAPC同步，其tSAPC處於未動作狀態。此一放電可藉由專供放電之電晶體2 21與231而完成。

第20頁 ^46 95 1 五、發明說明（17) 如上所述’依據本發明，藉由安排感測放大器所用之回授電路使得個別階段均以最佳方式運作.，亦即，預充電與感測階段兩者’便可在彼此獨立的方式下對個別階段實現參數最佳化以增加操作速度。因此，可達成整體讀取動作之加速。參照圖5顯示本發明之另一具體例，與圖2所示之第一具體例不同的是負載電晶體2 62與2 63係加在充電專供之路徑電晶體2 60與261上。其他組成元件均相同，故結構之描述將在此略過。當位元線以充電專供之路徑電晶體26〇與261預充電而導通時’若電源供應電堡設定過高，充電迅速發生可能造成雜訊源而變成引起其他電路失效的原因。對於這樣的電源供應電壓，將建議在充電專供之路徑電晶體260與261之源極或埤極端安插負載電阻電晶體262 與263以限制電荷供給速率之最大值（電流對時間微分）。當負載電阻電晶體262與263的尺寸做得與電流轉電壓轉換電路280與281之負載電阻電晶體2〇2與2〇3完全相同時便可得到最好的電荷供給能力。如前所述，依據本發明之半導體記憶裝置包含一虛電 ?轉電壓轉換裝置可控制一與記憶單元相同之虛記憶單 ^記愧單元具有記憶單元陣狀某—#元件肖—轉換電以供給電荷至此記憶單元，藉由一虛回授裝置，其由 =授接收轉換電晶體之輸出電位，藉轉換電晶體之負載電體以增加或減少電射供給，並藉轉換電晶艘之負載電晶第21頁五、發明說明（18) 體之電荷供更包含一電控制並縮短便可導致兩測階段，藉立的方式下成整體讀取顯見的開本發明之及變化。給改變量對應產生一特定電壓。由於記憶裝置流供應控制裝置藉由虛電流轉電壓轉換裝置以對電流轉電壓轉換裝置之電荷供給所需時間， f階段均以最佳方式運作，亦即，預充電與感感測放大器所用之回授電路，便可在彼此獨實現參數最佳化以增加操作速度β因此，可達動作之加速》是本發明不受限於上述之數個實施例，在不離範圍内，當可對上述具體例之内容作各種修改

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Claims

六、申請專利範園 1. 一半導體記億裝置，包含一位元線，連接至記憶單第一預充電電路，在第一第二預充電電路，在第二第一時段較該第二時段為長。 2·依據申請專利範圍第1項之一與第二時段大體上同時開始 3. 依據申請專利範圍第1項之憶單元係非揮發式。 4. 依據申請專利範圍第1項之一預充電電路包含第一回授電預設電壓上。 5. 依據申請專利範圍第4項之感測放大器，該第一預充電電連接於該感測放大器與電壓供趙以連接於該感測放大器與該依據該位元線之電壓而供以第晶體之閘極上。 6· 1_據申請專利範圍第5項之虚位疋線’該第二預充電電路轉換電晶靉，第二回授電路，載70件與第二轉換電晶饉係於之間串聯，該第二預充電電路生第二回授電壓至該第二轉換元；時段將該時段將該半導體記〇半導體記半導體記路以將該位元線預充電；及位元線預充電，該憶裝置’其中該第憶裝置，其中該記憶裝置’其中該第位元線保持在第一半導體記路更包含應線間；位元線間憶裝置，更包含一 :第一負載元件以以及第一轉換電晶，該第一回授電路一回授電壓至該第一轉換電半導體記包含：第與一預充該電源供依據該虛電晶趙之憶裝置’更包含一二負載元件，第二電元件’該第二負應線與該虛位元線位元線之電壓而產閘極上’該預充電

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元件^據該第一回授電壓以控制對該位元線充電。 .依據申請專利範圍第6項之半導體記憶裝置，其中該第預電路係因應第一控制信號而啟動，該第二預充電電路係因應不同於該第一控制信號之第二控制信號而啟 8. 依據申請專利範圍第6項之半導體記憶裝置，其中該位元線與該虛位元線分別具有第一與第二寄生電容，該第二寄生電容較該第一寄生電容為小。_ 9. 一種半導體記憶裝置，設有一電流感測資料讀取裝置’該電流感測資料讀取裝置從一記憶單元陣列中選擇一特定記憶單元，並在將位元線電位提升至感測所需之預設值後於預充電時在其内產生一導通電流，於預充電時其預充電信號在感測放大器啟動信號動作時發生動作；且利用設有以回授方式將電流改變量予以輸入的回授裝置之電流轉電壓轉換裝置產生一輸出電壓，在一差值放大裝置中^ 此輸出電壓與另一與該電流轉電壓轉換裝置具有相同架構的參考電壓產生裝置所產生的輸出電壓比較，以決定在預充電信號結束後的感測期間記憶單元所存之資料狀態；此半導體記憶裝置之特徵為包含：一虚電流轉電壓轉換裝置’用以控制與記憶單元陣列中某行上之記億單元相同架構之虚記憶單元；以及一轉換電晶體，利用虚回授裝置供烚電荷至記憶單元上；該虛回授裝置藉由回授方式輸入電晶體之輸出電位，並回應該轉換電晶體之一負載電晶體之該電荷供給改變量，而增加或

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