JPS63177397A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、読出しの高速化を図った半導体集積回路装
置に関するものである。

〔従来の技術〕

第２図は、従来の半導体集積回路装置を示すブロック図
の一例である。図において、１はアドレス入力端子（Ａ
Ｏ−Ａｎ）で、これらのアドレス入力端子１から受けた
アドレス信号は、アドレス入力回路２を経由してロウデ
コーダ回路３あるいはコラムデコーダ回路４に入る。ロ
ウデコーダ回路３の出力Ｘ１〜Ｘｍ５はｍ個のメモリト
ランジスタ６の各ゲート電極に接続され、ワード線を形
成するや上記メモリトランジスタ６はソース側をＧＮＤ
に接地し、ドレイン側をビット線７を介してコラムデコ
ーダ回路４の出力Ｙ１〜Ｙｎ８を入力とするビット線選
択トランジスタ９のソース側に接続され、上記ビット線
選択トランジスタ９のドレイン側はセンスアンプ１０に
接続されており、センスアンプ１０はメモリトランジス
タ６の出力を“１”または“０”と判別し出力回路１１
に伝え、出力回路１１は出力端子（Ｄｏ　＝Ｄｍ）　　
１２より出力する。

以上のように従来の上記半導体集積回路装置は、任意の
アドレス入力に対しＤ□−Ｄｍなる並列出力を有するよ
うに構成されている。

なお、一般の半導体集積回路装置では、制御端子および
制御回路があり、この制御回路が集積回路全体をコント
ロー゛ルする構成になっているが、本発明を説明するに
あたり、特に必要としないため第２図では制御端子およ
び制御回路を省略しである。

次に動作について説明する。

第２図において、任意のアドレス信号をＡＱ〜Ａｎなる
アドレス入力端子１に入力することにより、上記アドレ
ス信号はアドレス入力回路２で波形整形、増幅され、ロ
ウデコーダ回路３およびコラムデコーダ回路４に伝えら
れる。上記ロウデコーダ回路３およびコラムデコーダ回
路４はアドレス入力信号に対応した出力５および８をそ
れぞれ出力し、ロウデコーダ回路出力５によって所要の
ワード線のメモリトランジスタ６を選択し、コラムデコ
ーダ回路出力８によって所要のビット線選択トランジス
タ９が選択され、所要のメモリトランジスタ６のビット
線７が選択される。上記メモリトランジスタ６には、予
め１”あるいは“０”の情報が書込まれており、選択さ
れた場合にビット線７とＧＮＤ間が導通、あるいは非導
通となることがそれぞれメモリ情報の１”、“０″に対
応することとなる。

上記アドレス入力信号により選択されたメモリトランジ
スタ６のメモリ情報は、選択されたビ。

ト線７．ビット線選択トランジスタ９を経由してセンス
アンプ１０へ伝えられる。センスアンプ１０では伝えら
れたメモリ情報が“１”あるいは“０″であるかを感知
し出力回路１１へ伝え、出力退路１１はこの信号を波形
整形、増幅し出力端子１２に出力する。

このようにアドレス入力端子１に人力信号が設定されて
から、出力端子１２に出力が得られるまでの時間をアク
セスタイムと称する。

一般的に、上記のような半導体集積回路装置において、
“１”読出しと“０”読出しの場合とによって、また選
択されたメモリトランジスタ６の物理的位置の違い等に
よりアクセスタイムに差が生じる。前者は、“１”読出
しの場合メモリトランジスタ６が選択され導通となるが
、ビット線７の抵抗および寄生容量をそれらの抵抗およ
び寄生容量による時定数によりＧＮＤへ放電することに
よりセンスアンプ１０へ“１″の情報を伝えることとな
るが、“０”読出しの場合には選択されたメモリトラン
ジスタ６が非導通で、ビット線７をＧＮＤレベルにする
必要がなく、アクセスタイムは“１”読出しに比べて高
速となるものである。

次に後者は、メモリトランジスタ６が選択される過、程
において、例えばロウデコーダ３に関して、１本のワー
ド線に複数のメモリトランジスタ６のゲート電極が接続
されており、選択された場合の出力信号５の伝播は、ワ
ード線５の抵抗および寄生容量により左右され、アドレ
ス入力によって選択されるメモリトランジスタ６の位置
によるワード線５の負荷の差によりメモリトランジスタ
６のゲート選択時間に差が生じ、そのままアクセスタイ
ムの差となって現われるものである。

以上のように、アドレス入力端子１　　（ＡＱ〜Ａｎ）
に入力が設定され、出力端子１２（Ｄｏ−Ｄｍ）に出力
が得られるまでのアクセスタイムは、選択されたメモリ
トランジスタの内容１位置などの違いにより出力端子毎
に異なり、最も遅いアクセスタイムが上記半導体集積回
路装置のアクセスタイムとなる。

〔発明が解決しようとする問題点〕 従来の半導体集積回路装置は以上のように構成されてい
るので、メモリ情報および選択されるメモリトランジス
タの物理的位置等に起因して出力端子毎のアクセスタイ
ムに差が生じ、全センスアンプでのメモリ情報の感知が
完了していない状態で、すでにセンスアンプでメモリ情
報の感知が完了し出力回路で波形整形、増幅を行なって
いるデ−タがある場合、出力回路は外部素子等を駆動可
能な出力を得るために駆動能力の充分大きなトランジス
タを備えているため、出力回路の動作中に内部電源配線
に雑音が生じ、センスアンプでビット線の微小な電圧レ
ベルの変化を感知する際に妨げとなり、これがメモリ内
容等によってアクセスタイムに不利な条件となっている
出力端子のアクセスタイムをより遅らせることとなり、
結果的に上記半導体集積回路装置のアクセスタイムを遅
くするという欠点があった。

この発明は、上記のような問題点を改善するためになさ
れたもので、メモリ情報および選択されたメモリトラン
ジスタの物理的位置の違い等に起因する出力端子毎のア
クセスタイムの差をなくし、トータルのアクセスタイム
が改善された半導体集積回路装置を得ることを目的とす
る。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、半導体Ｓ積回路
装置のアクセスタイムを決定する最も遅い出力端子のア
クセスタイムを短縮するために、ロウデコーダ回路およ
びコラムデコーダ回路の出力の論理和をとり、その出力
によりセンスアンプ回路の出力を制御する論理回路を設
けたものである。

〔作用〕

この発明にかかる半導体集積回路装置では、ロウデコー
ダおよびコラムデコーダの出力の論理和をとる論理回路
を設け、この出力により選択されたメモリトランジスタ
のメモリ情報が全センスアンプで判別完了するまで、全
センスアンプの出力を固定し、以下出力回路の出力まで
固定するようにしたので、内部電源の雑音の発生が防止
され、安定した内部電源のためセンスアンプの感知時間
は短縮され、その結果上記半導体集積回路装置は高速化
することとなる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体集積回路装置を
示し、図において、１はアドレス入力端子（Ａｏ＝Ａｎ
）で、これらのアドレス入力端子１から受けたアドレス
信号は、アドレス入力回路２を経由して、ロウデコーダ
回路３あるいはコラムデコーダ回路４に入る。ロウデコ
ーダ回路３の出力Ｘ１〜Ｘｍ５は、ｍ個のメモリトラン
ジスタ６の各ゲート電極に接続され、ワード線を形成す
る。上記メモリトランジスタ６は、ソース側をＧＮＤに
接地し、ドレイン側をビット線７を介してコラムデコー
ダ回路４の出力Ｙ１〜Ｙｎ８を入力とするビット線選択
トランジスタ９のソース側に接続され、上記ビット線選
択トランジスタ９のドレイン側はセンスアンプ１０に接
続されており、センスアンプ１０はメモリトランジスタ
６の出力を１″または“０″と判別し、出力回路ｊ１に
伝え、出力回路１１は出力端子（Ｄｏ　＝Ｄｍ）１２よ
り出力する。１３は第１のｍ入力ＮＯＲでロウデコーダ
回路３の出力Ｘ１〜Ｘ　ｍ　５を入力とし、１４は第２
のｎ入力ＮＯＲでコラムデコーダ回路４の出力Ｙ１〜Ｙ
ｎ８を入力とする。１５はｍ入力Ｎ０Ｒ１３およびｎ入
力ＮＯＲ１４の出力を入力とする第３のＮＯＲ回路であ
り、その出力は次段のインバータ１６の入力となる。１
７はＮｃｈエンハンスメント型トランジスタで構成され
るセンスアンプ出力固定用トランジスタであり、ソース
側はＧＮＤに接地され、ドレイン側はセンスアンプ１０
の出力に接続され、インバータ１６の出力をゲート入力
とする。

次に動作について説明する。

任意のアドレス信号をＡＯ＝Ａｎなるアドレス入力端子
１に入力することにより、上記アドレス信号はアドレス
入力回路２で波形整形、増幅され、ロウデコーダ回路３
およびコラムデコーダ回路４に伝えられる。上記ロウデ
コーダ回路３およびコラムデコーダ回路４は、アドレス
入力信号に対応した出力５および８をそれぞれ出力し、
ロウデコーダ回路出力５によって所要のワード線のメモ
リトランジスタ６を選択し、コラムデコーダ回路出力８
によって所要のビット線選択トランジスタ９が選択され
、所要のメモリトランジスタ６のビット線７が選択され
る。上記メモリトランジスタ６は予め“ｌ”あるいは“
０”の情報が書込まれており、選択された場合にビット
線７とＧＮＤ間が導通、あるいは非導通となることがそ
れぞれメモリ情報の“１”、“０”に対応する。上記ア
ドレス入力信号により選択されたメモリトランジスタ６
のメモリ情報は、選択されたビット線７．ビット線選択
トランジスタ９を経由してセンスアンプ１０へ伝えられ
る。ｍｆｔ１のセンスアンプ１０では、ｍ個のメモリト
ランジスタ６の“１”、“Ｏ”およびメモリトランジス
タ６の位置等の違いで順次メモリ情報の判別が行なわれ
るが、ロウデコーダ回路出力５およびコラムデコーダ回
路出力８を入力とする第１のｍ入力Ｎ０Ｒ１３および第
２のＮ入力ＮＯＲ１４において、アドレス入力信号の変
化の際にはロウデコーダ回路出力５またはコラムデコー
ダ回路出力８のいずれか一方、または両方に変化が生じ
、該各ＮＯＲの入力として感知されるまでにはワード線
およびビ・ノド線選択トランジスタ９等の配線の負荷に
よって時差を生じ、これにより該感知されるまでには両
Ｎ０Ｒ１３，１４またはいずれか一方のＮＯＲは入力が
全て“Ｌ”となり“Ｈ”を出力する。次段の第３のＮ０
ＲＬ５は入力が全て“Ｌ”となるまで、つまりアドレス
入力に対してロウデコーダ回路出力５およびコラムデコ
ーダ回路出力８が各Ｎ０Ｒ１３，１４に感知され、各Ｎ
０Ｒ１３，１４が共に“Ｌ”を出力するまでは“Ｌ”を
出力し、次段インパーク１６により反転され、センスア
ンプ出力固定用トランジスタ１７によりセンスアンプ１
０の出力は“Ｌ”に固定され、以下出力回路１１の出力
まで固定される。この結果、電源配線には雑音が発生せ
ず、全センスアンプ１０でのメモリ情報の判別が安定に
行なわれたと同時にセンスアンプ出力固定用トランジス
タ１７は非導通となり、ｍ個のセンスアンプｌＯは判別
の確定した各メモリ情報を出力回路１１に伝え、波形整
形、増幅し、出力端子（Ｄｏ−Ｄｍ）１２に出力する。

以上のように、本実施例ではメモリ情報およびメモリト
ランジスタ６の位置等に起因する各センスアンプ１０の
判別時間の差により発生する内部電源の雑音の影響によ
る、微小なビット線電位を判別するセンスアンプ１０の
判定時間の増大を各センスアンプ１０のメモリ情報の判
定が完了するまでセンスアンプ１０以降のレベルを固定
することにより防止することができ、その結果、上記半
導体集積回路装置を高速化できることとなる。

なお上記実施例のセンスアンプ出力固定用トランジスタ
１７のソース側はＧＮＤに接地したが、これは出力回路
１１が“Ｌ、”と判定するレベルとすればよく上記と同
様の効果を奏する。

〔発明の効果〕

以上のように、この発明にかかる半導体集積回路装置に
よれば、ロウデコーダ回路の出力およびコラムデコーダ
回路の出力の論理和を検知し、その出力を用いてメモリ
情報やメモリトランジスタの位置等による各センスアン
プの判定時間差に起因する内部電源の雑音発生を抑制し
、安定な状態でセンスアンプを動作させるようにしたの
で、メモリ情報を速く判別することが可能となり、結果
として上記半導体集積回路装置を高速化できるシＪ果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
を示すブロック図、第２図は従来の半導体集積回路装置
を示すブロック図である。 ５・・・ワード線（ロウデコーダ出力）、７・・・ビッ
ト線、６・・・メモリトランジスタ、３・・・ロウデコ
ーダ回路、４・・・コラムデコーダ回路、８・・・コラ
ムデコーダ出力、１０・・・センスアンプ、１３，１４
゜１５・・・第１．第２．第３の七÷−ＮＯＲ回路。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）複数のワード線及びビット線と、これらの交点に
   配置した記憶素子とを備えた半導体集積回路装置におい
   て、 前記ワード線を選択するアドレスデコーダ回路および前
   記ビット線を選択するアドレスデコーダ回路の出力の論
   理和をとりその出力によりセンスアンプ回路の出力を制
   御する論理回路を備えたことを特徴とする半導体集積回
   路装置。
2. （２）上記論理回路は上記ワード線を選択するアドレス
   デコーダ回路の出力を入力とする第１のＮＯＲ回路と、
   上記ビット線を選択するアドレスデコーダ回路の出力を
   入力とする第２のＮＯＲ回路と、上記第１、第２のＮＯ
   Ｒ回路の出力を入力としその出力の反転信号を上記セン
   スアンプ出力固定用トランジスタのゲートに加えるもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。