JPH04137079A

JPH04137079A - Ｉｃメモリカード

Info

Publication number: JPH04137079A
Application number: JP2257377A
Authority: JP
Inventors: Kenji Moronaga; 健次諸永
Original assignee: Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、ＥＥＰＲＯＭを内蔵したＩＣメモリカードに
係り、とくに、外部装置の故障等により論理電源やプロ
グラム電源が遮断されるような事態が発生しても、カー
ド内部のバッファメモリの内容やＥＥＰＲＯＭ素子自体
が破壊されるのを防ぐことのできるようにしたＩＣメモ
リカートに関する。

背景技術メモリカードには、日本電子工業振興協会が標準仕様と
してまとめた「ＩＣメモリカードカイトラインＶｅｒ、
　４Ｊに適合するものが知られている。このＩＣメモリ
カードに搭載する半導体メモリには、ＳＲＡＭ、ＭＡＳ
Ｋ　ＲＯＭ、ＥＰＲＯＭ、　ＥＥＰＲＯＭ等があげられ
る。ＥＥＰＲＯＭとしては、たとえば東芝製の７Ｇ５８
ＦＩＯ００Ｐや、日立製作新製のＨＮ２９Ｇ１０１等が
適用できる。

これらのＥＥＰＲＯＭには、通常２種類の電源が必要で
ある。すなわち、論理電源としての５ｖ電源（Ｖｃｃ）
と、プログラム電源としての１２Ｖ電源（Ｖｐｐ）とで
ある。プログラム電源は、メモリにデータを書き込んだ
り、書き込んだデータを消去するのに使用される。

ところで、ＥＥＰＲＯＭでは、論理電圧Ｖｃｃとプログ
ラム電圧ＶＰＰの投入、遮断順序か指定されている。電
源投入時には、論理電圧Ｖｃｃを投入した後プログラム
電圧ＶＰＩ）を投入し、遮断面には、　プログラム電圧
ｖｐｐを遮断した後、論理電圧Ｖｃｃを遮断するように
指定されている。そのため、ＩＣメモリカードに電源を
供給する主機器側では、ＥＥＰＲＯＭの指定を満たすた
めに、電源の投入・遮断順序をあらかしめ設定し、規定
の順序に従ってオン・オフを行うようになっている。し
かしながら、たとえば主機器側に故障か発生し、論理電
圧ＶｃｃかＩＣメモリカードに供給されず、プログラム
電圧ｖｐｐのみが供給された場合、上記順序が守られな
いこととなり、ＥＥＰＲＯＭが破壊されるおそれがあっ
た。

目的本発明は、このような従来技術の欠点を解消し、外部装
置の故障等により電源の投入・遮断順序が守られず、プ
ログラム電源のみかカートに供給される状態か発生して
も、カード内部のＥＥＰＲＯＭか破壊されるのを防ぐこ
とのできるようにしたＩＣメモリカードを提供すること
を目的とする。

発明の開示本発明によれば、論理電源およびプログラム電源の２種
類の電源によって駆動されるＥＥＰＲＯＭとＥＥＰＲＯ
Ｍ用のバッファメモリとを内蔵し、かつ、電源投入時に
は論理電源を投入した後でプログラム電源を投入し、電
源遮断時にはプログラム電源を遮断した後で論理電源を
遮断するように定められたＩＣメモリカードは、論理電
源を八ツクア・ンフする第１のバックアップ手段と、プ
ログラム電源をバックアップする第２のバックアップ手
段と、論理電源の電圧低下を検出する検出手段と、検出
手段の出力に基づいて、第１および第２のバンクアップ
電源をＥＥＰＲＯＭに供給する給電手段と、検出手段の
出力に基づいて、バッファメモリの内容をＥＥＰＲＯＭ
に退避する退避手段と、退避終了後、プログラム電源を
遮断し、次いで論理電源を遮断する遮断手段とを具備す
る。

実施例の説明次に、添付図面を参照して、本発明によるＩＣメモリカ
ートの実施例を詳細に説明する。

第１図は、この発明の一実施例の構成を示すブロック図
である９同図において、本実施例によるＩＣメモリカー
ド１は、ＩＣメモリカードの本体部分１０と、電源制御
回路２０とを含んだ構成になっている。

カード本体部分ｌＯは、ＳＲＡＭ　ＩＩ　と、制御回路
１２と、ＥＥＰＲＯＭ　１３とを内蔵している。ＳＲＡ
Ｍ　１１は、ＥＥＰＲＯＭ　１３の速度がｄいために、
これを補償するためのバッファメモリとして設けられて
いる。制御回路１２は、アドレス線ＡＤ、データ線ＤＴ
およびコントロール線ＣＴを通して外部装置（主機器）
に接続され、外部装置から指定されたアドレスによって
、ＥＥＰＲＯＭ　１３のアドレスを指定し、このアドレ
スにデータを書き込んだり読み出したりする。この場合
、書込みは、−旦、ＳＲＡＭ　１１に書き込んだ後に行
われる。また、書込み、読出しの選択はコントロール線
ＣＴを通して行われる。

カード本体部分１０には、論理電圧Ｖｃｃとプログラム
電源νｐｐが電源制御回路２０を介して供給されている
。この電源制御回路２０が本発明特有のものであり、論
理電源Ｖｃｅ用の５ｖのバックアップ電源２１と、プロ
グラム電源ＶＰＰ用の１２Ｖのバックアップ電源２２と
が接続されている。これらのバックアップ電源２１およ
び２２には２次電池を用いるのがよいが、充電回路を備
えたコンテンサを使用することも可能である。

第２図は、電源制御回路２０の構成を示す回路図である
。この回路は、５ｖと１２Ｖの２系統の回路とマイクロ
プロセッサ２３とを有している。先ず、５ｖの系統は、
比較器囲Ｐ−５と、切換スイッチＸ５Ｗ−５と、スイフ
チ５Ｗ−５とから構成されている。また！２Ｖの系統は
、比較器ＣＭＰ−１２と、切換スイッチＸ５Ｗ−５と、
スイッチ５Ｗ−５とから構成されている。

比較器ＣＭＰ−５は、主機器側からの５Ｖ（以下、シス
テム５Ｖと呼ぶ）とパンクアップ電源２１がらの５Ｖ（
以下、カード５Ｖと呼ぶ）とを比較し、これら２人力の
電圧が等しければ「０」を出力し、等しくなければ「１
」を出力するものである。同様に比較器ＣＭＰ−１２は
、主機器側からの１２Ｖ（以下、システム１２Ｖと呼ぶ
）とバックアップ電源２２からの１２Ｖ（以下、カート
’１２Ｖと呼ぶ）とを比較し、これら２人力の電圧が等
しければ「０」を出力し、等しくなければ「１」を出力
するものである。

比較器ＣＭＰ−５の出力は、切換スイッチＸ５Ｗ−５の
制御端子とマイクロプロセッサ２３とに供給される。こ
れにより、システム５ｖが供給されているときには、比
較器ＣＭＰ−５の出力が「０」となり、切換スイッチＸ
５Ｗ−５はシステム５Ｖ側に切り換えられる。同様に、
比較器ＣＭＰ−１２の出力は、切換スイッチＸ５Ｗ−１
２の制御端子とマイクロプロセッサ２３とに供給される
。これにより、システム１２Ｖが供給されているときに
は、比較器ＧＮＰ−１２の出力が「０」となり、切換ス
イッチＸ５Ｗ−１２はシステム１２Ｖ側に切り換えられ
る。

マイクロプロセッサ２３は、比較器ＣＭＰ−５と比較器
ＧＮＰ−１２からの信号によって、スイッチ５１１１−
５とスイッチ５Ｗ−１２のオン・オフ制御を行うととも
に、ＳＲＡＭ　１１の退避制御を行う。すなわち、ＳＲ
ＡＭ　１１の内容をＥＥＰＲＯＭ　＋３に退避せよとの
指令ＳＲＡＭ−Ｆを制御回路１２に送るとともに、制御
回路１２から退避終了信号Ｆ−ＥＮＤを受は取るように
なっている。

第３Ａ図および第３Ｂ図は、マイクロプロセッサ２３の
動作を示すフローチャートである。同図において、ステ
ップＳ１〜Ｓ７は電源投入時の、またステップＳ８〜Ｓ
１５は電源遮断時の動作に対応するものである。なお、
初期状態は、システム５ｖ、システム＋２Ｖがともに供
給されていない状態、すなわち比較器ＣＭＰ−５および
比較器ＧＮＰ−１２がともにｒｌＪの状態にあるものと
する。

この初期状態において、マイクロプロセッサ２３は、ス
イッチ５Ｗ−５およびスイッチ５Ｗ−１２をオフとして
、カート５ＶＪ　ヨＵカート１２Ｖ　ノＥＥＰＲＯＭ　
１３　ヘの供給を遮断する（ステップＳｌ）。次にステ
ップＳ２において、システム５ｖがオンになったか、言
い替えれば、比較器ＣＭＰ−５が「０」になったが否か
を調へる。オンになった場合には、比較器ＣＭＰ−５か
らの信号によって切換スイフチＸ５Ｗ−５がシステム５
ｖ側に切り替わるが、これと同時にマイクロプロセッサ
２３は、ステップＳ３にてスイッチ５Ｗ−５をオンとし
てシステム５ｖをＥＥＰＲＯＭ　＋３に供給し、待ち状
態にはいる（ステップＳ４）。一方、オンにならなかっ
たならば、ステップＳ２からステップＳｌに戻る。こう
して、システム５ＶがＥＥＰＲＯＭ　１３に供給される
ようになる。

次に、ステップＳ５において、システム５ｖがオフにな
ったか否か、つまり、比較器ＣＭＰ−５が「１」にな、
ったか否かを問う。オフになった場合は、ステップＳ＋
に戻る。オンのままであれば、ステップＳ６に進み、シ
ステム１２Ｖがオンになったが否かを調べる。オンにな
った場合には、比較器ＣＭＰ−１２５からの信号によっ
て切換スイッチＸ５Ｗ−１２がシステム１２Ｖ側に切り
替わるが、これと同時にマイクロプロセッサ２３は、ス
テップＳ７にてスイッチ５Ｗ−１２をオンとして、シス
テム１２Ｖ　ヲＥＥＰＲＯＭ　１３　ニ９１Ｊ９する。

オンにならなかった場合は、ステップｓ５に戻る。こう
してシステム５ｖおよび１２Ｖが供給されると、ＥＥＰ
ＲＯＭ　＋３は、これらの電圧によって駆動される。

次いで、マイクロプロセッサ２３は、ステップＳ８にお
いて、システム１２Ｖがオフになったか否かすなわち比
較器ＣＨＰ−１２が「１」になったか否かを調べる。オ
フになっていなければ、ステップＳ９において、システ
ム５Ｖがオフになったか否か、つまり比較器ＧＮＰ−５
がｒｌＪになったか否かを調ベオフになっていなければ
、ステップＳ８に戻る。ステップＳ８において、システ
ム１２Ｖがオフの場合切換スイッチＸ５Ｗ−１２はカー
ト１２Ｖ側に切り替わる。同様に、ステップＳ９におい
て、システム５ｖがオフの場合、切換スイッチＸ５Ｗ−
５はカード５ｖ側に切り替わる６ステツプＳ８あるいは
ステップＳ８の結果がオフの場合は、ステフプＳＩＯへ
進み、以下のようにして、ＳＲＡＭ　１１の内容をＥＥ
ＰＲＯＭ　１３に退避する。

先ず、ステップＳＩＯにおいて、マイクロプロセッサ２
３は、制御回路１２へＳＲＡＭ退避命令ＳＲ＾トＦを供
給する。次いで、ステップＳｌｌにおいて、退避終了信
号Ｆ−ＥＮＤを待ち、この信号を受は取り次第、ステッ
プＳ１２にてＳＲＡＭ退避命令をオフとする。こうして
、退避が終了したならば、ステップＳ１２でスイッチ５
Ｗ−１２をオフとした後、所定の時間をおいて（ステッ
プＳ１４　）　、　　ステツプＳ１５にてスイッチ５Ｗ
−５をオフとする。

こうして、外部からプログラム電圧ＶＰＰが加えられて
いても、論理電圧Ｖｃｃか遮断されたときには、カート
５ｖニヨツテＥＥＰＲＯＭ１３ニ５ｖカ供給すれ、ＳＲ
ＡＭ　１１の内容がＥＥＰＲＯＭ　１３に退避される。

その後、先ずプログラム電圧ＶＰＰが遮断され、次いで
カード５ｖが遮断される。これによって、ＥＥＰＲＯＭ
　１３が破壊されるのを防ぐことができる。

効　　果以上説明したように、本発明は、プログラム電圧のみが
ＥＰＲＯＭ旧こ供給されるといった不都合を解消したの
で、ＥＥＰＲＯＭの破壊を防くことができる。

さらに、外部電源遮断時には、バックアップ電源に切り
換えた後、ＳＲＡＭの内容をＥＥＰＲＯＭに退避し、そ
の後で、バックアップ電源を落とすようにしたので、Ｓ
ＲＡＭの内容を保存することができる。

とくにこの点は、ＥＥＰＲＯＭを内蔵したＩＣメモリカ
ードで速度の遅いＥＥＰＲＯＭのためのバッファメモリ
としてＳＲＡＭを使用する場合、不意に電源が落ちても
、バッファメモリの内容がＥＥＰＲＯＭに転送されない
才ま失われてしまうことが防がれるので、効果的である
。

【図面の簡単な説明】

第１図は、この発明によるＩＣメモリカードの一実施例
の全体構成を示すブロック図、第２図は、第１図に示す実施例における電源制御回路の
具体例を示す回路図、第３Ａ図および第３日図は、同実施例におけるマイクロ
プロセッサの動作を例示するフローチャートである。主　部分の符号の説明１　、　　、　、　ＩＣ：メモリカート１０、、、メモ
リカード氷体部分１１゜１２゜１３゜２０゜２１　。２２、− ２３゜ｃｃＰＰＲＡＭ制御回路ＥＰＲＯＭ電源制御回路第１のバックアップ電源第２のバックアップ電源マイクロプロセッサ論理電圧プログラム電圧

Claims

【特許請求の範囲】

１．　論理電源およびプログラム電源の２種類の電源に
よって駆動されるＥＥＰＲＯＭと、該ＥＥＰＲＯＭ用の
バッファメモリとを内蔵し、かつ、電源投入時には論理
電源を投入した後でプログラム電源を投入し、電源遮断
時にはプログラム電源を遮断した後で論理電源を遮断す
るように定められたＩＣメモリカードにおいて、前記論理電源をバックアップする第１のバックアップ手
段と、前記プログラム電源をバックアップする第２のバックア
ップ手段と、前記論理電源の電圧低下を検出する検出手段と、該検出手段の出力に基づいて、前記第１および第２のバ
ックアップ電源を前記ＥＥＰＲＯＭに供給する給電手段
と、前記検出手段の出力に基づいて、前記バッファメモリの
内容を前記ＥＥＰＲＯＭに退避する退避手段と、前記退避終了後、前記プログラム電源を遮断し、次いで
前記論理電源を遮断する遮断手段とを具備することを特
徴とするＩＣメモリカード。
２．　請求項１に記載のＩＣメモリカードにおいて、前
記第１および第２のバックアップ手段は、２次電池を含
むことを特徴とするＩＣメモリカード。
３．　請求項１に記載のＩＣメモリカードにおいて、前
記第１および第２のバックアップ手段は、コンテンサを
含むことを特徴とするＩＣメモリカード。