JPH06342399A - フラッシュメモリ書き込み方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】フラッシュメモリを複数個使用したメモリシス
テムに対する書き込み処理において、失敗したフラッシ
ュメモリに対してだけ再書き込み処理を行うことによ
り、成功したフラッシュメモリへの過書き込みを防止す
ること。 【構成】フラッシュメモリシステムに、書き込みが成功
したか否かの診断結果を保持する情報保持回路１１２を
設け、さらに、情報保持回路１１２に保持されている診
断結果をもとに書き込みに成功したフラッシュメモリ１
０５，１０６の書き込み動作を禁止する書き込み禁止回
路１１３を設けた。 【効果】書き込みに成功したフラッシュメモリに対する
過書き込みを防止できるので、フラッシュメモリが消費
する電力を低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリを使
用した記憶装置に対する書き込み方式に係り、特に書き
込み処理においてフラッシュメモリが消費する電力を低
減するのに好適な書き込み方式に関する。

【０００２】

【従来の技術】近年、書き換え可能な不揮発性メモリと
してフラッシュメモリが注目されている。フラッシュメ
モリはバックアップ電池なしにデータを保持できるの
で、従来のハードディスクやフロッピーディスクに代わ
る記憶媒体として期待されている。

【０００３】ここで、フラッシュメモリの動作を１９９
１年度版日立ICメモリデータブック１第８６８頁から第
８８１頁の記述に基づいて説明する。ＤＲＡＭ，ＳＲＡ
Ｍ等とは異なり、フラッシュメモリに対して読み出し，
書き込み，消去等を行うためには、各動作に対応する制
御コマンドを前もってフラッシュメモリに送っておく必
要がある。フラッシュメモリ制御コマンドの一例を表１
に示す。例えば、読み出し動作はフラッシュメモリがコ
マンドデータ"00H"（「H」は、データが１６進表記であ
ることを示す）を受け取り、チップイネーブル信号，ア
ウトプットイネーブル信号が共にアクティブとなると開
始され、フラッシュメモリはアドレス端子が示すアドレ
スの内容をデータ端子に出力する。

【０００４】

【表１】

【０００５】書き込み動作はコマンドデータ"40H"を受
け取り、チップイネーブル信号，ライトイネーブル信号
が共にアクティブとなると開始され、フラッシュメモリ
はデータ端子に入力されたデータをアドレス端子が示す
アドレスに格納する。ただし、フラッシュメモリは上書
きができない。つまり、書き込み動作は消去動作が行わ
れた後のアドレスに対してしか行うことができない。従
って、フラッシュメモリに既に記憶されているデータを
書き換える場合、書き込み動作の前に消去動作を行って
おく必要がある。

【０００６】ところで、フラッシュメモリには一回の書
き込み動作でデータを必ず書き込めるとは限らないとい
う特徴がある。これはフラッシュメモリのメモリセル構
造に起因するものである。そこで、フラッシュメモリに
正確にデータを書き込むためには、図２に示す手順に従
って書き込み操作を行う必要がある。

【０００７】以下、図２の書き込み操作手順を説明す
る。まず、プログラム電源端子Vppをプログラム電圧12
[V]に昇圧する（処理２０１）。そして、書き込みコマ
ンド"40H"をデータ端子に送り（処理２０２）、チップ
イネーブル信号，ライトイネーブル信号をアクティブに
するとフラッシュメモリ内部にある制御回路は書き込み
サイクルに移行する。書き込みサイクルに移行したフラ
ッシュメモリは書き込み可能となり、次にチップイネー
ブル信号，ライトイネーブル信号がアクティブとなった
時にデータ端子上にあるデータをアドレス端子が示すア
ドレスに取り込む(処理２０３）。使用するフラッシュ
メモリに規定されている書き込み所要時間経過後、メモ
リ内容を確認するためにベリファイコマンド"C0H"を転
送する（処理２０４）。その後メモリ内容を読み出して
処理２０３において転送した書き込みデータと比較し
（処理２０５，２０６）、一致すればプログラム電源端
子Vppに供給されている電圧を5[V]に降圧する（処理２
０７）ことにより書き込み操作は終了する。一致しない
ときは再び書き込みコマンドを転送する処理（処理２０
２）に戻り、書き込みが成功するまで処理２０２から処
理２０６を繰り返す。

【０００８】さて、マイクロコンピュータのデータ幅
は、マイクロコンピュータの高性能化に伴って８ビット
から１６ビット，３２ビットへと拡張されてきた。これ
に追従するためのメモリシステムとして特開平２−２５
３３５４号公報に示されるような技術が開発されてい
る。これをフラッシュメモリを用いたメモリシステムに
適用すると例えば図３に示すような回路になる。一般的
なフラッシュメモリのデータ幅は８ビット構成となって
いるので、フラッシュメモリを用いてマイクロコンピュ
ータのデータ幅に対応したメモリシステムを構成するた
めには、１６ビット幅であれば２個、３２ビット幅であ
れば４個というようにフラッシュメモリを複数個用いる
必要がある。図３ではフラッシュメモリを２個用いて１
６ビットデータ幅のメモリシステムを構成している。

【０００９】以下、図３のメモリシステムを説明する。
同図において、図２に示した操作手順はプログラムとし
てＲＯＭ１０３に格納されている。１０５は１６ビット
データバスD0〜D15における下位８ビットを格納するフ
ラッシュメモリであり、８本あるデータ端子にはD0〜D7
が接続されている。１０６は上位８ビットデータを格納
するフラッシュメモリであり、データ端子にはD8〜D15
が接続されている。フラッシュメモリ１０５，１０６の
チップイネーブル信号，ライトイネーブル信号，アウト
プットイネーブル信号はそれぞれ共通に接続されており
同時にアクティブになる。アドレスデコーダ１０２はCP
U１０１がアドレスバスに送るアドレス信号を解読し、
デコード信号を制御信号生成回路１０４に送る。制御信
号生成回路１０４は上記アドレスデコーダ１０２から送
られるデコード信号とCPU１０１から送られるコントロ
ール信号をもとにフラッシュメモリ１０５，１０６の制
御信号、Vpp電圧制御レジスタ１０８のラッチイネーブ
ル信号を生成する。１０７はリレーを用いた電源切り替
え回路であり、フラッシュメモリのプログラム電源端子
Vppに供給するプログラム電圧を切り替える。電源切り
替え回路１０７の制御はVpp電圧制御レジスタ１０８の
設定によって行う。これを表２に示す。同表からわかる
ようにVpp電圧制御レジスタはCPU１０１のI/Oアドレス
（例えばＣ００４Ｈ番地）に割り当てられている。

【００１０】図３の構成においては、図２に示した操作
手順にしたがって書き込み操作を行えば、フラッシュメ
モリシステムに１６ビットデータ幅でアクセスすること
が可能である。

【００１１】

【発明が解決しようとする課題】上記従来技術で述べた
ように、フラッシュメモリは一回の書き込み動作で必ず
データが書き込めるとは限らず、書き込みに失敗した場
合にはフラッシュメモリに再び書き込み動作をさせる必
要がある。図３に示す構成のメモリシステムに対して図
２に示す操作手順で書き込み操作を行えば１６ビットデ
ータの書き込みが可能である。しかし、上位８ビットま
たは下位８ビットに割り当てられているフラッシュメモ
リのいずれか一方が書き込みに失敗した場合、図２に示
す操作手順では書き込みが成功したフラッシュメモリに
対しても再書き込み動作を行ってしまう。この時、書き
込みに成功したフラッシュメモリは過度の書き込み（以
下、過書き込みと記す）を行うことになり、電力を無駄
に消費してしまう。図３のメモリシステムはこの点に対
して配慮がなされていない。

【００１２】本発明は、フラッシュメモリを複数個用い
たメモリシステムに対する書き込み操作において、フラ
ッシュメモリに対する過書き込みを防ぐことによりフラ
ッシュメモリが消費する電力を低減することを目的とす
る。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明では、フラッシュメモリを複数個用いたメモリ
システムにおいて、書き込みが成功したか否かを診断す
る診断手段と、診断結果を保持する情報保持回路を設け
た。さらに、上記情報保持回路に保持されている情報を
もとに、書き込みに成功したフラッシュメモリに対する
再書き込み処理を禁止する書き込み禁止回路を設けた。

【００１４】

【作用】フラッシュメモリを２個用いたデータ幅１６ビ
ットのメモリシステムに、１６ビットデータを書き込む
場合について図１を用いて説明する。一回目の書き込み
は２個のフラッシュメモリ１０５，１０６に対して実行
される。ＲＯＭ１０３にプログラムとして格納されてい
る診断手段は、書き込み実行後にデータを読み出して各
フラッシュメモリに正しく書き込めたか否かを診断す
る。そして、書き込みに失敗した場合は、上位８ビット
に割り当てられているフラッシュメモリ１０６が書き込
みに失敗したのか、下位８ビットに割り当てられている
フラッシュメモリ１０５が書き込みに失敗したのか、あ
るいは両方失敗したのかを診断する。診断結果は、各フ
ラッシュメモリに対して成功した時は"Ｌ"、失敗した時
は"Ｈ"の電気信号として情報保持回路１１２に格納され
る。書き込み禁止回路１１３は上記情報保持回路１１２
から送られる電気信号に基づいて再書き込み処理を制御
する。例えば上位８ビットに割り当てられているフラッ
シュメモリ１０６が書き込みに失敗した場合には、該フ
ラッシュメモリに対してだけライトイネーブル信号を送
り、下位８ビットに割り当てられているフラッシュメモ
リ１０５に対するライトイネーブル信号は遮断する。こ
れにより、一回目の書き込みに失敗した上位８ビットに
割り当てられているフラッシュメモリ１０６だけが再転
送される書き込みコマンドと書き込みデータを取り込む
ようになる。

【００１５】以上のようにフラッシュメモリを複数個用
いたメモリシステムに、書き込みが成功したか否かを診
断する診断手段と、診断結果を保持する情報保持回路
と、書き込みに成功したフラッシュメモリに対する再書
き込みを禁止する書き込み禁止回路を設けると、書き込
みに失敗し再書き込みが必要なフラッシュメモリに対し
てだけ再書き込み処理が行われる。従って、書き込みに
成功したフラッシュメモリに対する過書き込みを防ぐこ
とができるので、フラッシュメモリが消費する電力を低
減することができる。

【００１６】

【実施例】本発明を施した第一の実施例を図１，図４と
表２により説明する。図１は本発明を施した１６ビット
データ幅のフラッシュメモリシステムであり、図３に示
したメモリシステムに情報保持回路１１２と書き込み禁
止回路１１３を付加したものである。また、図４は図２
の書き込み操作を変更した診断手段であり、ROM１０３
にプログラムとして格納されている。

【００１７】本実施例では、表２に示した２つのI/Oレ
ジスタを使用する。Vpp電圧制御レジスタは図１の１０
８に該当し、CPU１０１がフラッシュメモリのプログラ
ム電源を制御するために使用するレジスタである。再書
き込み情報レジスタは図１の情報保持回路１１２に該当
し、CPU１０１がフラッシュメモリへの書き込み成否診
断結果を書き込むレジスタである。CPU１０１は診断結
果を表２に示すようなデータとしてレジスタに格納す
る。尚、表２に示すI/Oアドレスは使用するコンピュー
タシステムにより変更する必要がある。

【００１８】

【表２】

【００１９】以下、図１に示したメモリシステムの構成
について説明する。１０２はアドレスデコーダであり、
CPU１０１のアドレス信号を解読しデコード信号を制御
信号生成回路１０４に送る。制御信号生成回路１０４は
アドレスデコーダ１０２から送られるデコード信号とCP
U１０１から送られるコントロール信号をもとにフラッ
シュメモリ１０５，１０６の制御信号（CE：チップイネ
ーブル信号、OE：アウトプットイネーブル信号、WE：ラ
イトイネーブル信号）と情報保持回路１１２の制御信号
を生成する。

【００２０】情報保持回路１１２は、データラッチ回路
１１４，１１５により構成される。CPU１０１が書き込
み情報レジスタにアクセスすると、制御信号生成回路１
０４によりデータラッチ回路１１４，１１５のラッチ信
号がアクティブとなり、情報保持回路１１２はデータバ
ス上に送られる書き込み成否診断情報を取り込む。ま
た、１１３は書き込み禁止回路であり、ゲート回路１１
６，１１７により構成され、情報保持回路１１２から送
られてくる電気信号をもとにしてライトイネーブル信号
(WE)を選択遮断する。例えばデータラッチ回路１１４の
Ｑ出力が"Ｌ"のときは、制御信号生成回路１０４が生成
したライトイネーブル信号（WE）をゲート回路１１６が
遮断する。これによりライトイネーブル信号(WE)はWE2
信号にだけ伝わり、フラッシュメモリ１０６だけが書き
込み動作可能となる。

【００２１】Vpp電圧制御レジスタ１０８は、CPU１０１
がVpp電圧制御レジスタ１０８にアクセスすると、制御
信号生成回路１０４によってVpp電圧制御レジスタ１０
８のラッチ信号がアクティブになり、データバス上の制
御データを取り込む。Vpp電圧制御レジスタ１０８のＱ
出力が"Ｌ"のとき、スイッチ１１１は図１に示すように
5[V]側に接続されてる。Vpp電圧制御レジスタ１０８の
Ｑ出力が"Ｈ"になると、Ｑ出力に接続されているインバ
ータ１０９の出力は"Ｌ"となる。この時、電源切り替え
回路１０７のコイル１１０に電流が流れてスイッチ１１
１が12[V]側に切り替わり、フラッシュメモリのVpp端子
にプログラム電圧12[V]が供給される。

【００２２】以下、図４の診断手段について説明する。
図４に示す診断手段は図２に示した書き込み操作手順
に、診断処理として処理４０１，４０５，４１０，４１
１，４１２を加えたものである。

【００２３】はじめにCPU１０１は、処理４０１によっ
て再書き込み情報レジスタに初期値としてデータ"03H"
を設定する。これにより、図１におけるライトイネーブ
ル信号がゲート回路１１６，１１７を通過できるように
なる。次にVpp電圧制御レジスタにデータ"01H"を設定す
ることにより、フラッシュメモリのVpp端子にプログラ
ム電圧12[V]を印加する（処理４０２）。続いてデータ
端子に書き込みコマンド"4040H"を入力する（処理４０
３）。コマンドを受け取った各フラッシュメモリは書き
込みサイクルに移行し、処理４０４で送られてくる書き
込みデータをアドレス端子が示すアドレスに格納する。
ベリファイコマンドを転送するために再書き込み情報レ
ジスタにデータ"03H"を設定し（処理４０５）、所定の
書き込み所要時間経過後にベリファイコマンド"C0C0H"
をデータ端子に入力する（処理４０６）。続いて、処理
４０４で書き込みを行ったアドレスに格納されているデ
ータの読み出しを行なう（処理４０７）。読み出したデ
ータと処理４０４でフラッシュメモリに転送したデータ
が一致するか否かを確認し（処理４０８）、一致すると
きはVpp電圧制御レジスタにデータ"00H"を設定すること
によってVpp端子電圧を5[V]に降圧し（処理４０９）、
再書き込み情報レジスタに終了値としてデータ"00H"を
書き込んで（処理４１０）、フラッシュメモリへの書き
込み操作は終了する。また、一致しない場合は処理４０
７で読み出したメモリデータをもとに、フラッシュメモ
リ１０５，１０６どちらが書き込みに失敗したかを診断
し（処理４１１）、診断結果を表２の再書き込み情報レ
ジスタの項に示した設定データとして再書き込み情報レ
ジスタに書き込む（処理４１２）。以後、書き込み処理
を再び処理４０３から書き込みが成功するまで繰り返
す。

【００２４】本発明を施した第二の実施例を図５に示
す。図５に示すメモリシステムは図１に示したメモリシ
ステムにおける書き込み禁止回路１１３の構成を変えた
ものである。

【００２５】以下、書き込み禁止回路５０１ついて説明
する。書き込み禁止回路５０１はリレーを用いた電源切
り替え回路５０２，５０３により構成される。電源切り
替え回路５０２，５０３は情報保持回路１１２の出力信
号によって制御され、例えばデータラッチ回路１１４の
Ｑ出力が"Ｈ"になると電源切り替え回路５０２のスイッ
チが12[V]側に切り替わり、フラッシュメモリ１０５のV
pp端子にプログラム電圧12[V]が供給される。これによ
り、フラッシュメモリ１０５だけが書き込み動作可能と
なる。

【００２６】次に、図５に示したメモリシステムの診断
手段について図６を用いて説明する。はじめにCPU１０
１は、処理６０１によって再書き込み情報レジスタに初
期値としてデータ"03H"を設定する。これにより、デー
タラッチ回路１１４，１１５のＱ出力が"Ｈ"となり、フ
ラッシュメモリ１０５，１０６のVpp端子にプログラム
電圧12[V]が供給される。以後、図４に示した処理４０
３から処理４０８と同様の処理を行なう。データ端子に
書き込みコマンド"4040H"が入力されると（処理６０
２）、フラッシュメモリは書き込みサイクルに移行し、
処理６０３で送られてくる書き込みデータをアドレス端
子が示すアドレスに格納する。ベリファイコマンドを転
送するために再書き込み情報レジスタにデータ"03H"を
設定し（処理６０４）、所定の書き込み所要時間経過後
にベリファイコマンド"C0C0H"をデータ端子に入力する
（処理６０５）。続いて、処理６０３で書き込みを行っ
たアドレスに格納されているデータの読み出しを行なう
（処理６０６）。読み出したデータと処理６０３でフラ
ッシュメモリに転送したデータが一致するか否かを確認
し（処理６０７）、一致するときは再書き込み情報レジ
スタに終了値としてデータ"00H"を書き込んで（処理６
０８）、フラッシュメモリへの書き込み操作は終了す
る。処理６０８によりフラッシュメモリのVpp端子電圧
は5[V]に降圧される。一方、一致しない場合は処理６０
６で読み出したメモリデータをもとに、フラッシュメモ
リ１０５，１０６どちらが書き込みに失敗したかを診断
し（処理６０９）、診断結果を表２の再書き込み情報レ
ジスタの項に示される設定データとして再書き込み情報
レジスタに書き込む（処理６１０）。処理６１０によ
り、再書き込み処理が必要なフラッシュメモリに対して
だけプログラム電圧12[V]が供給される。以後、書き込
み処理を再び処理６０２から書き込みが成功するまで繰
り返す。

【００２７】書き込み禁止回路を図５に示したような構
成にすると、書き込み成否診断結果を再書き込み情報レ
ジスタに設定することにより、フラッシュメモリのプロ
グラム電源に供給するプログラム電圧を制御できる。従
って、Vpp電圧制御レジスタにアクセスしてフラッシュ
メモリのプログラム電圧を制御する必要がなくなるの
で、書き込み操作手順が簡略化される。尚、本実施例で
はプログラム電圧を制御することによりフラッシュメモ
リの書き込み動作を禁止したが、チップ電源端子に供給
される電圧を制御しても書き込み動作を禁止することが
できる。

【００２８】本発明を施した第三の実施例を図７に示
す。同図に示した診断手段は図３に示したメモリシステ
ムに対して書き込み操作を行う場合に有効である。図３
に示したメモリシステムの回路構成では、書き込みに成
功したフラッシュメモリの書き込み動作を禁止すること
ができない。従って、図７に示したような書き込み操作
手順に沿って書き込み操作を行うことにより、書き込み
に成功したフラッシュメモリに対する書き込み動作を禁
止する。

【００２９】以下、図７を説明する。はじめに、CPU１
０１はフラッシュメモリのVpp端子にプログラム電圧を
供給するために、Vpp制御レジスタにデータ"01H"を書き
込む(処理７０１）。処理７０２において、一回目の書
き込み処理では書き込みコマンドとして"4040H"を転送
する。コマンドを受け取ったフラッシュメモリ１０５，
１０６は書き込みサイクルに移行し、処理７０３で送ら
れてくる書き込みデータをアドレス端子が示すアドレス
に格納する。所定の書き込み所要時間経過後にベリファ
イコマンド"C0C0H"をデータ端子に入力する（処理７０
４）。続いて、処理７０３で書き込みを行ったアドレス
に格納されているデータの読み出しを行ない（処理７０
５）、読み出したデータと処理７０３でフラッシュメモ
リに転送したデータが一致するか否かを確認する（処理
７０６）。一致するときはVpp制御レジスタにデータ"00
H"を設定して（処理７０７）、フラッシュメモリへの書
き込み操作は終了する。また、一致しない場合は処理７
０５で読み出したメモリデータをもとに、フラッシュメ
モリ１０５，１０６どちらが書き込みに失敗したかを診
断し（処理７０８）、診断結果に基づいて書き込みコマ
ンドと書き込みデータを変換する（処理７０９）。処理
７０９実行後、書き込みが成功するまで処理７０２から
再び書き込み処理を行う。

【００３０】書き込みコマンドと書き込みデータの変換
は次のようにして行う。例えば上位８ビットに割り当て
られているフラッシュメモリ１０６が書き込みに失敗し
た場合はコマンドデータを"4011H"とする。ただし、下
位８ビットの値"11H"は使用するフラッシュメモリに規
定されているコマンドデータ（表１参照）以外の値であ
れば他の値でも良い。また、書き込みデータの変換も書
き込みコマンドの変換と同様に行ない、書き込みデータ
の下位８ビットを"11H"に変換する。処理７０９によっ
て書き込みコマンドが"4011H"に、書き込みデータの下
位８ビットが"11H"にそれぞれ変換されると、処理７０
２においてフラッシュメモリ１０５はコマンドデータ"1
1H"を受け取るので、処理７０２実行後でもフラッシュ
メモリ１０５は書き込みサイクルに移行しない。また、
次の処理７０３においてもフラッシュメモリ１０５が受
け取るデータは"11H"なので、フラッシュメモリ１０５
は何の動作も行わない。

【００３１】図７に示した操作手順に従って書き込み操
作を行えば、図３に示したメモリシステムに書き込みを
禁止する回路を設ける必要がないので、メモリシステム
を搭載するために必要な基板面積を節約することができ
る。

【００３２】本発明を施した第四の実施例を図８に示
す。図８に示すメモリシステムの書き込み禁止回路は、
図１と図５に示したメモリシステムの書き込み禁止回路
を組み合わせたものである。

【００３３】以下、書き込み禁止回路８０１について説
明する。書き込み禁止回路８０１は電源切り替え回路８
０２，８０３とゲート回路８０４，８０５により構成さ
れる。各電源切り替え回路と各ゲート回路は情報保持回
路１１２の出力によって制御される。例えば、データラ
ッチ回路１１４のＱ出力が"Ｈ"になると電源切り替え回
路８０２のスイッチが12[V]側に切り替わり、フラッシ
ュメモリ１０５のVpp端子にプログラム電圧12[V]が供給
される。また、ゲート回路８０４は制御信号生成回路１
０４が生成したライトイネーブル信号(WE)をWE1信号に
伝える。

【００３４】図８に示した各電源切り替え回路と各ゲー
ト回路は、情報保持回路１１２の出力によって制御され
る。よって、再書き込み情報レジスタに所定のデータを
設定すれば、プログラム電圧の切り替え制御とライトイ
ネーブル信号(WE)の選択遮断が同時に行える。従って、
図８に示したメモリシステムの診断手段は図６に示した
診断手段と全く同一でよい。

【００３５】書き込み禁止回路を図８に示すような構成
にすると、書き込みに成功したフラッシュメモリに対す
る書き込みの禁止をより確実に行うことができる。

【００３６】

【発明の効果】本発明によれば、フラッシュメモリを複
数個用いたメモリシステムに対する書き込み操作におい
て、書き込みを成功したフラッシュメモリに対する過書
き込みを防止することができるので、フラッシュメモリ
が消費する電力を低減することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す構成図である。

【図２】フラッシュメモリに対する書き込み操作の流れ
図である。

【図３】１６ビットデータ幅のフラッシュメモリシステ
ムを示す構成図である。

【図４】図１に示すフラッシュメモリシステムに対する
書き込み操作の流れ図である。

【図５】本発明の第二の実施例を示す構成図である。

【図６】図５に示すフラッシュメモリシステムに対する
書き込み操作の流れ図である。

【図７】本発明の第三の実施例を示す流れ図である。

【図８】本発明の第四の実施例を示す構成図である。

【符号の説明】

１０１…CPU、１０３…ROM、１０５…フラッシュメモ
リ、１０６…フラッシュメモリ、１１２…情報保持回
路、１１３…書き込み禁止回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】フラッシュメモリを複数個使用して上記フ
   ラッシュメモリが備えるデータ幅より大きいデータ幅を
   構成したメモリシステムに対する書き込み方式におい
   て、上記メモリシステムを構成する各フラッシュメモリ
   にデータを正確に書き込めたか否かを診断する診断手段
   と、上記診断手段により判別される書き込みに成功した
   フラッシュメモリに対して再書き込み処理を禁止する書
   き込み禁止手段を備え、書き込みに失敗したフラッシュ
   メモリに対してだけ再書き込み処理を行うことを特徴と
   するフラッシュメモリ書き込み方式。
2. 【請求項２】請求項１記載のフラッシュメモリシステム
   において、上記診断手段の診断結果を保持する情報保持
   回路を備え、さらに上記情報保持回路が出力する電気信
   号をもとに書き込みに成功したフラッシュメモリに対す
   る書き込み処理を禁止する書き込み禁止回路を備えるこ
   とを特徴とするフラッシュメモリシステム。
3. 【請求項３】請求項２記載のフラッシュメモリシステム
   において、上記書き込み禁止回路は各フラッシュメモリ
   に対するライトイネーブル信号を遮断する回路を備え、
   書き込みに失敗し再書き込みを行う必要があるフラッシ
   ュメモリにだけライトイネーブル信号を送ることを特徴
   とするフラッシュメモリシステム。
4. 【請求項４】請求項２記載のフラッシュメモリシステム
   において、上記書き込み禁止回路はフラッシュメモリの
   プログラム電源端子に供給する電圧をスタンバイ電圧と
   プログラム電圧に切り替える切り替え回路を備え、書き
   込みに失敗し再書き込みを行う必要があるフラッシュメ
   モリのプログラム電源端子にだけプログラム電圧を供給
   することを特徴とするフラッシュメモリシステム。
5. 【請求項５】請求項２記載のフラッシュメモリシステム
   において、上記書き込み禁止回路は各フラッシュメモリ
   に対するライトイネーブル信号を遮断する回路と、フラ
   ッシュメモリのプログラム電源端子に供給する電圧をス
   タンバイ電圧とプログラム電圧に切り替える切り替え回
   路を備え、書き込みに失敗し再書き込みを行う必要があ
   るフラッシュメモリにだけライトイネーブル信号とプロ
   グラム電圧を送ることを特徴とするフラッシュメモリシ
   ステム。
6. 【請求項６】請求項１記載のフラッシュメモリ書き込み
   方式において、上記書き込み禁止手段は、書き込みコマ
   ンド及び書き込みデータ転送処理の際、正確にデータを
   書き込めなかったフラッシュメモリには書き込みコマン
   ドと書き込みデータを再度転送し、書き込めたフラッシ
   ュメモリに対してはフラッシュメモリの動作に関係しな
   いコマンドを転送することにより再書き込み処理を禁止
   することを特徴とするフラッシュメモリ書き込み方式。