JP2001243798A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001243798A JP2000047804A JP2000047804A JP2001243798A JP 2001243798 A JP2001243798 A JP 2001243798A JP 2000047804 A JP2000047804 A JP 2000047804A JP 2000047804 A JP2000047804 A JP 2000047804A JP 2001243798 A JP2001243798 A JP 2001243798A
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Abstract

(57)【要約】 【課題】 本発明は、テスト動作中に効率的に不良セル
を検査可能な半導体記憶装置を提供することを目的とす
る。 【解決手段】 レイトライト動作を実行する半導体記憶
装置は、データを記憶するメモリコア回路と、前回の書
き込み動作のデータを格納するデータラッチ回路と、前
回の書き込み動作のアドレスと現在の読み出し動作のア
ドレスとを比較してアドレスの一致・不一致を決定する
アドレス比較回路と、通常の読み出し動作の際にはアド
レスが不一致の場合に該メモリコア回路よりデータを読
み出しアドレスが一致する場合に該データラッチ回路よ
りデータを読み出し、テスト動作中の読み出し動作の際
にはアドレスの一致・不一致に関わらず該メモリコア回
路よりデータを読み出すように動作を制御する制御回路
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくはレイトライト動作を行う半導体記
憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置には、ライト動作のタイ
ミングのマージンを確保するために、レイトライト動作
を実行するものがある。レイトライト動作とは、あるデ
ータに対する書き込み命令が入力されたときに、そのデ
ータをコア回路のメモリセルに書き込むことなく、内部
バッファに一旦保持する。その後、次のデータに対する
書き込み命令が入力されたときに初めて、最初のデータ
をコア回路のメモリセルに書き込む。後の書き込み命令
に対応するデータは、データバッファに格納され、次の
書き込み命令が入力されるまでデータバッファに残る。
【０００３】データ入力からコア回路へのデータ書き込
みまでは多くの動作ステップが存在するために、一度に
入力データをコア回路に書き込もうとする場合、書き込
み動作が終了するまでには時間がかかる。レイトライト
動作を実行する半導体記憶装置では、一回のデータ書き
込みでは内部バッファへのデータ書き込みまでしか実行
しない。従って、書き込み動作にかかる時間が短くてす
み、十分なタイミングマージンを提供することが出来
る。
【０００４】このレイトライト動作を行う半導体記憶装
置においては、最後に書き込んだデータを読み出す場合
に工夫が必要になる。即ち、最後に書き込んだデータは
データバッファに格納されているために、コア回路のこ
のデータに対応するアドレスのデータを読み出すのでは
なく、データバッファに格納されているデータを読み出
す必要がある。
【０００５】これを実現するために、レイトライト動作
を行う半導体記憶装置においては、入力された読み出し
アドレスを、最後に入力された書き込みアドレスと比較
する動作が行われる。両方のアドレスが一致する場合に
は、コア回路の対応するアドレスからではなく、データ
バッファからデータを読み出す。これによって、前回の
書き込み動作に対応するデータを読み出すことが出来
る。
【０００６】
【発明が解決しようとする課題】しかしこのような構成
の半導体記憶装置では、テスト動作モード時に、本来な
らテストしたいアドレスのセルに対してデータ書き込み
・読み出しを実行する代わりに、データバッファに対し
てデータ書き込み・読み出しを実行する結果となる場合
がある。このような場合、メモリセルの動作の確認が出
来ずに、不良セルをリジェクト出来ないことになる。
【０００７】また更に、レイトライト動作を行う半導体
記憶装置においては、テスト動作中に確実に入力データ
をコア回路に書き込むためには、同一の書き込み命令を
２度与える必要がある。２度目の書き込み命令によっ
て、最初の書き込み命令に対応するデータを、確実にコ
ア回路に書き込むことが出来る。この時、２度目の書き
込み命令に対応するデータは、データバッファに格納さ
れることになるが、次に何らかの書き込み命令が入力さ
れた時点で、このデータはコア回路に書き込まれる。結
果として、同一のメモリセルに同一のデータが２度書き
込まれることになる。
【０００８】テスト動作中に同一のメモリセルに同一の
データが２度書き込まれてしまうと、本来ならリストア
不足としてリジェクトされるべき不良セルに、必要以上
に電荷がチャージされる結果となり、リストア不足のセ
ルとしては検出されなくなってしまう。従って、効率よ
く不良セルをリジェクトすることが難しくなってしま
う。
【０００９】従って、本発明は、テスト動作中に効率的
に不良セルを検査可能な半導体記憶装置を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】請求項１の発明では、レ
イトライト動作を実行する半導体記憶装置は、データを
記憶するメモリコア回路と、前回の書き込み動作のデー
タを格納するデータラッチ回路と、前回の書き込み動作
のアドレスと現在の読み出し動作のアドレスとを比較し
てアドレスの一致・不一致を決定するアドレス比較回路
と、通常の読み出し動作の際にはアドレスが不一致の場
合に該メモリコア回路よりデータを読み出しアドレスが
一致する場合に該データラッチ回路よりデータを読み出
し、テスト動作中の読み出し動作の際にはアドレスの一
致・不一致に関わらず該メモリコア回路よりデータを読
み出すように動作を制御する制御回路を含むことを特徴
とする。
【００１１】請求項２の発明では、請求項１記載の半導
体記憶装置は、前記メモリコア回路から読み出されたデ
ータを増幅する読み出しアンプ回路と、該読み出しアン
プ回路で増幅されたデータを該半導体記憶装置の外部に
出力するデータ入出力バッファを更に含み、前記制御回
路は通常の読み出し動作の際にはアドレスが一致する場
合に該読み出しアンプ回路を不活性にし、テスト動作中
の読み出し動作の際にはアドレスの一致・不一致に関わ
らず該読み出しアンプ回路を活性状態に保つことを特徴
とする。
【００１２】請求項３の発明では、請求項１又は２記載
の半導体記憶装置において、前記制御回路は通常の読み
出し動作の際にはアドレスが一致する場合に前記データ
ラッチ回路に前記前回の書き込み動作のデータを出力さ
せ、テスト動作中の読み出し動作の際にはアドレスの一
致・不一致に関わらず該データラッチ回路に該前回の書
き込み動作のデータを出力させないことを特徴とする。
【００１３】請求項４の発明では、レイトライト動作を
実行する半導体記憶装置は、前回の書き込み動作のアド
レスと現在の読み出し動作のアドレスとを比較してアド
レスの一致・不一致を決定するアドレス比較回路と、通
常の読み出し動作の際にはアドレスが不一致の場合にメ
モリコア回路よりデータを読み出しアドレスが一致する
場合にメモリコア回路でないデータラッチ回路よりデー
タを読み出し、テスト動作中の読み出し動作の際には常
にメモリコア回路よりデータを読み出すように動作を制
御する制御回路を含むことを特徴とする。
【００１４】上記の半導体記憶装置においては、最初の
データ書き込み動作でデータをデータラッチ回路に格納
し次のデータ書き込み動作でデータラッチ回路のデータ
をメモリコア回路に記憶するレイトライト動作を行う構
成において、通常の読み出し動作の際には前回の書き込
みアドレスと現在の読み出しアドレスとが不一致の場合
にメモリコア回路よりデータを読み出しアドレスが一致
する場合にデータラッチ回路よりデータを読み出し、テ
スト動作中の読み出し動作の際にはアドレスの一致・不
一致に関わらず該メモリコア回路よりデータを読み出す
よう制御回路が動作を制御する。
【００１５】従ってテスト動作モード時に、データバッ
ファに対してではなく、本来テストしたいアドレスのセ
ルに対してデータ書き込み・読み出しを実行することが
可能になる。これによって、メモリセルの動作の確認を
効率的に行い、不良セルをリジェクトすることが可能に
なる。
【００１６】請求項５の発明では、書き込みデータの全
ビットのうち上位ビット或いは下位ビットのいずれかを
通常動作時にマスク可能な機能を有する半導体記憶装置
は、テスト動作中は書き込みデータの全ビットをマスク
可能にするマスク制御回路を含むことを特徴とする。
【００１７】請求項６の発明では、請求項５記載の半導
体記憶装置はレイトライト動作を行う構成であって、前
回の書き込み動作のデータを格納するデータラッチ回路
と、該データラッチ回路に格納される該前回の書き込み
データを次の書き込み動作において増幅するライトアン
プ回路と、該ライトアンプで増幅されたデータを記憶す
るメモリコア回路を含み、前記マスク制御回路は該メモ
リコア回路へのデータ書き込みの全ビットをマスクする
ことを特徴とする。
【００１８】請求項７の発明では、請求項６記載の半導
体記憶装置において、前記マスク制御回路は、上位ビッ
トに対するマスク制御信号及び下位ビットに対するマス
ク制御信号を短絡させて全ビットマスク制御信号を生成
するスイッチ回路と、該全ビットマスク制御信号を第１
回目のデータ書き込み動作で記憶し第２回目のデータ書
き込み動作で出力するマスクラッチ回路と、該マスクラ
ッチ回路の出力に応じて前記ライトアンプ回路の活性・
不活性を制御するライトアンプ活性化回路を含むことを
特徴とする。
【００１９】上記の半導体記憶装置は、書き込みデータ
の全ビットのうち上位ビット或いは下位ビットのいずれ
かを通常動作時にマスク可能な機能を有する構成であっ
て、テスト動作中は書き込みデータの全ビットをマスク
可能にするマスク制御回路を含むので、２度目の書き込
み動作におけるメモリコア回路に対するデータ書き込み
の全てのビットをマスクして、同一のメモリセルに同一
のデータが２度書き込まれるのを防ぐことが出来る。
【００２０】
【発明の実施の形態】以下に、添付の図面を用いて本発
明の実施例を説明する。
【００２１】図１は、本発明による半導体記憶装置の実
施例の構成を示す。
【００２２】図１の半導体記憶装置１０は、アドレスバ
ッファ回路１１、コントロールバッファ回路１２、コン
トロールバッファ回路１３、データ入出力バッファ１
４、アドレスラッチ回路１５、ローデコーダ回路１６、
コラムデコーダ回路１７、センスアンプ回路１８、メモ
リコア回路１９、コマンドデコーダ回路２０、タイミン
グコントローラ回路２１、アドレス比較制御回路２２、
ライトアンプ回路２３、バスアンプ活性化回路２４、グ
ローバルデータバスアンプ２５、入力データ制御＆ラッ
チ回路２６、出力データ制御回路２７、マスクスイッチ
回路２８、マスクラッチ回路２９、及びライトアンプ活
性化回路３０を含む。
【００２３】コントロールバッファ回路１２には、制御
信号／ＣＥ、／ＷＥ、及び／OEが入力される。入力され
た制御信号は、コントロールバッファ回路１２からコマ
ンドデコーダ２０に供給される。コマンドデコーダ２０
は、これらの制御信号をデコードし、デコード結果をタ
イミングコントローラ回路２１に供給する。タイミング
コントローラ回路２１は、デコード結果に基づいて、半
導体記憶装置１０の各部の動作を制御する（図１には主
要な制御経路のみが示される）。
【００２４】アドレスバッファ回路１１には、アドレス
信号が入力される。入力されたアドレス信号は、アドレ
スバッファ回路１１からアドレスラッチ回路１５に供給
される。アドレスラッチ回路１５は、供給されたアドレ
スのうち、ローアドレスをローデコーダ回路１６に供給
し、コラムアドレスをコラムデコーダ回路１７に供給す
る。
【００２５】ローデコーダ回路１６は、供給されたロー
アドレスをデコードし、ローアドレスに対応するワード
線を活性化する。例えば読み出し動作の場合、メモリコ
ア回路１９において、ローアドレスに対応するワード線
が活性化されると、対応するメモリセルのデータがセン
スアンプ回路１８に読み出される。コラムデコーダ回路
１７は、アドレスラッチ回路１５から供給されたコラム
アドレスをラッチして、コラムアドレスに対応するコラ
ム線を活性化する。コラム線が活性化されると、対応す
るセンスアンプ回路１８のデータが、グローバルデータ
バスを介してグローバルデータバスアンプ２５に供給さ
れる。
【００２６】グローバルデータバスアンプ２５でデータ
は増幅され、チップデータバスCDBを介して、出力デー
タ制御回路２７に供給される。出力データ制御回路２７
に供給されたデータは、データ入出力バッファ１４を介
して半導体記憶装置外部に読み出される。
【００２７】書き込み動作の場合、半導体記憶装置１０
はレイトライド動作を行うものであり、書き込みデータ
入力からメモリコア回路１９のメモリセルへのデータ書
き込みまでが、一度の書き込み動作で実行されるのでは
なく、２段階に分けて実行される。まず最初の書き込み
命令に対応して、データ入出力バッファ１４に入力され
た書き込みデータは、データバッファとして機能する入
力データ制御＆ラッチ回路２６に格納される。次の書き
込み命令が入力されると、入力データ制御＆ラッチ回路
２６に格納されるデータは、チップデータバスCDBを介
してライトアンプ回路２３に供給され増幅され、選択さ
れたコラムアドレスに対応するセンスアンプ回路１８を
介して、選択されたローアドレスのメモリセルに格納さ
れる。
【００２８】アドレスラッチ回路１５は、前回の書き込
みアドレスを保持している。データ読み出し時には、ア
ドレスラッチ回路１５に格納されている前回の書き込み
アドレスと現在の読み出しアドレスとが比較され、比較
結果がアドレスコンペア情報として、アドレス比較制御
回路２２に供給される。
【００２９】通常動作時には、アドレス比較制御回路２
２は、読み出しアドレスが前回の書き込みアドレスと一
致すると、一致信号ｂａｃｚをＨＩＧＨにする。一致信
号ｂａｃｚがＨＩＧＨになると、バスアンプ活性化回路
２４がグローバルデータバスアンプ２５を不活性にす
る。従って、センスアンプ回路１８から読み出されたデ
ータは、チップデータバスＣＤＢには供給されない。同
時に、ＨＩＧＨの一致信号ｂａｃｚによって、入力デー
タ制御＆ラッチ回路２６がラッチしている前回の書き込
みデータが、チップデータバスＣＤＢを介して出力デー
タ制御回路２７に供給される。これによって、読み出し
アドレスが前回の書き込みアドレスと一致する場合に
は、入力データ制御＆ラッチ回路２６の格納する前回の
書き込みデータが、データ入出力バッファ１４から半導
体記憶装置１０外部に読み出される。
【００３０】読み出しアドレスが前回の書き込みアドレ
スと一致しない場合には、一致信号ｂａｃｚはＬＯＷで
あり、グローバルデータバスアンプ２５は適切なタイミ
ングで活性化され、また入力データ制御＆ラッチ回路２
６は格納するデータを出力しない。従って前述したよう
に、メモリコア回路１９からのデータが、グローバルデ
ータバスアンプ２５を介して、半導体記憶装置１０外部
に読み出される。
【００３１】本発明においては、テスト動作が指定され
た場合には、アドレス比較制御回路２２に入力されるテ
スト信号ＴＥＳＴ１がＬＯＷになる。これによってテス
ト動作中であることをアドレス比較制御回路２２に指示
すると、アドレス比較制御回路２２は、常に一致信号ｂ
ａｃｚをＬＯＷにするよう構成されている。
【００３２】従ってテスト動作中には、前回の書き込み
アドレスが今回の読み出しアドレスと一致するか否かに
関わらず、グローバルデータバスアンプ２５は適切なタ
イミングで活性化され、また入力データ制御＆ラッチ回
路２６は格納するデータを出力しない。従って、メモリ
コア回路１９からのデータが、グローバルデータバスア
ンプ２５を介して読み出される。
【００３３】以下に、アドレスラッチ回路１５及びアド
レス比較制御回路２２の動作について説明する。
【００３４】図２は、アドレスラッチ回路１５及びアド
レス比較制御回路２２の回路構成を示す図である。図２
において、アドレスラッチ回路１５は、アドレス信号の
一つのビットに対する構成が示される。
【００３５】図２のアドレスラッチ回路１５は、ＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタよりなるゲー
ト４１乃至４３、インバータ４４乃至５４、ＮＡＮＤ回
路５５、及びＮＯＲ回路５６及び５７を含む。インバー
タ４８と４９はラッチ回路を構成し、インバータ５０と
５１は別のラッチ回路を構成する。またインバータ５２
乃至５４、ＮＡＮＤ回路５５、及びＮＯＲ回路５６及び
５７は、アドレスを比較するアドレスコンペア回路を構
成する。
【００３６】読み出し開始パルス信号ｒｄｐｘはゲート
４１に入力され、書き込みアドレスラッチ信号ｗａｌｚ
はゲート４２に入力される。更に、書き込み開始パルス
信号ｗｒｐｘがゲート４３に入力される。これらの動作
タイミングに関する信号は、主にタイミングコントロー
ラ回路２１から供給される。また各信号のうちで、
“ｚ”で終わるものは正論理の信号を示し、“ｘ”が最
後についているものは負論理の信号を示す。
【００３７】アドレス書き込み時には、書き込みアドレ
スラッチ信号ｗａｌｚがＨＩＧＨになりゲート４２が開
く。これによって、第１の書き込み命令に対するアドレ
スがアドレスバッファ回路１１から供給されると、イン
バータ４８及び４９よりなるラッチに格納される。第２
のアドレス書き込み命令が供給されると、まず最初に書
き込み開始パルス信号ｗｒｐｘ（負論理信号）がＬＯＷ
になる。これによりインバータ４８及び４９よりなるラ
ッチに格納されていたデータが、ゲート４３を介して、
インバータ５０及び５１よりなるラッチに格納される。
このデータは、アドレスラッチ回路１５から出力され、
ローデコーダ回路１６或いはコラムデコーダ回路１７に
供給される。また２番目の書き込みアドレスは、書き込
みアドレスラッチ信号ｗａｌｚがＨＩＧＨになった時点
で、インバータ４８及び４９よりなるラッチに格納され
る。
【００３８】このように、前回の書き込みアドレス（上
記例では２番目の書き込みアドレス）は、常にインバー
タ４８及び４９よりなるラッチに格納されている。
【００３９】読み出し動作時には、読み出し開始パルス
信号ｒｄｐｘ（負論理信号）がＬＯＷになると、アドレ
スバッファ回路１１から供給されるアドレスは、ゲート
４１を通過して、インバータ５０及び５１よりなるラッ
チに格納される。このデータは、アドレスラッチ回路１
５から出力され、ローデコーダ回路１６或いはコラムデ
コーダ回路１７に供給される。
【００４０】また読み出し動作時には、読み出し状態信
号ｒｅａｄｚがＨＩＧＨになり、アドレスコンペア部を
活性化させる。アドレスコンペア部は、活性化される
と、ゲート４１を介して供給される現在の読み出しアド
レス信号と、インバータ４８及び４９よりなるラッチか
ら供給される前回の書き込みアドレス信号とを比較す
る。両方のアドレス信号が一致する場合、即ち両方のビ
ットが１であるか両方のビットが０である場合に、アド
レスコンペア部はＨＩＧＨの信号を出力する。この信号
は、アドレス比較制御回路２２に供給される。
【００４１】アドレス比較制御回路２２は、ＮＡＮＤ回
路６０及びインバータ６１を含む。アドレス比較制御回
路２２は、アドレスラッチ回路１５から受け取る信号が
全てＨＩＧＨのとき、即ち全てのアドレスビットが一致
したときに、その出力信号である一致信号ｂａｃｚをＨ
ＩＧＨにする。この一致信号ｂａｃｚによって、読み出
し動作時のデータ読み出し元が選択される。
【００４２】図３は、読み出し動作時のデータ読み出し
動作を説明するための図である。図３において、入力デ
ータ制御＆ラッチ回路２６は、データの一つのビットに
対する構成のみを示す。
【００４３】図３の入力データ制御＆ラッチ回路２６
は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタよ
りなるゲート７１、２つのインバータよりなるラッチ回
路７２、インバータ７４、７５、乃至７８、ＮＡＮＤ回
路７９、ＮＯＲ回路７３と８０、ＰＭＯＳトランジスタ
８１、及びＮＭＯＳトランジスタ８２を含む。またバス
アンプ活性化回路２４は、ＮＡＮＤ回路９１及びインバ
ータ９２及び９３を含む。
【００４４】書き込み動作の場合、タイミングコントロ
ーラ回路２１からの書き込みデータラッチパルス信号ｗ
ｄｌｐｚがＨＩＧＨになると、ゲート７１が開き、デー
タ入出力バッファ１４から供給される書き込みデータが
ラッチ７２に格納される。ラッチ７２に格納されたデー
タは、次の書き込み命令で書き込み開始パルス信号ｗｒ
ｐｚがＨＩＧＨになると、ＰＭＯＳトランジスタ８１及
びＮＭＯＳトランジスタ８２よりなる回路の出力として
現れ、インバータ７７及び７８よりなるラッチ回路に格
納されると共に、入力データ制御＆ラッチ回路２６外部
に出力される。このとき書き込み動作中であるから一致
信号ｂａｃｚはＬＯＷである。
【００４５】読み出し動作の場合、今回の読み出しアド
レスと前回の書き込みアドレスが不一致の場合、一致信
号ｂａｃｚはＬＯＷである。従って、ＰＭＯＳトランジ
スタ８１及びＮＭＯＳトランジスタ８２は共にオフとな
り、出力はＨＩＧＨでもＬＯＷでもない浮遊状態とな
る。このときバスアンプ活性化回路２４において、一致
信号ｂａｃｚはＬＯＷであるから、バスアンプ活性化信
号ｓｈｅｚがグローバルデータバスアンプ２５に供給さ
れ、グローバルデータバスアンプ２５を活性化する。こ
のようにして、今回の読み出しアドレスと前回の書き込
みアドレスが不一致の場合、メモリコア回路１９から読
み出されたデータが、センスアンプ回路１８及びグロー
バルデータバスアンプ２５を介してチップデータバスＣ
ＤＢに供給され、更にデータ入出力バッファ１４の出力
用バッファ１４Ａを介して半導体記憶装置１０外部に読
み出される。
【００４６】今回の読み出しアドレスと前回の書き込み
アドレスが一致する場合、一致信号ｂａｃｚはＨＩＧＨ
である。従って、入力データ制御＆ラッチ回路２６にお
いて、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジ
スタ８２からなる回路の出力は、前回の書き込みデータ
となる。このときバスアンプ活性化回路２４において
は、一致信号ｂａｃｚはＨＩＧＨであるから、インバー
タ９３の出力は常にＬＯＷとなる。従って、グローバル
データバスアンプ２５は不活性となる。このようにし
て、今回の読み出しアドレスと前回の書き込みアドレス
が一致する場合には、グローバルデータバスアンプ２５
が不活性となり、入力データ制御＆ラッチ回路２６が前
回の書き込みデータをチップデータバスＣＤＢに出力す
ることで、前回の書き込みデータが出力用バッファ１４
Ａを介して半導体記憶装置１０外部に読み出される。
【００４７】テスト動作の場合には、前述のように、常
に一致信号ｂａｃｚがＬＯＷになる。従って今回の読み
出しアドレスと前回の書き込みアドレスが一致するか否
かに関わらず、入力データ制御＆ラッチ回路２６におい
て、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジス
タ８２は共にオフとなり、出力はＨＩＧＨでもＬＯＷで
もない状態となる。更に、バスアンプ活性化回路２４に
よって、グローバルデータバスアンプ２５は活性化され
る。このようにして、テスト動作の場合には、メモリコ
ア回路１９から読み出されたデータが、センスアンプ回
路１８及びグローバルデータバスアンプ２５を介してチ
ップデータバスＣＤＢに供給され、更にデータ入出力バ
ッファ１４の出力用バッファ１４Ａを介して半導体記憶
装置１０外部に読み出される。
【００４８】以上のようにして、テスト動作の場合に
は、今回の読み出しアドレスと前回の書き込みアドレス
が一致するか否かに関わらず、今回指定した読み出しア
ドレスのメモリセルからデータを読み出すことが可能に
なる。
【００４９】以下においては、テスト動作中にメモリセ
ルにデータを２回書き込む動作を回避する構成について
説明する。
【００５０】前述のように、レイトライト動作を行う半
導体記憶装置においては、テスト動作中に確実に入力デ
ータをコア回路に書き込むためには、同一の書き込み命
令を２度与える必要がある。しかしながら、テスト動作
中に同一のメモリセルに同一のデータが２度書き込まれ
てしまうと、本来ならリストア不足としてリジェクトさ
れるべき不良セルに、必要以上に電荷がチャージされる
結果となり、リストア不足のセルとしては検出されなく
なってしまう。
【００５１】図１において、本発明による半導体記憶装
置１０は、従来のＳＲＡＭと同様のインターフェースと
して、入力データの上位ビットをマスクする機能及び下
位ビットをマスクする機能が設けられている。上位ビッ
トをマスクするためには制御信号／ＵＢをコントロール
バッファ回路１３に入力し、下位ビットをマスクするた
めには制御信号／ＬＢをコントロールバッファ回路１３
に入力する。従って、このマスク機能を用いれば、書き
込みデータの２度目の書き込みにおいて、書き込みデー
タをマスクすることで２度目のデータ書き込みを回避す
ることが出来る。
【００５２】但し、従来のＳＲＡＭと同様のインターフ
ェースでは、下位ビット或いは上位ビットのいずれかし
かマスクできないため、全てのビットをマスク可能な構
成を提供する必要がある。
【００５３】本発明による半導体記憶装置１０において
は、テスト動作中にはテスト信号ＴＥＳＴ２によって、
上位ビット用の制御信号／ＵＢ及び下位ビット用の制御
信号／ＬＢをマスクスイッチ回路２８でショートさせ
て、全ビットに対するマスク制御信号を生成する。この
全ビットに対するマスク制御信号を、マスクラッチ回路
２９でラッチする。このマスクラッチ回路２９から全ビ
ットマスク制御信号をライトアンプ活性化回路３０に供
給して、ライトアンプ活性化回路３０を制御して、ライ
トアンプ回路２３を非活性にする。これによって、本発
明による半導体記憶装置１０においては、２度の書き込
み動作のうちで、２度目の書き込み動作をマスクするこ
とが可能となる。
【００５４】図４は、マスクスイッチ回路２８、マスク
ラッチ回路２９、及びライトアンプ活性化回路３０の回
路構成を示す図である。
【００５５】マスクスイッチ回路２８は、ＮＭＯＳトラ
ンジスタとＰＭＯＳトランジスタよりなるゲート１０１
及びインバータ１０２を含む。マスクラッチ回路２９
は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタより
なるゲート１１１及び１１２、２つのインバータよりな
るラッチ回路１１５及び１１６、及びインバータ１１３
及び１１４を含む。またライトアンプ活性化回路３０
は、インバータ１２１、ＮＡＮＤ回路１２２、及びイン
バータ１２３を含む。
【００５６】マスクスイッチ回路２８にＴＥＳＴ２信号
が入力されると、ゲート１０１が開き、上位ビット用の
制御信号／ＵＢ及び下位ビット用の制御信号／ＬＢがシ
ョートされる。第１の書き込み命令に対応して、マスク
ラッチ回路２９に供給される書き込みアドレスラッチ信
号ｗａｌｚがＨＩＧＨになると、ショートされた全ビッ
ト用のマスク制御信号は、ラッチ１１５に格納される。
ラッチ１１５に格納されたマスク制御信号は、第２の書
き込み命令に対応して、マスクラッチ回路２９に供給さ
れる書き込み開始パルス信号ｗｒｐｘがＬＯＷになる
と、ラッチ１１６に格納される。
【００５７】ラッチ１１６に格納された全ビット用のマ
スク制御信号は、マスクラッチ回路２９からライトアン
プ活性化回路３０に供給される。このマスク制御信号は
正論理信号であり、マスクする場合にＨＩＧＨになる。
従って、インバータ１２１の出力はＬＯＷとなり、ライ
トアンプ活性化回路３０に供給されるライトアンプ活性
化信号ｗｅｐｚは、ライトアンプ活性化回路３０からラ
イトアンプ回路２３に供給されない。従って、ライトア
ンプ回路２３は不活性となり、２度目の書き込み動作時
にはメモリコア回路１９（図１）にデータが書き込まれ
ない。
【００５８】尚、マスクスイッチ回路２８にテスト信号
ＴＥＳＴ２が供給されない場合には、通常のＳＲＡＭの
データマスク制御と同様であり、従来技術の範囲内であ
る。これに関する動作説明及び回路構成の説明は省略す
る。
【００５９】また上位ビット用の制御信号／ＵＢ（負論
理信号）及び下位ビット用の制御信号／ＬＢ（負論理信
号）が共にＬＯＷの場合、テスト動作中であっても、マ
スクラッチ回路２９からライトアンプ活性化回路３０に
供給されるマスク制御信号（正論理信号）はＬＯＷとな
る。従ってこの場合には、ライトアンプ活性化信号ｗｅ
ｐｚがライトアンプ活性化回路３０からライトアンプ回
路２３に供給され、メモリコア回路１９に対するデータ
書き込みが行われる。
【００６０】以上のように、本発明による半導体記憶装
置１０においては、従来のＳＲＡＭと同様のインターフ
ェースとして入力データの上位ビットをマスクする機能
及び下位ビットをマスクする機能が設けられおり、テス
ト動作中には上位ビットをマスクする制御信号と下位ビ
ットをマスクする制御信号とをショートして、全ビット
に対するマスク制御信号を生成する。この全ビットマス
ク制御信号を用いることで、２度目の書き込み動作にお
けるメモリコア回路１９に対するデータ書き込みをマス
クして、同一のメモリセルに同一のデータが２度書き込
まれるのを防ぐことが出来る。
【００６１】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００６２】
【発明の効果】本発明による半導体記憶装置において
は、最初のデータ書き込み動作でデータをデータラッチ
回路に格納し次のデータ書き込み動作でデータラッチ回
路のデータをメモリコア回路に記憶するレイトライト動
作を行う構成において、通常の読み出し動作の際には前
回の書き込みアドレスと現在の読み出しアドレスとが不
一致の場合にメモリコア回路よりデータを読み出し、ア
ドレスが一致する場合にデータラッチ回路よりデータを
読み出し、テスト動作中の読み出し動作の際にはアドレ
スの一致・不一致に関わらず該メモリコア回路よりデー
タを読み出すよう制御回路が動作を制御する。
【００６３】従ってテスト動作モード時に、データバッ
ファに対してではなく、本来テストしたいアドレスのセ
ルに対してデータ書き込み・読み出しを実行することが
可能になる。これによって、メモリセルの動作の確認を
効率的に行い、不良セルをリジェクトすることが可能に
なる。
【００６４】また本発明による半導体記憶装置は、書き
込みデータの全ビットのうち上位ビット或いは下位ビッ
トのいずれかを通常動作時にマスク可能な機能を有する
構成であって、テスト動作中は書き込みデータの全ビッ
トをマスク可能にするマスク制御回路を含むので、２度
目の書き込み動作におけるメモリコア回路に対するデー
タ書き込みの全てのビットをマスクして、同一のメモリ
セルに同一のデータが２度書き込まれるのを防ぐことが
出来る。
【００６５】従って、リストア不足としてリジェクトさ
れるべきセルが確実に不良セルとして検出されることに
なり、半導体記憶装置の試験において効率よく不良セル
をリジェクト可能になる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の実施例の構成を
示す図である。
【図２】アドレスラッチ回路及びアドレス比較制御回路
の回路構成を示す図である。
【図３】読み出し動作時のデータ読み出し動作を説明す
るための図である。
【図４】マスクスイッチ回路、マスクラッチ回路、及び
ライトアンプ活性化回路の回路構成を示す図である。
【符号の説明】
１０ 半導体記憶装置 １１ アドレスバッファ回路 １２ コントロールバッファ回路 １３ コントロールバッファ回路 １４ データ入出力バッファ １５ アドレスラッチ回路 １６ ローデコーダ回路 １７ コラムデコーダ回路 １８ センスアンプ回路 １９ メモリコア回路 ２０ コマンドデコーダ回路 ２１ タイミングコントローラ回路 ２２ アドレス比較制御回路 ２３ ライトアンプ回路 ２４ バスアンプ活性化回路 ２５ グローバルデータバスアンプ ２６ 入力データ制御＆ラッチ回路 ２７ 出力データ制御回路 ２８ マスクスイッチ回路 ２９ マスクラッチ回路 ３０ ライトアンプ活性化回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤岡 伸也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B015 KB92 MM07 MM10 RR05 5B018 GA03 HA25 NA03 QA13 RA11 5B024 AA15 BA25 BA29 CA07 EA04 5L106 AA01 DD12 EE02 FF01 GG05

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】レイトライト動作を実行する半導体記憶装
    置であって、 データを記憶するメモリコア回路と、 前回の書き込み動作のデータを格納するデータラッチ回
    路と、 前回の書き込み動作のアドレスと現在の読み出し動作の
    アドレスとを比較してアドレスの一致・不一致を決定す
    るアドレス比較回路と、 通常の読み出し動作の際にはアドレスが不一致の場合に
    該メモリコア回路よりデータを読み出しアドレスが一致
    する場合に該データラッチ回路よりデータを読み出し、
    テスト動作中の読み出し動作の際にはアドレスの一致・
    不一致に関わらず該メモリコア回路よりデータを読み出
    すように動作を制御する制御回路を含むことを特徴とす
    る半導体記憶装置。
  2. 【請求項２】前記メモリコア回路から読み出されたデー
    タを増幅する読み出しアンプ回路と、 該読み出しアンプ回路で増幅されたデータを該半導体記
    憶装置の外部に出力するデータ入出力バッファを更に含
    み、前記制御回路は通常の読み出し動作の際にはアドレ
    スが一致する場合に該読み出しアンプ回路を不活性に
    し、テスト動作中の読み出し動作の際にはアドレスの一
    致・不一致に関わらず該読み出しアンプ回路を活性状態
    に保つことを特徴とする請求項１記載の半導体記憶装
    置。
  3. 【請求項３】前記制御回路は通常の読み出し動作の際に
    はアドレスが一致する場合に前記データラッチ回路に前
    記前回の書き込み動作のデータを出力させ、テスト動作
    中の読み出し動作の際にはアドレスの一致・不一致に関
    わらず該データラッチ回路に該前回の書き込み動作のデ
    ータを出力させないことを特徴とする請求項１又は２記
    載の半導体記憶装置。
  4. 【請求項４】前回の書き込み動作のアドレスと現在の読
    み出し動作のアドレスとを比較してアドレスの一致・不
    一致を決定するアドレス比較回路と、 通常の読み出し動作の際にはアドレスが不一致の場合に
    メモリコア回路よりデータを読み出しアドレスが一致す
    る場合にメモリコア回路でないデータラッチ回路よりデ
    ータを読み出し、テスト動作中の読み出し動作の際には
    常にメモリコア回路よりデータを読み出すように動作を
    制御する制御回路を含むことを特徴とするレイトライト
    動作を実行する半導体記憶装置。
  5. 【請求項５】書き込みデータの全ビットのうち上位ビッ
    ト或いは下位ビットのいずれかを通常動作時にマスク可
    能な機能を有する半導体記憶装置であって、テスト動作
    中は書き込みデータの全ビットをマスク可能にするマス
    ク制御回路を含むことを特徴とする半導体記憶装置。
  6. 【請求項６】前記半導体記憶装置はレイトライト動作を
    行う構成であって、 前回の書き込み動作のデータを格納するデータラッチ回
    路と、 該データラッチ回路に格納される該前回の書き込みデー
    タを次の書き込み動作において増幅するライトアンプ回
    路と、 該ライトアンプで増幅されたデータを記憶するメモリコ
    ア回路を含み、前記マスク制御回路は該メモリコア回路
    へのデータ書き込みの全ビットをマスクすることを特徴
    とする請求項５記載の半導体記憶装置。
  7. 【請求項７】前記マスク制御回路は、 上位ビットに対するマスク制御信号及び下位ビットに対
    するマスク制御信号を短絡させて全ビットマスク制御信
    号を生成するスイッチ回路と、 該全ビットマスク制御信号を第１回目のデータ書き込み
    動作で記憶し第２回目のデータ書き込み動作で出力する
    マスクラッチ回路と、 該マスクラッチ回路の出力に応じて前記ライトアンプ回
    路の活性・不活性を制御するライトアンプ活性化回路を
    含むことを特徴とする請求項６記載の半導体記憶装置。
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