JP2007080515A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、テスト動作中に効率的に不良セルを検査可能な半導体記憶装置を提供することを目的とする。
【解決手段】
書き込みデータの全ビットのうち上位ビット或いは下位ビットのいずれかを通常動作時にマスク可能な機能を有する半導体記憶装置は、テスト動作中は書き込みデータの全ビットをマスク可能にするマスク制御回路を含むことを特徴とする。
【選択図】図１

Description

本発明は、一般に半導体記憶装置に関し、詳しくはレイトライト動作を行う半導体記憶装置に関する。

半導体記憶装置には、ライト動作のタイミングのマージンを確保するために、レイトライト動作を実行するものがある。レイトライト動作とは、あるデータに対する書き込み命令が入力されたときに、そのデータをコア回路のメモリセルに書き込むことなく、内部バッファに一旦保持する。その後、次のデータに対する書き込み命令が入力されたときに初めて、最初のデータをコア回路のメモリセルに書き込む。後の書き込み命令に対応するデータは、データバッファに格納され、次の書き込み命令が入力されるまでデータバッファに残る。

データ入力からコア回路へのデータ書き込みまでは多くの動作ステップが存在するために、一度に入力データをコア回路に書き込もうとする場合、書き込み動作が終了するまでには時間がかかる。レイトライト動作を実行する半導体記憶装置では、一回のデータ書き込みでは内部バッファへのデータ書き込みまでしか実行しない。従って、書き込み動作にかかる時間が短くてすみ、十分なタイミングマージンを提供することが出来る。

このレイトライト動作を行う半導体記憶装置においては、最後に書き込んだデータを読み出す場合に工夫が必要になる。即ち、最後に書き込んだデータはデータバッファに格納されているために、コア回路のこのデータに対応するアドレスのデータを読み出すのではなく、データバッファに格納されているデータを読み出す必要がある。

これを実現するために、レイトライト動作を行う半導体記憶装置においては、入力された読み出しアドレスを、最後に入力された書き込みアドレスと比較する動作が行われる。両方のアドレスが一致する場合には、コア回路の対応するアドレスからではなく、データバッファからデータを読み出す。これによって、前回の書き込み動作に対応するデータを読み出すことが出来る。

しかしこのような構成の半導体記憶装置では、テスト動作モード時に、本来ならテストしたいアドレスのセルに対してデータ書き込み・読み出しを実行する代わりに、データバッファに対してデータ書き込み・読み出しを実行する結果となる場合がある。このような場合、メモリセルの動作の確認が出来ずに、不良セルをリジェクト出来ないことになる。

また更に、レイトライト動作を行う半導体記憶装置においては、テスト動作中に確実に入力データをコア回路に書き込むためには、同一の書き込み命令を２度与える必要がある。２度目の書き込み命令によって、最初の書き込み命令に対応するデータを、確実にコア回路に書き込むことが出来る。この時、２度目の書き込み命令に対応するデータは、データバッファに格納されることになるが、次に何らかの書き込み命令が入力された時点で、このデータはコア回路に書き込まれる。結果として、同一のメモリセルに同一のデータが２度書き込まれることになる。

テスト動作中に同一のメモリセルに同一のデータが２度書き込まれてしまうと、本来ならリストア不足としてリジェクトされるべき不良セルに、必要以上に電荷がチャージされる結果となり、リストア不足のセルとしては検出されなくなってしまう。従って、効率よく不良セルをリジェクトすることが難しくなってしまう。

従って、本発明は、テスト動作中に効率的に不良セルを検査可能な半導体記憶装置を提供することを目的とする。

請求項１の発明では、書き込みデータの全ビットのうち上位ビット或いは下位ビットのいずれかを通常動作時にマスク可能な機能を有する半導体記憶装置は、テスト動作中は書き込みデータの全ビットをマスク可能にするマスク制御回路を含むことを特徴とする。

請求項２の発明では、請求項１記載の半導体記憶装置はレイトライト動作を行う構成であって、前回の書き込み動作のデータを格納するデータラッチ回路と、該データラッチ回路に格納される該前回の書き込みデータを次の書き込み動作において増幅するライトアンプ回路と、該ライトアンプで増幅されたデータを記憶するメモリコア回路を含み、前記マスク制御回路は該メモリコア回路へのデータ書き込みの全ビットをマスクすることを特徴とする。

請求項３の発明では、請求項２記載の半導体記憶装置において、前記マスク制御回路は、上位ビットに対するマスク制御信号及び下位ビットに対するマスク制御信号を短絡させて全ビットマスク制御信号を生成するスイッチ回路と、該全ビットマスク制御信号を第１回目のデータ書き込み動作で記憶し第２回目のデータ書き込み動作で出力するマスクラッチ回路と、該マスクラッチ回路の出力に応じて前記ライトアンプ回路の活性・不活性を制御するライトアンプ活性化回路を含むことを特徴とする。

半導体記憶装置は、書き込みデータの全ビットのうち上位ビット或いは下位ビットのいずれかを通常動作時にマスク可能な機能を有する構成であって、テスト動作中は書き込みデータの全ビットをマスク可能にするマスク制御回路を含むので、２度目の書き込み動作におけるメモリコア回路に対するデータ書き込みの全てのビットをマスクして、同一のメモリセルに同一のデータが２度書き込まれるのを防ぐことが出来る。

従って、リストア不足としてリジェクトされるべきセルが確実に不良セルとして検出されることになり、半導体記憶装置の試験において効率よく不良セルをリジェクト可能になる。

以下に、添付の図面を用いて本発明の実施例を説明する。

図１は、本発明による半導体記憶装置の実施例の構成を示す。

図１の半導体記憶装置１０は、アドレスバッファ回路１１、コントロールバッファ回路１２、コントロールバッファ回路１３、データ入出力バッファ１４、アドレスラッチ回路１５、ローデコーダ回路１６、コラムデコーダ回路１７、センスアンプ回路１８、メモリコア回路１９、コマンドデコーダ回路２０、タイミングコントローラ回路２１、アドレス比較制御回路２２、ライトアンプ回路２３、バスアンプ活性化回路２４、グローバルデータバスアンプ２５、入力データ制御＆ラッチ回路２６、出力データ制御回路２７、マスクスイッチ回路２８、マスクラッチ回路２９、及びライトアンプ活性化回路３０を含む。

コントロールバッファ回路１２には、制御信号／ＣＥ、／ＷＥ、及び／OEが入力される。入力された制御信号は、コントロールバッファ回路１２からコマンドデコーダ２０に供給される。コマンドデコーダ２０は、これらの制御信号をデコードし、デコード結果をタイミングコントローラ回路２１に供給する。タイミングコントローラ回路２１は、デコード結果に基づいて、半導体記憶装置１０の各部の動作を制御する（図１には主要な制御経路のみが示される）。

アドレスバッファ回路１１には、アドレス信号が入力される。入力されたアドレス信号は、アドレスバッファ回路１１からアドレスラッチ回路１５に供給される。アドレスラッチ回路１５は、供給されたアドレスのうち、ローアドレスをローデコーダ回路１６に供給し、コラムアドレスをコラムデコーダ回路１７に供給する。

ローデコーダ回路１６は、供給されたローアドレスをデコードし、ローアドレスに対応するワード線を活性化する。例えば読み出し動作の場合、メモリコア回路１９において、ローアドレスに対応するワード線が活性化されると、対応するメモリセルのデータがセンスアンプ回路１８に読み出される。コラムデコーダ回路１７は、アドレスラッチ回路１５から供給されたコラムアドレスをラッチして、コラムアドレスに対応するコラム線を活性化する。コラム線が活性化されると、対応するセンスアンプ回路１８のデータが、グローバルデータバスを介してグローバルデータバスアンプ２５に供給される。

グローバルデータバスアンプ２５でデータは増幅され、チップデータバスCDBを介して、出力データ制御回路２７に供給される。出力データ制御回路２７に供給されたデータは、データ入出力バッファ１４を介して半導体記憶装置外部に読み出される。

書き込み動作の場合、半導体記憶装置１０はレイトライド動作を行うものであり、書き込みデータ入力からメモリコア回路１９のメモリセルへのデータ書き込みまでが、一度の書き込み動作で実行されるのではなく、２段階に分けて実行される。まず最初の書き込み命令に対応して、データ入出力バッファ１４に入力された書き込みデータは、データバッファとして機能する入力データ制御＆ラッチ回路２６に格納される。次の書き込み命令が入力されると、入力データ制御＆ラッチ回路２６に格納されるデータは、チップデータバスCDBを介してライトアンプ回路２３に供給され増幅され、選択されたコラムアドレスに対応するセンスアンプ回路１８を介して、選択されたローアドレスのメモリセルに格納される。

アドレスラッチ回路１５は、前回の書き込みアドレスを保持している。データ読み出し時には、アドレスラッチ回路１５に格納されている前回の書き込みアドレスと現在の読み出しアドレスとが比較され、比較結果がアドレスコンペア情報として、アドレス比較制御回路２２に供給される。

通常動作時には、アドレス比較制御回路２２は、読み出しアドレスが前回の書き込みアドレスと一致すると、一致信号ｂａｃｚをＨＩＧＨにする。一致信号ｂａｃｚがＨＩＧＨになると、バスアンプ活性化回路２４がグローバルデータバスアンプ２５を不活性にする。従って、センスアンプ回路１８から読み出されたデータは、チップデータバスＣＤＢには供給されない。同時に、ＨＩＧＨの一致信号ｂａｃｚによって、入力データ制御＆ラッチ回路２６がラッチしている前回の書き込みデータが、チップデータバスＣＤＢを介して出力データ制御回路２７に供給される。これによって、読み出しアドレスが前回の書き込みアドレスと一致する場合には、入力データ制御＆ラッチ回路２６の格納する前回の書き込みデータが、データ入出力バッファ１４から半導体記憶装置１０外部に読み出される。

読み出しアドレスが前回の書き込みアドレスと一致しない場合には、一致信号ｂａｃｚはＬＯＷであり、グローバルデータバスアンプ２５は適切なタイミングで活性化され、また入力データ制御＆ラッチ回路２６は格納するデータを出力しない。従って前述したように、メモリコア回路１９からのデータが、グローバルデータバスアンプ２５を介して、半導体記憶装置１０外部に読み出される。

本発明においては、テスト動作が指定された場合には、アドレス比較制御回路２２に入力されるテスト信号ＴＥＳＴ１がＬＯＷになる。これによってテスト動作中であることをアドレス比較制御回路２２に指示すると、アドレス比較制御回路２２は、常に一致信号ｂａｃｚをＬＯＷにするよう構成されている。

従ってテスト動作中には、前回の書き込みアドレスが今回の読み出しアドレスと一致するか否かに関わらず、グローバルデータバスアンプ２５は適切なタイミングで活性化され、また入力データ制御＆ラッチ回路２６は格納するデータを出力しない。従って、メモリコア回路１９からのデータが、グローバルデータバスアンプ２５を介して読み出される。

以下に、アドレスラッチ回路１５及びアドレス比較制御回路２２の動作について説明する。

図２は、アドレスラッチ回路１５及びアドレス比較制御回路２２の回路構成を示す図である。図２において、アドレスラッチ回路１５は、アドレス信号の一つのビットに対する構成が示される。

図２のアドレスラッチ回路１５は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタよりなるゲート４１乃至４３、インバータ４４乃至５４、ＮＡＮＤ回路５５、及びＮＯＲ回路５６及び５７を含む。インバータ４８と４９はラッチ回路を構成し、インバータ５０と５１は別のラッチ回路を構成する。またインバータ５２乃至５４、ＮＡＮＤ回路５５、及びＮＯＲ回路５６及び５７は、アドレスを比較するアドレスコンペア回路を構成する。

読み出し開始パルス信号ｒｄｐｘはゲート４１に入力され、書き込みアドレスラッチ信号ｗａｌｚはゲート４２に入力される。更に、書き込み開始パルス信号ｗｒｐｘがゲート４３に入力される。これらの動作タイミングに関する信号は、主にタイミングコントローラ回路２１から供給される。また各信号のうちで、“ｚ”で終わるものは正論理の信号を示し、“ｘ”が最後についているものは負論理の信号を示す。

アドレス書き込み時には、書き込みアドレスラッチ信号ｗａｌｚがＨＩＧＨになりゲート４２が開く。これによって、第１の書き込み命令に対するアドレスがアドレスバッファ回路１１から供給されると、インバータ４８及び４９よりなるラッチに格納される。第２のアドレス書き込み命令が供給されると、まず最初に書き込み開始パルス信号ｗｒｐｘ（負論理信号）がＬＯＷになる。これによりインバータ４８及び４９よりなるラッチに格納されていたデータが、ゲート４３を介して、インバータ５０及び５１よりなるラッチに格納される。このデータは、アドレスラッチ回路１５から出力され、ローデコーダ回路１６或いはコラムデコーダ回路１７に供給される。また２番目の書き込みアドレスは、書き込みアドレスラッチ信号ｗａｌｚがＨＩＧＨになった時点で、インバータ４８及び４９よりなるラッチに格納される。

このように、前回の書き込みアドレス（上記例では２番目の書き込みアドレス）は、常にインバータ４８及び４９よりなるラッチに格納されている。

読み出し動作時には、読み出し開始パルス信号ｒｄｐｘ（負論理信号）がＬＯＷになると、アドレスバッファ回路１１から供給されるアドレスは、ゲート４１を通過して、インバータ５０及び５１よりなるラッチに格納される。このデータは、アドレスラッチ回路１５から出力され、ローデコーダ回路１６或いはコラムデコーダ回路１７に供給される。

また読み出し動作時には、読み出し状態信号ｒｅａｄｚがＨＩＧＨになり、アドレスコンペア部を活性化させる。アドレスコンペア部は、活性化されると、ゲート４１を介して供給される現在の読み出しアドレス信号と、インバータ４８及び４９よりなるラッチから供給される前回の書き込みアドレス信号とを比較する。両方のアドレス信号が一致する場合、即ち両方のビットが１であるか両方のビットが０である場合に、アドレスコンペア部はＨＩＧＨの信号を出力する。この信号は、アドレス比較制御回路２２に供給される。

アドレス比較制御回路２２は、ＮＡＮＤ回路６０及びインバータ６１を含む。アドレス比較制御回路２２は、アドレスラッチ回路１５から受け取る信号が全てＨＩＧＨのとき、即ち全てのアドレスビットが一致したときに、その出力信号である一致信号ｂａｃｚをＨＩＧＨにする。この一致信号ｂａｃｚによって、読み出し動作時のデータ読み出し元が選択される。

図３は、読み出し動作時のデータ読み出し動作を説明するための図である。図３において、入力データ制御＆ラッチ回路２６は、データの一つのビットに対する構成のみを示す。

図３の入力データ制御＆ラッチ回路２６は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタよりなるゲート７１、２つのインバータよりなるラッチ回路７２、インバータ７４、７５、乃至７８、ＮＡＮＤ回路７９、ＮＯＲ回路７３と８０、ＰＭＯＳトランジスタ８１、及びＮＭＯＳトランジスタ８２を含む。またバスアンプ活性化回路２４は、ＮＡＮＤ回路９１及びインバータ９２及び９３を含む。

書き込み動作の場合、タイミングコントローラ回路２１からの書き込みデータラッチパルス信号ｗｄｌｐｚがＨＩＧＨになると、ゲート７１が開き、データ入出力バッファ１４から供給される書き込みデータがラッチ７２に格納される。ラッチ７２に格納されたデータは、次の書き込み命令で書き込み開始パルス信号ｗｒｐｚがＨＩＧＨになると、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２よりなる回路の出力として現れ、インバータ７７及び７８よりなるラッチ回路に格納されると共に、入力データ制御＆ラッチ回路２６外部に出力される。このとき書き込み動作中であるから一致信号ｂａｃｚはＬＯＷである。

読み出し動作の場合、今回の読み出しアドレスと前回の書き込みアドレスが不一致の場合、一致信号ｂａｃｚはＬＯＷである。従って、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２は共にオフとなり、出力はＨＩＧＨでもＬＯＷでもない浮遊状態となる。このときバスアンプ活性化回路２４において、一致信号ｂａｃｚはＬＯＷであるから、バスアンプ活性化信号ｓｈｅｚがグローバルデータバスアンプ２５に供給され、グローバルデータバスアンプ２５を活性化する。このようにして、今回の読み出しアドレスと前回の書き込みアドレスが不一致の場合、メモリコア回路１９から読み出されたデータが、センスアンプ回路１８及びグローバルデータバスアンプ２５を介してチップデータバスＣＤＢに供給され、更にデータ入出力バッファ１４の出力用バッファ１４Ａを介して半導体記憶装置１０外部に読み出される。

今回の読み出しアドレスと前回の書き込みアドレスが一致する場合、一致信号ｂａｃｚはＨＩＧＨである。従って、入力データ制御＆ラッチ回路２６において、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２からなる回路の出力は、前回の書き込みデータとなる。このときバスアンプ活性化回路２４においては、一致信号ｂａｃｚはＨＩＧＨであるから、インバータ９３の出力は常にＬＯＷとなる。従って、グローバルデータバスアンプ２５は不活性となる。このようにして、今回の読み出しアドレスと前回の書き込みアドレスが一致する場合には、グローバルデータバスアンプ２５が不活性となり、入力データ制御＆ラッチ回路２６が前回の書き込みデータをチップデータバスＣＤＢに出力することで、前回の書き込みデータが出力用バッファ１４Ａを介して半導体記憶装置１０外部に読み出される。

テスト動作の場合には、前述のように、常に一致信号ｂａｃｚがＬＯＷになる。従って今回の読み出しアドレスと前回の書き込みアドレスが一致するか否かに関わらず、入力データ制御＆ラッチ回路２６において、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８２は共にオフとなり、出力はＨＩＧＨでもＬＯＷでもない状態となる。更に、バスアンプ活性化回路２４によって、グローバルデータバスアンプ２５は活性化される。このようにして、テスト動作の場合には、メモリコア回路１９から読み出されたデータが、センスアンプ回路１８及びグローバルデータバスアンプ２５を介してチップデータバスＣＤＢに供給され、更にデータ入出力バッファ１４の出力用バッファ１４Ａを介して半導体記憶装置１０外部に読み出される。

以上のようにして、テスト動作の場合には、今回の読み出しアドレスと前回の書き込みアドレスが一致するか否かに関わらず、今回指定した読み出しアドレスのメモリセルからデータを読み出すことが可能になる。

以下においては、テスト動作中にメモリセルにデータを２回書き込む動作を回避する構成について説明する。

前述のように、レイトライト動作を行う半導体記憶装置においては、テスト動作中に確実に入力データをコア回路に書き込むためには、同一の書き込み命令を２度与える必要がある。しかしながら、テスト動作中に同一のメモリセルに同一のデータが２度書き込まれてしまうと、本来ならリストア不足としてリジェクトされるべき不良セルに、必要以上に電荷がチャージされる結果となり、リストア不足のセルとしては検出されなくなってしまう。

図１において、本発明による半導体記憶装置１０は、従来のＳＲＡＭと同様のインターフェースとして、入力データの上位ビットをマスクする機能及び下位ビットをマスクする機能が設けられている。上位ビットをマスクするためには制御信号／ＵＢをコントロールバッファ回路１３に入力し、下位ビットをマスクするためには制御信号／ＬＢをコントロールバッファ回路１３に入力する。従って、このマスク機能を用いれば、書き込みデータの２度目の書き込みにおいて、書き込みデータをマスクすることで２度目のデータ書き込みを回避することが出来る。

但し、従来のＳＲＡＭと同様のインターフェースでは、下位ビット或いは上位ビットのいずれかしかマスクできないため、全てのビットをマスク可能な構成を提供する必要がある。

本発明による半導体記憶装置１０においては、テスト動作中にはテスト信号ＴＥＳＴ２によって、上位ビット用の制御信号／ＵＢ及び下位ビット用の制御信号／ＬＢをマスクスイッチ回路２８でショートさせて、全ビットに対するマスク制御信号を生成する。この全ビットに対するマスク制御信号を、マスクラッチ回路２９でラッチする。このマスクラッチ回路２９から全ビットマスク制御信号をライトアンプ活性化回路３０に供給して、ライトアンプ活性化回路３０を制御して、ライトアンプ回路２３を非活性にする。これによって、本発明による半導体記憶装置１０においては、２度の書き込み動作のうちで、２度目の書き込み動作をマスクすることが可能となる。

図４は、マスクスイッチ回路２８、マスクラッチ回路２９、及びライトアンプ活性化回路３０の回路構成を示す図である。

マスクスイッチ回路２８は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタよりなるゲート１０１及びインバータ１０２を含む。マスクラッチ回路２９は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタよりなるゲート１１１及び１１２、２つのインバータよりなるラッチ回路１１５及び１１６、及びインバータ１１３及び１１４を含む。またライトアンプ活性化回路３０は、インバータ１２１、ＮＡＮＤ回路１２２、及びインバータ１２３を含む。

マスクスイッチ回路２８にＴＥＳＴ２信号が入力されると、ゲート１０１が開き、上位ビット用の制御信号／ＵＢ及び下位ビット用の制御信号／ＬＢがショートされる。第１の書き込み命令に対応して、マスクラッチ回路２９に供給される書き込みアドレスラッチ信号ｗａｌｚがＨＩＧＨになると、ショートされた全ビット用のマスク制御信号は、ラッチ１１５に格納される。ラッチ１１５に格納されたマスク制御信号は、第２の書き込み命令に対応して、マスクラッチ回路２９に供給される書き込み開始パルス信号ｗｒｐｘがＬＯＷになると、ラッチ１１６に格納される。

ラッチ１１６に格納された全ビット用のマスク制御信号は、マスクラッチ回路２９からライトアンプ活性化回路３０に供給される。このマスク制御信号は正論理信号であり、マスクする場合にＨＩＧＨになる。従って、インバータ１２１の出力はＬＯＷとなり、ライトアンプ活性化回路３０に供給されるライトアンプ活性化信号ｗｅｐｚは、ライトアンプ活性化回路３０からライトアンプ回路２３に供給されない。従って、ライトアンプ回路２３は不活性となり、２度目の書き込み動作時にはメモリコア回路１９（図１）にデータが書き込まれない。

尚、マスクスイッチ回路２８にテスト信号ＴＥＳＴ２が供給されない場合には、通常のＳＲＡＭのデータマスク制御と同様であり、従来技術の範囲内である。これに関する動作説明及び回路構成の説明は省略する。

また上位ビット用の制御信号／ＵＢ（負論理信号）及び下位ビット用の制御信号／ＬＢ（負論理信号）が共にＬＯＷの場合、テスト動作中であっても、マスクラッチ回路２９からライトアンプ活性化回路３０に供給されるマスク制御信号（正論理信号）はＬＯＷとなる。従ってこの場合には、ライトアンプ活性化信号ｗｅｐｚがライトアンプ活性化回路３０からライトアンプ回路２３に供給され、メモリコア回路１９に対するデータ書き込みが行われる。

以上のように、本発明による半導体記憶装置１０においては、従来のＳＲＡＭと同様のインターフェースとして入力データの上位ビットをマスクする機能及び下位ビットをマスクする機能が設けられおり、テスト動作中には上位ビットをマスクする制御信号と下位ビットをマスクする制御信号とをショートして、全ビットに対するマスク制御信号を生成する。この全ビットマスク制御信号を用いることで、２度目の書き込み動作におけるメモリコア回路１９に対するデータ書き込みをマスクして、同一のメモリセルに同一のデータが２度書き込まれるのを防ぐことが出来る。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本発明による半導体記憶装置の実施例の構成を示す図である。 アドレスラッチ回路及びアドレス比較制御回路の回路構成を示す図である。 読み出し動作時のデータ読み出し動作を説明するための図である。 マスクスイッチ回路、マスクラッチ回路、及びライトアンプ活性化回路の回路構成を示す図である。

符号の説明

１０ 半導体記憶装置
１１ アドレスバッファ回路
１２ コントロールバッファ回路
１３ コントロールバッファ回路
１４ データ入出力バッファ
１５ アドレスラッチ回路
１６ ローデコーダ回路
１７ コラムデコーダ回路
１８ センスアンプ回路
１９ メモリコア回路
２０ コマンドデコーダ回路
２１ タイミングコントローラ回路
２２ アドレス比較制御回路
２３ ライトアンプ回路
２４ バスアンプ活性化回路
２５ グローバルデータバスアンプ
２６ 入力データ制御＆ラッチ回路
２７ 出力データ制御回路
２８ マスクスイッチ回路
２９ マスクラッチ回路
３０ ライトアンプ活性化回路

Claims (3)

1. 書き込みデータの全ビットのうち上位ビット或いは下位ビットのいずれかを通常動作時にマスク可能な機能を有する半導体記憶装置であって、テスト動作中は書き込みデータの全ビットをマスク可能にするマスク制御回路を含むことを特徴とする半導体記憶装置。
2. 前記半導体記憶装置はレイトライト動作を行う構成であって、
   前回の書き込み動作のデータを格納するデータラッチ回路と、
   該データラッチ回路に格納される該前回の書き込みデータを次の書き込み動作において増幅するライトアンプ回路と、
   該ライトアンプで増幅されたデータを記憶するメモリコア回路
   を含み、前記マスク制御回路は該メモリコア回路へのデータ書き込みの全ビットをマスクすることを特徴とする請求項１記載の半導体記憶装置。
3. 前記マスク制御回路は、
   上位ビットに対するマスク制御信号及び下位ビットに対するマスク制御信号を短絡させて全ビットマスク制御信号を生成するスイッチ回路と、
   該全ビットマスク制御信号を第１回目のデータ書き込み動作で記憶し第２回目のデータ書き込み動作で出力するマスクラッチ回路と、
   該マスクラッチ回路の出力に応じて前記ライトアンプ回路の活性・不活性を制御するライトアンプ活性化回路
   を含むことを特徴とする請求項２記載の半導体記憶装置。
   

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