JP2011141912A - 半導体記憶装置および半導体記憶装置の試験方法 - Google Patents

Abstract

【課題】ウェーハ状態の試験において、ライトマスク動作を実行するテスト回路を備えた半導体記憶装置を提供する。
【解決手段】メモリセルが接続されたビット線ＢＬの信号を増幅するセンスアンプＳＡと、ビット線ＢＬにＹスイッチＹＳ（カラムスイッチ）を介して接続されるローカル入出力線ＬＩＯの信号を増幅するサブアンプＳＵＢと、ローカル入出力線ＬＩＯにライトスイッチＷＳを介して接続されるメイン入出力線ＭＩＯを書き込むべきデータ信号に基づき駆動するライトアンプ１２１Ａと、テストモードとしてのデータ読出し動作において、センスアンプＳＡを活性化する一方、サブアンプＳＵＢおよびライトアンプ１２１Ａは共に非活性化し、さらにＹスイッチＹＳおよびライトスイッチＷＳを共にオンとするテスト回路とを備える。
【選択図】図２

Description

本発明は半導体記憶装置および半導体記憶装置の試験方法に関し、特に動作／機能試験のためのテスト回路を内蔵する半導体記憶装置および半導体記憶装置の試験方法に関する。

ＤＲＡＭなどの半導体記憶装置においては、多数の入出力端子によりパラレルでデータの入出力を行っている。一部の入出力端子によりデータの入力を行うときには、使用しない入出力端子にマスクをすることでデータの入力をとめている。特にライト（書き込み）動作中に特定ビットのみライトしない動作をライトマスク動作と呼び、特許文献１には、係るライトマスク動作が開示されている。このようなライトマスク動作においては、入力を行わない入出力端子に接続されたライトアンプ及びサブアンプを起動させないことによりデータがメモリセルに書き込まれないようにしている。

図５は、書き込むべきデータを増幅するライトアンプから一対のビット線ＢＬ、／ＢＬまでの概略構成を説明するための図である。ライトマスク動作時には、ライトアンプ１２１Ａが非活性化され、その出力はハイインピーダンス状態となる。また、メイン入出力線ＭＩＯ（メインＩ／Ｏ線）から分岐するローカル入出力線ＬＩＯ（ローカルＩ／Ｏ線）に接続されたサブアンプＳＵＢも非活性化される。しかしながら、ライトアンプ１２１Ａ及びサブアンプＳＵＢ以外の動作は、通常のデータライト動作と同一になる。すなわち、ＹスイッチＹＳとライトスイッチＷＳはオン（ＯＮ）になり、さらに、センスアンプＳＡも活性化される。したがって、センスアンプＳＡは、ビット線ＢＬ、／ＢＬに現れる、選択されたメモリセル（図示せず）のデータを増幅するが、ビット線ＢＬにはローカル入出力線ＬＩＯおよびメイン入出力線ＭＩＯも接続されることになる。つまり、センスアンプＳＡは、ビット線ＢＬの電位に応じてローカル入出力線ＬＩＯおよびメイン入出力線ＭＩＯも駆動する必要がある。なお、ライトマスク動作ではない通常ライト動作のときは、ライトアンプ１２１Ａによりビット線ＢＬの電位が書き込むべきデータに応じて駆動され、選択されたメモリセルにデータ書込みが行われる。

このように、ライトマスク動作時は、センスアンプＳＡにはビット線ＢＬの他にメイン入出力線ＭＩＯおよびローカル入出力線ＬＩＯが接続され、センスアンプＳＡから見た負荷が最大となる。このため、本センスアンプＳＡの負荷駆動能力が、製造プロセスのバラツキ等が原因で、所定の能力未満で形成されていた場合は、ビット線ＢＬに現れる選択メモリセルのデータをエラー無く増幅できなくなる。
そこで、組み立て後の選別工程では、ライトマスク動作試験も行われ、このような欠陥のある（負荷駆動能力の弱い）センスアンプＳＡが作り込まれた半導体記憶装置を不良品として検出している。

特開２００７−８０５１５号公報

半導体記憶装置に対する試験（テスト）としては、組み立て後の選別工程の他に、ウェーハ状態の試験（Ｐ／Ｗ(pellet on wafer)テストと呼ばれる）がある。しかしながら、Ｐ／Ｗテストを実行する試験装置（Ｐ／Ｗテスタ）では上記ライトマスク動作試験がサポートされていない。すなわち、ライトマスク動作試験のためには、データマスクピンを使用する必要があるが、Ｐ／Ｗテスタでは、データマスクピンに接続すべきプローブ（テスト針）が設けられていない。このために、組み立て後の選別工程にてライトマスク動作試験に対応しているのが現状である。組み立て後の選別工程でのライトマスク試験によりセンスアンプ不良が発見された場合、当該半導体記憶装置はもはや不良品として廃棄するしかない。当該半導体記憶装置がたとえ欠陥アドレス救済のための冗長回路を備えていたとしても、当該回路がレーザヒューズ構成である場合は、組み立て後はレーザヒューズによる救済が出来ないからである。

本発明による半導体記憶装置は、メモリセルが接続されたビット線の信号を増幅するセンスアンプと、ビット線にカラムスイッチを介して接続されるローカル入出力線の信号を増幅するサブアンプと、ローカル入出力線にライトスイッチを介して接続されるメイン入出力線を書き込むべきデータ信号に基づき駆動するライトアンプと、テストモードとしてのデータ読出し動作において、センスアンプを活性化する一方サブアンプおよびライトアンプは共に非活性化し、さらにカラムスイッチおよびライトスイッチを共にオンとするテスト回路とを備えている。

このように、上記テスト回路は、テストモードとしてのデータ読み出し動作において、センスアンプに対し、ビット線のみならず、ローカル入出力線およびメイン入出力線も駆動するようにしている。すなわち、センスアンプは、選択されたメモリセルのストアデータに応じて現れるビット線の電位を増幅することにより、リフレッシュ（又はリストア）として、メモリセルにストアしていたデータを再書込みすることになる。この時、センスアンプはローカル入出力線およびメイン入出力線の両方を駆動する必要が生じ、その駆動能力が足りない場合は、セルへのデータ再書込みが確実に行われなくなる。換言すれば、セルが例えばデータ“１”を記憶していたにもかかわらず、リフレッシュ（リストア）の結果としてデータ“０”を記憶することになる。したがって、その後に通常のデータ読出し動作（すなわち、サブアンプを使用したデータ読出し動作）を実行して実際に読み出されたデータをチェックすることにより、センスアンプの不良が検出できる。
センスアンプ不良が発見されると、当該センスアンプを含むアドレスを冗長回路で救済し、組み立て後の選別工程に回すことが出来る。

本発明の実施の形態に係わる半導体記憶装置の構成を示す図である。 本発明の半導体記憶装置におけるセンスアンプ、ローカル入出力線、およびメイン入出力線等の接続関係を示す図である。 本発明の特徴部分であるテスト回路とデータテスト回路の動作を説明するための図である。 センスアンプのスクリーニング処理の流れを示すフローチャートである。 ライトアンプから一対のビット線ＢＬ、／ＢＬまでの概略構成を説明するための図である。

以下、本発明の実施の形態を添付図面を参照して説明する。
図１は、本発明の実施の形態に係わる半導体記憶装置の全体構成を示すブロック図であり、ＳＤＲＡＭ（Synchronous DRAM）の例が示されている。図１に示す半導体記憶装置の構成は、テスト信号生成回路１２７及びデータテスト回路１２８を除いて、通常の半導体記憶装置と同じ構成である。

図１の半導体記憶装置を参照すると、メモリアレイは、バンク０〜バンク８のメモリアレイ１０１で構成され、各メモリアレイ１０１において、ワード線とビット線との交差部に情報記憶単位であるメモリセルが配置される。また、メモリセルは１個のＮＭＯＳトランジスタ（選択Ｔｒ）と、そのソースに直列接続された容量素子Ｃとで構成される（図２を参照）。
また、制御入力信号は、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。

アドレス信号Ａｄｄｒｅｓｓおよびバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２は、外部クロック信号ＣＬ、／ＣＬに同期して時系列的に半導体記憶装置に外部から入力される。このアドレス信号Ａｄｄｒｅｓｓとバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２を基に、ロウアドレス信号がロウアドレスバッファ１１１にラッチされ、カラムアドレスがカラムアドレスバッファ１１２にラッチされる。制御入力信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥは、コマンドデコーダ１１３に入力される。コマンドデコーダ１１３は制御入力信号（リード／ライト・コマンド等）をデコードし、デコード結果をコントロールロジック１１４に出力する。コントロールロジック１１４は、コマンドデコーダ１１３から入力されるデコード結果の信号に基づき、リード系、ライト系の各回路に制御信号を出力する。

ロウアドレスバッファ１１１にラッチされたロウアドレス信号は、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２に対応するメモリアレイ１０１のロウデコーダ１０２に供給される。ロウデコーダ１０２では、ロウアドレスバッファ１１１から入力した信号によりワード線ＷＬ（図２を参照）の選択信号を形成する。

また、カラムアドレスバッファ１１２にラッチされたカラムアドレス信号は、バンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２に対応するメモリアレイ１０１のカラムデコーダ１０３に供給される。カラムデコーダ１０３では、カラムアドレスバッファ１１２から入力した信号によりビット線ＢＬ（図２を参照）の選択信号を形成する。

そして、メモリセルからデータの読み出しを行う場合、図２において、ロウデコーダ１０２によるワード線ＷＬの選択動作と、カラムデコーダ１０３によるビット線ＢＬの選択動作により、ビット線ＢＬ（より正確には相補ビット線ＢＬおよび／ＢＬ、図５を参照）にメモリセルからの読み出し信号が現れる。センスアンプ列１０４内のセンスアンプＳＡは、ビット線ＢＬの信号の増幅動作を行う。図１にもどり、このセンスアンプＳＡで増幅されたメモリセルの記憶情報は、データコントロール回路１２１を介してラッチ回路１２２にラッチされ、ＤＱバッファ１２３を通してデータ信号ＤＱとして半導体記憶装置の外部へ出力される。
また、メモリセルへのデータの書き込みを行う場合、ロウデコーダ１０２よるワード線ＷＬの選択動作と、カラムデコーダ１０３によるビット線ＢＬの選択動作により、データの書き込みを行うメモリセルが選択される。そして、書き込みデータ信号ＤＱに基づきＤＱバッファ１２３を介してラッチ回路１２２に保持されたデータが、データコントロール回路１２１を介してビット線ＢＬに出力されることにより、選択されたメモリセルにデータが書き込まれる。

また、ＤＱＳコントロール回路１２５は、データ信号ＤＱに対するストローブ信号を生成する回路である。ＤＱＳバッファ１２６は、ＤＱＳコントロール回路１２５で生成されるストローブ信号を基にデータ・ストローブ信号ＤＱＳ、／ＤＱＳを出力する。このデータ・ストローブ信号ＤＱＳ、／ＤＱＳは、データ信号ＤＱの基準クロックとして機能する。また、クロックジェネレータ１４１は、クロック信号ＣＫ、／ＣＫに同期した内部クロック信号ＣＬＫを生成する。なお、クロックジェネレータ１４１に入力される信号ＣＫＥは、クロックジェネレータ１４１を活性化するためのクロックイネーブル信号である。

ここで、テスト信号生成回路１２７およびデータテスト回路１２８は、本発明の半導体記憶装置における特徴をなす部分である。このテスト信号生成回路１２７は、外部から入力された信号によりテスト信号ＴＭＳ（テストモード用の信号）を生成し、このテスト信号ＴＭＳをデータコントロール回路１２１とデータテスト回路１２８に出力する。具体的には、Ｐ／Ｗテスタは、制御入力信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥを使用してコマンドデコーダ１１３にテストモードを設定し、そのときにアドレス信号Ａｄｄｒｅｓｓを使用して実行すべきテストの種類を指定する。本実施形態では、実行すべきテストの種類として、選択したメモリセルにテストデータを書き込むテストデータ書き込みモード、選択したメモリセルからデータを読み出すテストデータ読み出しモード、およびライトマスクテストモードを含む。ライトマスクテストモードは、実動作におけるライトマスクとは異なり、後述するが、選択したメモリにテストデータを書き込み、そして当該選択したメモリからデータを読み出すことを基本としている。ただし、データの読出しにおいて、図２に示すライトアンプ１２１Ａ、サブアンプＳＵＢ、およびライトスイッチＷＳの制御をテストモード読み出しモードと異なるようにしている。そして、テスト信号生成回路１２７はライトマスクテストモードの指定に応答してテスト信号ＴＭＳを生成している。

データテスト回路１２８では、テスト信号生成回路１２７からテスト信号ＴＭＳを受け取ると、データコントロール回路１２１と協働して、後述する、テストモードにおけるテストデータ書き込みおよびテストデータ読み出しを実行する。

また、図２は、本発明の半導体記憶装置におけるセンスアンプＳＡ、ローカル入出力線ＬＩＯ、およびメイン入出力線ＭＩＯ等の接続関係を示す図である。図２において、一対のビット線ＢＬの電位差を増幅するセンスアンプＳＡのそれぞれの出力側（これは一対のビット線ともなる）は、一対のＹスイッチＹＳを介して、一対のローカル入出力線ＬＩＯに接続される。すなわち、データ読み出し動作の際には、センスアンプＳＡにより読み出した信号をカラムアドレス（Ｙアドレス）に応答してオンとなるＹスイッチＹＳを通してローカル入出力線ＬＩＯに出力する。

また、複数のセンスアンプＳＡに共通な一対のローカル入出力線ＬＩＯはサブアンプＳＵＢの入力側に接続される。このサブアンプＳＵＢは、ローカル入出力線ＬＩＯおよびメイン入出力線ＭＩＯの長大化に伴う読出し速度の低下を防止するためのものである。そして、サブアンプＳＵＢのそれぞれの出力側は、一対のメイン入出力線ＭＩＯに接続され、さらに、一対のメイン入出力線ＭＩＯはデータコントロール回路１２１（ライトアンプ１２１Ａまたはリードアンプ１２１Ｂ）に接続される。そして、メモリセルからのデータの読み出しの際には、センスアンプＳＡの出力側が、ＹスイッチＹＳ、サブアンプＳＵＢ、およびメイン入出力線ＭＩＯを介して、リードアンプ１２１Ｂに接続される。

また、一対のローカル入出力線ＬＩＯは、一対のライトスイッチＷＳを介して、一対のメイン入出力線ＭＩＯに接続される。このライトスイッチＷＳは、メモリセルにデータを書き込むときに導通するスイッチであり、ライトアンプ１２１Ａが活性化された際に、このライトスイッチＷＳをＯＮにすることにより、ライトアンプ１２１Ａと、メイン入出力線ＭＩＯと、ローカル入出力線ＬＩＯとが接続される。

上記構成において、テストモードではない通常動作としてのデータ書き込み時においては、データコントロール回路１２１中のライトアンプ１２１Ａで増幅された書き込みデータが、メイン入出力線ＭＩＯから、ローカル入出力線ＬＩＯを通して、ビット線ＢＬへと伝達する。すなわち、「リードアンプ：ＯＦＦ，ライトアンプ：ＯＮ，サブアンプ：ＯＦＦ，ライトスイッチ：ＯＮ，Ｙスイッチ：ＯＮ」となる。かくして、選択されたメモリセルにデータが書き込まれる。また、データ端子は複数存在するので、書き込むべき複数のデータがパラレルに供給され、複数の選択されたメモリセルに書き込まれる。
この場合、ライトアンプ１２１Ａで駆動する負荷はメイン入出力線ＭＩＯ、ローカル入出力線ＬＩＯ、ビット線ＢＬ（初期のみ、電位差を生じさせた後はセンスアンプＳＡで増幅）と非常に重くなる。しかし、ライトアンプ１２１Ａはメモリアレイ外に設置可能で面積をセンスアンプＳＡに比べて大きく取ることが出来るので、重い負荷に対して駆動能力を十分大きくすることが出来る。

一方、テストモードとしてのテストデータ書き込みモードの時は、複数のデータ端子の中の一つに書き込むべきデータが供給され、そのデータが、複数のデータ端子に対応して設けられている複数のメイン入出力線ＭＩＯおよび複数のローカル入出力線ＬＩＯを介して、選択された複数のメモリセルに書き込まれる。複数のメモリセルにデータを書き込むためには、対応する複数のメイン入出力線ＭＩＯの各々にデータを供給する必要があるが、これはデータテスト回路１２８が行う。

テストモードではない通常動作としてのデータ読み出し時においては、選択されたメモリセルにストアされたデータに応じた信号がビット線ＢＬに読み出され、センスアンプＳＡで増幅される。この増幅により、選択されたメモリセルに対するリフレッシュ（リストア）が実行される。また、カラムアドレスに対応するカラムスイッチ（ＹスイッチＹＳ）がオンとなり、読み出しデータがローカル入出力線ＬＩＯに伝達され、サブアンプＳＵＢで更に増幅される。この時、ライトスイッチＷＳはオフであり、ライトアンプ１２１Ａは非活性状態となっている。ローカル入出力線ＬＩＯ上の読み出しデータはメイン入出力線ＭＩＯへ伝達され、リードアンプ１２１Ｂにより増幅され、データ信号として外部に出力される。このように、「リードアンプ：ＯＮ，ライトアンプ：ＯＦＦ，サブアンプ：ＯＮ，ライトスイッチ：ＯＦＦ，Ｙスイッチ：ＯＮ」となる。なお、本データ読み出しは、複数のデータ端子に対応してパラレルに実行される。

一方、テストモードとしてのテストデータ読み出しモードでは、各メイン入出力線ＭＩＯに現れたデータと、その元となる書き込みデータとの比較が実行され、その比較結果が一つのデータ端子から出力される。この機能もデータテスト回路１２８が司る。

さて、ライトマスクテストモードにおいては、先ずは、テストデータの書込みが行われる。この書き込みは、テストデータ書き込みモードと同一であり、結果、選択された複数のメモリセルに同一のデータが書き込まれる。なお、テストデータの書込みは、テストデータ書き込みモードと同一であるので、同モードを使用してテストデータを書き込んでも良い。
係るテストデータ書込みにおいては、前述のように、「リードアンプ：ＯＦＦ，ライトアンプ：ＯＮ，サブアンプ：ＯＦＦ，ライトスイッチ：ＯＮ，Ｙスイッチ：ＯＮ」である。

しかる後、ライトマスクテストモードとしてのデータ読み出し動作が実行される。すなわち、テストデータを書き込んだメモリセルが再度選択され、当該セルにストアされたデータに応じた信号がビット線ＢＬに現れセンスアンプＳＡにより増幅される。この時、ライトアンプ１２１Ａはデータ読み出し動作としてＯＦＦであるが、テスト信号ＴＭＳによりサブアンプＳＵＢはデータ読み出しにもかかわらずＯＦＦ（非活性化）のままとされる。さらに、データ読み出しとしてカラムアドレスに応じたカラムスイッチ（ＹスイッチＹＳ）はＯＮであるが、ライトスイッチＷＳはデータ読み出しにも係わらずＯＮ（活性化）となる。すなわち、「リードアンプ：ＯＮ，ライトアンプ：ＯＦＦ，サブアンプ：ＯＦＦ，ライトスイッチ：ＯＮ，Ｙスイッチ：ＯＮ」となる。したがって、センスアンプＳＡには、ビット線ＢＬのみならず、ローカル入出力線ＬＩＯおよびメイン入出力線ＭＩＯも電気的に接続されることになる。センスアンプＳＡでの負荷はかくして非常に重くなる。この状態は、複数のデータ端子に対応する全てのメイン入出力線ＭＩＯおよびローカル入出力線ＬＩＯで生じる。このため、メイン入出力線ＭＩＯおよびローカル入出力線ＬＩＯに電気的に接続される各センスアンプＳＡが所定の駆動能力を有しない場合は、ビット線ＢＬの電位が、選択されたメモリセルにストアされていたデータに応じた電位まで増幅されなくなり、メモリセルへのリフレッシュ（リストア）が正常に行われなくなる。また、ローカル入出力線ＬＩＯおよびメイン入出力線ＭＩＯの電位も、選択されたメモリセルにストアされていたデータとは異なるデータに対応した電位となる。
かかる状態は、後述のように、データテスト回路１２８で検出され、外部に不良情報として出力される。かくして、データマスク用のパッドにプローブを立てないウェーハＰ／Ｗテストにおいて、センスアンプを効率的にスクリーニングするものである。

図３は、本発明の特徴部分であるテスト信号生成回路１２７とデータテスト回路１２８の動作を説明するための図である。図３において、コマンド／アドレス制御回路１０５は、図１に示す、コマンドデコーダ１１３、コントロールロジック１１４、ロウアドレスバッファ１１１、およびカラムアドレスバッファ１１２で構成される部分である。また、データ入出力制御回路１０６は、データコントロール回路１２１と、ラッチ回路１２２とで構成される部分である。

データテスト回路１２８には、テストデータコピー部１２９と、ライトマスク部１３０と、テストデータ論理演算部１３１とが含まれる。
テストデータコピー部１２９は、メモリセルへのテストデータの書き込み時に、ラッチ回路１２２から受け取った１つのデータを複数のデータにコピーし、データコントロール回路１２１に出力する。
ライトマスク部１３０は、ライトマスクテストモードにおけるデータ読み出し動作時に、ライトアンプ１２１ＡおよびサブアンプＳＵＢを非活性化させると共にライトスイッチＷＳをＯＮとする。これにより、センスアンプＳＡは、その入出力ノードにビット線ＢＬ、ローカル入出力線ＬＩＯ、およびメイン入出力線ＭＩＯが接続された状態で活性化される。この動作において、センスアンプＳＡの負荷駆動能力が低いと、前述のように、メモリセルに書き込んだデータと同一のデータが読み出されないことになる。
テストデータ論理演算部１３１は、ライトマスクテストモードにおいて選択した読み出されたデータと、同テストにおいてそれ以前に当該選択したメモリセルに書き込んだデータとのＥＸＯＲ論理（排他的論理和)演算を行い、この結果をラッチ回路１２２に出力する。ラッチ回路１２２の出力は、データ信号として一つのデータ端子を介して外部に出力される。

図４は、データテスト回路１２８を用いて行われる、テストモード（センスアンプのスクリーニング）における処理の流れを示すフローチャートである。
データテスト回路１２８にテスト信号生成回路１２７からテスト信号ＴＭＳが入力されると、データテスト回路１２８が起動され、最初にテストデータ書込モードに移行する。このテストデータ書込モードでは、メモリアレイ１０１内の選択された複数のメモリセルに同一のテストデータを書き込む（ステップＳ１）。もちろん、上述の通り、ライトマスクテストモードとしてのテストデータの書込みを行ってもよい。このステップにおいては、複数のデータ端子の中の一つに書き込むべきデータとして論理０のデータが供給される場合、論理０のデータを選択された複数のメモリセルに書き込む。そのため、テストデータコピー部１２９は、ラッチ回路１２２から受け取った１つの、論理０のデータを、複数の論理０のテストデータにコピーして、データコントロール回路１２１に出力する。ライトアンプ１２１Ａは、コピーされた複数の論理０のデータを各メイン入出力線ＭＩＯに供給する。このとき、ライトスイッチＷＳはＯＮ、ＹスイッチＹＳはＯＮであるので、ローカル入出力線ＬＩＯ及びビット線ＢＬを介して、ライトアンプ１２１Ａに接続されている選択された複数のメモリセル各々には、論理０のデータが書き込まれる。一方、複数のデータ端子の中の一つに書き込むべきデータとして論理１のデータが供給される場合、選択された複数のメモリセル各々には、論理１のデータが書き込まれる。

次に、データテスト回路１２８はライトマスクテストモードに移行する（ステップＳ２）。ステップ２においては、ステップ１でテストデータを書き込んだ複数のメモリセルが再度選択され、当該セル各々にストアされたデータに応じた信号がビット線ＢＬ各々に現れ、センスアンプＳＡ各々により増幅される。この読み出しにおいては、ライトマスク部１３０は、ライトアンプ１２１ＡおよびサブアンプＳＵＢを非活性化させると共にライトスイッチＷＳをＯＮとする。これにより、選択された複数のメモリセル各々にそれぞれのビット線ＢＬを介して接続される複数のセンスアンプＳＡそれぞれは、その入出力ノードにビット線ＢＬ、ローカル入出力線ＬＩＯ、およびメイン入出力線ＭＩＯが接続された状態で活性化される。この動作において、複数のセンスアンプＳＡのうちのいずれかのセンスアンプＳＡの負荷駆動能力が低いと、駆動能力の低いセンスアンプＳＡに接続されたローカル入出力線ＬＩＯおよびメイン入出力線ＭＩＯには、メモリセルに書き込んだデータと同一のデータが、読み出されないことになる。例えば、先のステップ１で論理０のデータを書き込んだ場合、負荷駆動能力が充分にあるセンスアンプＳＡに接続されるメイン入出力線ＭＩＯの論理は０となり、負荷駆動能力の低いセンスアンプＳＡに接続されるメイン入出力線ＭＩＯの論理は１となる。すなわち、先の書き込み動作において、複数のメモリセルには同じ論理０のテストデータが書き込まれたわけであるが、負荷駆動能力の低いセンスアンプＳＡがあると、読み出しにおいては複数のメイン入出力線ＭＩＯに同じ論理データが出力されないことになる。続いて、リードアンプ１２１Ｂ各々は、メイン入出力線ＭＩＯそれぞれの差電位を増幅して信号を出力する。この信号を、テストデータ論理演算部１３１が続く演算処理に用いる。

続いて、ステップ２における読み出しデータと、ステップ１における書き込みデータの比較が行われる（ステップＳ３）。
この比較は、テストデータ論理演算部１３１により行われる。テストデータ論理演算部１３１が比較に用いるデータの一方は、ステップ１においてテストデータコピー部１２９がデータコントロール回路１２１に対して出力し、ライトアンプ１２１Ａがメイン入出力線ＭＩＯ、ローカル入出力線ＬＩＯ及びビット線ＢＬを介して、複数のメモリセルへ書き込んだテストデータである。また、テストデータ論理演算部１３１が比較に用いるデータの他方は、ステップ２において選択された複数のメモリセルから読み出され、それぞれのビット線ＢＬ、ローカル入出力線ＬＩＯおよびメイン入出力線ＭＩＯを介した後に、リードアンプ１２１Ｂが出力したデータである。テストデータ論理演算部１３１は、両データのＥＸＯＲ論理（排他的論理和）演算を行うことで、書き込みデータと読み出しデータの比較を行う。例えば、ステップ１において、複数のメモリセルに論理０のデータを書き込んだ場合を考える。ステップ２において複数のメモリセル各々にそれぞれのビット線ＢＬを介して接続される複数のセンスアンプＳＡの負荷駆動能力が充分あれば、読み出しデータは全て論理０となる。この場合、テストデータ論理演算部１３１は、読み出しデータと書き込みデータとが一致すると判定する。一方、複数のメモリセル各々にそれぞれのビット線ＢＬを介して接続される複数のセンスアンプＳＡのうちに、負荷駆動能力の低いセンスアンプＳＡがある場合、読み出しデータのうちの少なくとも一つは論理１となる。この場合、テストデータ論理演算部１３１は、読み出しデータと書き込みデータとが一致しないと判定する。テストデータ論理演算部１３１は、判定結果をラッチ回路１２２に出力する。半導体記憶装置は、ラッチ回路１２２の出力を、ＤＱバッファ１２３を通してデータ信号ＤＱとして、複数のデータ端子の中の一つから半導体記憶装置の外部へ出力する。外部出力の際、読み出しのデータと書き込み時のテストデータが同じデータとなる場合、センスアンプＳＡにおける欠陥の有無を示す情報として、論理０を出力する。一方、読み出しのデータと書き込み時のテストデータが異なるデータとなる場合、論理１を出力する。
論理１が出力されるということは、当該アドレスは不良アドレスであることを意味している。その結果、図１等には図示していない冗長回路のヒューズ回路に当該不良アドレスがストアされ、冗長セルおよびセンスアンプと置き換えられ、救済が実行される。

ここで、本実施形態と本発明との対応関係について補足して説明しておく。
本発明におけるセンスアンプはセンスアンプＳＡに、サブアンプはサブアンプＳＵＢが、リードアンプはリードアンプ１２１Ｂに、ライトアンプはライトアンプ１２１Ａにそれぞれ対応する。また、本発明におけるビット線はビット線ＢＬに、ローカル入出力線はローカル入出力線ＬＩＯに、メイン入出力線はメイン入出力線ＭＩＯにそれぞれ対応する。また、本発明におけるカラムスイッチはＹスイッチＹＳに、ライトスイッチはライトスイッチＷＳに、それぞれ対応する。また、本発明におけるテスト回路はテスト信号生成回路１２７及びデータテスト回路１２８に対応する。テストデータコピー部はテストデータコピー部１２９に、ライトマスク部はライトマスク部１３０に、テストデータ論理演算部はテストデータ論理演算部１３１にそれぞれ対応する。

そして、上記実施形態において説明したように、半導体記憶装置は、メモリセルが接続されたビット線ＢＬの信号を増幅するセンスアンプＳＡと、ビット線ＢＬにＹスイッチＹＳを介して接続されるローカル入出力線ＬＩＯの信号を増幅するサブアンプＳＵＢと、ローカル入出力線ＬＩＯにライトスイッチＷＳを介して接続されるメイン入出力線ＭＩＯを書き込むべきデータ信号に基づき駆動するライトアンプ１２１Ａと、テストモードとしてのデータ読出し動作において、センスアンプＳＡを活性化する一方、サブアンプＳＵＢおよびライトアンプ１２１Ａは共に非活性化し、さらにＹスイッチＹＳおよびライトスイッチＷＳを共にオンとするテスト回路（テスト信号生成回路１２７及びデータテスト回路１２８）とを備える。

これにより、テストモードにおいて、センスアンプＳＡにより駆動する負荷を、ビット線ＢＬ、ローカル入出力線ＬＩＯ、およびメイン入出力線ＭＩＯとし（センスアンプＳＡの負荷を最大にし）、センスアンプＳＡにおける欠陥の有無を判定することができる。すなわち、テスト回路を追加し、テストモードを設けてライトマスク動作を行うことにより、ウェーハ状態での試験（Ｐ／Ｗ工程）において欠陥のある（負荷駆動能力の弱い）センスアンプを効率よく判定することができる。また、Ｐ／Ｗ工程では、欠陥のあるセンスアンプを含むアドレスを冗長回路で救済し、組み立て後の選別工程に回すことが出来るため、品質向上と共に製品歩留を向上させることができる。

また、上記実施形態においては、上記テスト回路は、外部から入力される所定の信号によりテストモードを実行することを示すテスト信号を生成するテスト信号生成回路１２７と、テスト信号生成回路１２７により生成されたテスト信号に従いテストモードを実行するためのデータテスト回路１２８と、を備え、データテスト回路１２８は、選択された複数のメモリセルにライトアンプ１２１Ａによりテストデータの書き込みを行う際に、外部から入力されたデータを複数の書き込みテストデータにコピーするテストデータコピー部１２９と、テストモードとしてのデータ読出しを行う際にライトアンプ１２１ＡおよびサブアンプＳＵＢを非活性化し、ライトスイッチＷＳをオンとし、選択された複数のメモリセルからデータの読み出しを行うライトマスク部１３０と、メモリセル毎に、書き込んだデータと読み出したデータとを比較し、比較結果を基に、センスアンプＳＡにおける欠陥の有無を示す判定情報を出力するテストデータ論理演算部１３１を有することを特徴とする。

以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１０１…メモリアレイ、１０２…ロウデコーダ、１０３…カラムデコーダ、１０４…センスアンプ列、１０５…コマンド／アドレス制御回路、１０６…データ入出力制御回路、１１１…ロウアドレスバッファ、１１２…カラムアドレスバッファ、１１３…コマンドデコーダ、１１４…コントロールロジック、１２１…データコントロール回路、１２１Ａ…ライトアンプ、１２１Ｂ…リードアンプ、１２２…ラッチ回路、１２３…ＤＱバッファ、１２５…ＤＱＳコントロール回路、１２６…ＤＱＳバッファ、１２７…テスト信号生成回路、１２８…データテスト回路、１２９…テストデータコピー部、１３０…ライトマスク部、１３１…テストデータ論理演算部、１４１…クロックジェネレータ、ＹＳ…Ｙスイッチ、ＷＳ…ライトスイッチ、ＴＭＳ…テスト信号、ＭＩＯ…メイン入出力線、ＬＩＯ…ローカル入出力線、ＢＬ…ビット線、ＳＵＢ…サブアンプ、ＳＡ…センスアンプ

Claims (8)

1. メモリセルが接続されたビット線の信号を増幅するセンスアンプと、
   前記ビット線にカラムスイッチを介して接続されるローカル入出力線の信号を増幅するサブアンプと、
   前記ローカル入出力線にライトスイッチを介して接続されるメイン入出力線を書き込むべきデータ信号に基づき駆動するライトアンプと、
   テストモードとしてのデータ読出し動作において、前記センスアンプを活性化する一方、前記サブアンプおよび前記ライトアンプは共に非活性化し、さらに前記カラムスイッチおよび前記ライトスイッチを共にオンとするテスト回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記テスト回路は、
   外部から入力される所定の信号により前記テストモードを実行することを示すテスト信号を生成するテスト信号生成回路と、
   前記テスト信号生成回路により生成されたテスト信号に従い前記テストモードを実行するためのデータテスト回路と、を備え、
   前記データテスト回路は、
   選択された複数のメモリセルに前記ライトアンプによりテストデータの書き込みを行う際に、外部から入力されたデータを複数の書き込みテストデータにコピーするテストデータコピー部と、
   テストモードとしてのデータ読出しを行う際に前記ライトアンプおよび前記サブアンプを非活性化し、前記ライトスイッチをオンとし、前記選択された複数のメモリセルからデータの読み出しを行うライトマスク部と、
   前記メモリセル毎に、書き込んだデータと読み出したデータとを比較し、比較結果を基に、前記センスアンプにおける欠陥の有無を示す判定情報を出力するテストデータ論理演算部と、を有することを特徴とする請求項１に記載の半導体記憶装置。
3. テストモードとしてのデータ読出し動作において、
   メモリセルが接続されたビット線の信号を増幅するセンスアンプを活性化し、
   前記ビット線にカラムスイッチを介して接続されるローカル入出力線の信号を増幅するサブアンプを非活性化し、
   前記ローカル入出力線にライトスイッチを介して接続されるメイン入出力線を書き込むべきデータ信号に基づき駆動するライトアンプを非活性化し、
   さらに前記カラムスイッチおよび前記ライトスイッチを共にオンとすることを特徴とする半導体記憶装置の試験方法。
4. 外部から入力される所定の信号により前記テストモードを実行することを示すテスト信号を生成する第１の工程と、
   前記テスト信号に従い前記テストモードを実行する第２の工程と、を含み、
   前記第２の工程は、
   選択された複数のメモリセルに前記ライトアンプによりテストデータの書き込みを行う際に、外部から入力されたデータを複数の書き込みテストデータにコピーする第３の工程と、
   テストモードとしてのデータ読出しを行う際に前記ライトアンプおよび前記サブアンプを非活性化し、前記ライトスイッチをオンとし、前記選択された複数のメモリセルからデータの読み出しを行う第４の工程と、
   前記メモリセル毎に、書き込んだデータと読み出したデータとを比較し、比較結果を基に、前記センスアンプにおける欠陥の有無を示す判定情報を出力する第５の工程と、を有することを特徴とする請求項３に記載の半導体記憶装置の試験方法。
5. 複数のデータ端子を有すると共に、それらデータ端子の一部をマスクしつつ残りのデータ端子からデータ書き込みを行うライトマスク機能を有する半導体記憶装置であって、
   前記複数のデータ端子に対応して設けられた複数のライトアンプと、
   前記複数のライトアンプに対応して設けられた複数のメイン入出力線と、
   前記複数のメイン入出力線に対応して設けられた複数セットのローカル入出力線であって、夫々が複数のローカル入出力線を含む複数セットのローカル入出力線と、
   前記複数セットのローカル入出力線の夫々における前記複数のローカル入出力線に各々対応して設けられた複数のセンスアンプと、
   テストモード時に、前記複数のライトアンプをそれぞれ非活性化すると共に、前記複数のメイン入出力線とそれらに対応して選択されたローカル入出力線とをそれぞれ電気的に接続した状態で、選択された複数のセンスアンプにより、選択された複数のメモリセルからのデータを用いて、電気的に接続されたメイン入出力線およびローカル入出力線を駆動するようにするテスト回路と、
   を備える半導体記憶装置。
6. 各メイン入出力線と対応するローカル入出力線との間にライトスイッチが設けられ、各ローカル入出力線と対応するセンスアンプとの間にカラムスイッチが設けられ、前記テスト回路は、前記テストモード時に、選択されたライトスイッチおよびカラムスイッチを導通させる請求項５記載の半導体記憶装置。
7. 各ローカル入出力線に対応してサブアンプが設けられ、前記テスト回路は、前記テストモード時に、前記サブアンプの各々を非活性化する請求項６記載の半導体記憶装置。
8. 前記ライトマスク機能は、マスクの対象となるデータ端子に対応するライトアンプおよびライトスイッチがそれぞれ非活性化および非導通される請求項６記載の半導体記憶装置。

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