JP2004310918A - 半導体記憶装置 - Google Patents
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Abstract
【課題】回路規模の増大を抑止し、頻繁にパタンを変化させるテストへの対応を容易化し、半導体記憶装置のテスタビリティを向上する装置の提供。
【解決手段】メモリセルアレイ（１０１−１）のメモリセルへの書き込みデータを保持する保持回路（１０３）を備え、保持回路（１０３）からの書き込みデータが選択されたアドレスのメモリセルに書き込まれ、該メモリセルから読み出されたデータを入力するとともに、保持回路に保持されるデータを期待値データとして入力し読み出しデータと期待値データを比較する比較器（ＣＣＭＰＮ）を備え、反転制御信号（ＤＩＭ）の値にしたがって保持回路（１０３）に保持される書き込みデータの正転値又は反転値の一方がメモリセルへの書き込みデータ及び比較器（ＣＣＭＰＮ）への期待値データとして出力され、複数の比較器に接続される一致検出信号（ＭＡＴＣＨ０）に基づきエラーフラグを出力する判定回路（１０４）を備えている。
【選択図】図１
【解決手段】メモリセルアレイ（１０１−１）のメモリセルへの書き込みデータを保持する保持回路（１０３）を備え、保持回路（１０３）からの書き込みデータが選択されたアドレスのメモリセルに書き込まれ、該メモリセルから読み出されたデータを入力するとともに、保持回路に保持されるデータを期待値データとして入力し読み出しデータと期待値データを比較する比較器（ＣＣＭＰＮ）を備え、反転制御信号（ＤＩＭ）の値にしたがって保持回路（１０３）に保持される書き込みデータの正転値又は反転値の一方がメモリセルへの書き込みデータ及び比較器（ＣＣＭＰＮ）への期待値データとして出力され、複数の比較器に接続される一致検出信号（ＭＡＴＣＨ０）に基づきエラーフラグを出力する判定回路（１０４）を備えている。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、テスト装置を用いたパラレルテスト等に好適とされる半導体記憶装置に関する。
【０００２】
【従来の技術】
テスト装置を用いたパラレルテストとして、半導体記憶装置のラインモードテストが知られている（例えば非特許文献１参照）。はじめに、ラインモードテストについて概説しておく。図１３は、上記非特許文献１に記載されている半導体記憶装置の構成を示す図である。図１３に示すように、相補の副ＩＯ線ＳＩＯ＿Ｔ、ＳＩＯ＿Ｂ（ビット線対）に対して書き込み兼期待値レジスタ（Ｍｕｌｔｉ Ｐｕｒｐｏｓｅ Ｒｅｇｉｓｔｅｒ；「ＭＰＲ」という）１１０１と、比較回路１１０２と、を備えている。比較回路１１０２は、排他的論理和回路よりなり、出力信号（一致検出信号）ＭＡＴＣＨはワイヤードＯＲ接続される。ＰチャネルＭＯＳトランジスタＰ４１とＮチャネルＭＯＳトランジスタＮ４９よりなるインバータと、ＰチャネルＭＯＳトランジスタＰ４２とＮチャネルＭＯＳトランジスタＮ５０よりなるインバータの出力と入力を交差接続したフリップフロップよりなる書き込み兼期待値レジスタ１１０１は、主Ｉ／Ｏ線対（ＭＩＯＴ、ＭＩＯＢ）と副Ｉ／Ｏ線対（ＳＩＯＴ、ＳＩＯＢ）との間に接続されており、ラインモードテスト（ＬＭＴ）におけるコピー・ライトと、ラインリードにおける並列比較が行われる。書き込み兼期待値レジスタ１１０１のＣＲＥ＿Ｂ、ＣＲＥ＿Ｔには、書き込み兼期待値レジスタ１１０１の活性化時、電源電位とグランド電位が供給される。
【０００３】
ラインモードテスト時、テストデータは書き込み兼期待値レジスタ１１０１に書き込まれ（１ライン上でランダムパタンが可能）、ランダムパタンデータは、選択されたワード線に接続するメモリセルに同時に書き込まれる。信号ＴＲがｈｉｇｈレベル、テストコンペアトリガ信号ＣＯＭＰはｌｏｗレベルとされる。主ＩＯ線ＭＩＯＴ、ＭＩＯＢの相補データは、書き込み兼期待値レジスタ１１０１のフリップフロップに記憶され、オン状態のＮチャネルＭＯＳトランジスタＮ４１、Ｎ４２を介して、副ＩＯ線ＳＩＯ＿Ｔ、ＳＩＯ＿Ｂに伝達され、選択されたワード線に接続するメモリセルに書き込まれる。
【０００４】
テストコンペアトリガ信号ＣＯＭＰがｈｉｇｈレベル、信号ＴＲがｌｏｗレベルとなると、パラレル比較が、各比較器１１０２で行われ、読み出しデータと期待値データとの一致検出が行われる。より詳細には、ＮチャネルＭＯＳトランジスタＮ４１とＮ４２はオフとされ、ＮチャネルＭＯＳトランジスタＮ４３とＮ４４はオンとされる。書き込みデータとしてＭＩＯＴがｈｉｇｈレベル、ＭＩＯＢがｌｏｗレベルのとき、書き込み兼期待値レジスタ１１０１での保持値をゲートに受けるＮチャネルＭＯＳトランジスタＮ４６がオンし、ＮチャネルＭＯＳトランジスタＮ４５はオフし、読み出しデータを伝送する副ＩＯ線ＳＩＯ＿Ｂがｈｉｇｈのとき（フェイル時）、ＮチャネルＭＯＳトランジスタＮ４８はオンし、一致検出信号ＭＡＴＣＨはｌｏｗレベルとされる（エラー検出）。一方、副ＩＯ線ＳＩＯ＿Ｂがｌｏｗレベルのとき、ＮチャネルＭＯＳトランジスタＮ４８はオフし、一致検出信号ＭＡＴＣＨはｈｉｇｈレベルとされる。主ＩＯ線ＭＩＯＴ、ＭＩＯＢをそれぞれｌｏｗレベル、ｈｉｇｈレベルとした書き込みを行う場合、ＮチャネルＭＯＳトランジスタＮ４５がオンされ、同様にしてエラーの検出が行われる。信号線ＭＡＴＣＨに接続する複数の比較器のうち１つでも不一致の場合、エラー信号がＭＡＴＣＨから送出され、出力端子ＤＱ（不図示）に出力される。１つのラインのいかなるフェイルも１つのリードサイクルで検出される。
【０００５】
また、ラインモードテストの変形として、ライトバスから直接書き込みデータや期待値を与える構成も知られている（例えば特許文献１参照）。この従来の半導体記憶装置では、メモリセルアレイの選択された複数列の各々から読み出されたデータと期待値をテスト手段により比較され、比較結果が出力される構成とされ、複数列に関するテストを行うテスト手段は複数列に共通に設けられている。すなわち、図１４（特許文献１の図２に対応する）に示すように、ビット線対ＢＬ、／ＢＬに第１の差動増幅器６０が接続され、書込用バスＷ、／Ｗ、読出用バスＲ、／Ｒ、読出／テスト回路７が設けられ、カラムデコーダ４は、テスト時に、まず１つおきの複数のビット線対ＢＬ、／ＢＬから読み出されたデータを、予め与えられた期待値データと比較し、それぞれの比較結果を出力し、次に、カラムデコーダ４は、残りの１つおきの複数のビット線対ＢＬ、／ＢＬから読み出されたデータを、予め与えられた期待値データと比較し、それぞれの比較結果を出力する。読出／テスト回路７は、読出用バスＲ、／ＲとデータバスＤＢ、／ＤＢの間に接続されたスイッチ７１、読出用バスＲ、／Ｒとラインテスト用バスＬＢ、／ＬＢの間に接続されたスイッチ７２、データバスＤＢ、／ＤＢに接続された差動増幅器７３、ラインテスト用バスＬＢ、／ＬＢに接続された期待値書込回路７４、ラインテスト用バスＬＢ、／ＬＢに接続されたエラー検出回路７５を備え、ラインモードテスト時にエラーが検出されるとエラーフラグＥＦを出力する。
【０００６】
また、複数のセルアレイからの読み出しデータを入力してこれらが互いに一致するか判定する一致検出回路を備え、１６ＩＯを４ＩＯに圧縮する構成も知られている（例えば特許文献２参照）。
【０００７】
図１５にブロック図で示した構成は、上記特許文献２等に従う従来の半導体記憶装置のテスト回路の構成であり、リード時に、期待値を必要としない構成である。すなわち、隣接するメモリセルのデータの干渉を試験するため、各メモリセルのライト増幅器には、独立にデータを書き込める構成とされている。すなわち、１つのメモリセルアレイ１３０１に対してその周辺回路として第１乃至第４のリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１３０２を備えている。メモリセルアレイ１３０１には、Ｘアドレスを入力してデコードしワード線を選択するＸデコーダ１３０４と、ビット線に接続するセンスアンプ１３０５、Ｙアドレスを入力してデコードしビット線を選択するカラムデコーダ１３０６が設けられており、これらの要素を１単位として、「マット」、あるいは「セルアレイ・ブロック」ともいう。なお、図１５において、Ｘデコーダ１３０４は、複数のセルアレイブロックに共通に設ける構成としてもよい。
【０００８】
４つのメモリセルアレイ１３０１のそれぞれの第１のライト増幅器（Ｗａｍｐ）には、第１のライトデータバスが共通に接続され、第２のライト増幅器（Ｗａｍｐ）には、第２のライトデータバスが共通に接続され、第３のライト増幅器（Ｗａｍｐ）には、第３のライトデータバスが共通に接続され、第４のライト増幅器（Ｗａｍｐ）には、第４のライトデータバスが共通に接続されている。ラインテスト時、第１乃至第４のライト増幅器には、第１乃至第４のライトデータバス（Ｗｒｉｔｅ Ｄａｔａ Ｂｕｓ）からのデータが並列に供給される。ライト増幅器（Ｗａｍｐ）からのデータは、選択ワード線に接続するメモリセルに書き込まれる。
【０００９】
図１６は、図１５に示した回路の、パラレルテストモードの読み出し時の接続構成を示す図である。カラムデコーダ１３０６で選択されたビット線のセンスアンプ出力がリード増幅器（Ｒａｍｐ）で増幅され、４つのメモリセルアレイの第１のリード増幅器（Ｒａｍｐ）から出力される４本の出力信号は、第１の比較器１３０３０に供給され、同様に、４つのメモリセルアレイの第２乃至第４のリード増幅器（Ｒａｍｐ）からそれぞれ出力される４本の出力信号は、第２乃至第４の比較器１３０３１〜１３０３３にそれぞれ供給される。各比較器１３０３０〜１３０３３では、入力される４本の信号がともに一致した値のときパスを、一つでも不一致のとき、フェイルを出力する。さらに、比較器１３０３０〜１３０３３の出力を入力し、これらが一致するか判定する比較器を備えることで、比較結果を圧縮する構成もある。
【００１０】
【非特許文献１】
Ｋ．ＡＲＩＭＯＴＯ ｅｔ．ａｌ．， ”Ａ ６０−ｎｓ ３．３−Ｖ−Ｏｎｌｙ １６−Ｍｂｉｔ ＤＲＡＭ ｗｉｔｈ Ｍｕｌｔｉｐｕｒｐｏｓｅ Ｒｅｇｉｓｔｅｒ，” ＩＥＥＥ， ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．２４， Ｎｏ．５， ＯＣＴＯＢＥＲ １９８９， ｐｐ１１８４−１１９０
【特許文献１】
特開平４−３５６７９９号公報（第５、第６頁、第１及び第２図）
【特許文献２】
特開２０００−４０３９７号公報（第４頁、第３図）
【００１１】
【発明が解決しようとする課題】
図１３に示した構成の従来の半導体記憶装置においては、メモリセルに書き込むデータの値を変更する場合、入出力バスＭＩＯＴ、ＭＩＯＢからデータをレジスタ１１０１に供給する必要がある。また読み出しデータに対応させて、その都度、期待値データを用意する必要がある。このため、マーチやその他データを頻繁に変えるテストを行うことは、複雑となる。
【００１２】
また図１３に示した構成の従来の半導体記憶装置においては、メモリセルに書き込むデータの値を変更する場合、入出力バスＭＩＯＴ、ＭＩＯＢからデータをレジスタ１１０１に供給するための余分なテストサイクルが必要とされる。
【００１３】
図１４に示した構成では、ライト時に、書き込みデータを書き替えることはできるものの、パラレルリード時に、期待値データを変更する場合、その都度、期待値データを用意する必要がある。
【００１４】
また、プリフェッチ方式（メモリセルへデータを書き込むサイクルに先立ってレジスタにデータを書き込む方式）のＤＲＡＭ（ダイナミックランダムアクセスメモリ）で、上記と同様の構成を実現する場合、１サイクルで書き込みデータ／期待値を書き換えるためのテストモード専用のライトバスを設ける必要があり、回路構成が複雑となる。
【００１５】
図１５乃至図１６に示した構成の場合、書き込みデータの設定の制約はないが、ワード線不良等の不具合で、同時に書き込んだデータが、ｈｉｇｈ又はｌｏｗレベルに固定となっている場合、１段目の一致検出回路ではパスと判定される。すなわち、図１６に示した構成において、一つの比較器１３０３に供給される４つの読み出しデータが全て期待値の反転データの場合にも、パスとなり、誤判定が生じる。
【００１６】
したがって、本発明の主たる目的は、回路規模の増大を抑止し、データを変化させるテストへの対応の容易化を図り、テスタビリティの向上に貢献する半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクトに係る装置は、書き込みサイクル前に書き込みデータをプリフェッチ機能を有する半導体記憶装置において、プリフェッチされたデータを格納するライトレジスタ（通常動作時、ライトレジスタとして機能する）を、パラレルテストの書き込みレジスタ、及び、比較器へ期待値データを供給する期待値レジスタとして用い、さらに、外部端子からの反転制御信号に基づき、ライトレジスタの値を反転、正転させることを可能としたものである。
【００１８】
本発明によれば、書き込みデータを事前に保持するレジスタを、期待値データレジスタとして利用しており、テスト時に、テスタ等から、反転制御信号の値を制御することで、データをライトレジスタに再書き込みすることなく、書き込みデータ、期待値データを可変させることができる。
【００１９】
【発明の実施の形態】
本発明の好適な実施形態について説明する。本発明の１つのアスペクトに係る半導体記憶装置は、図１を参照すると、複数のメモリセルを含むメモリセルアレイ（１０１−１）と、メモリセルへ書き込まれるデータを保持する保持回路（１０３）と、メモリセルからの読み出しデータと、前記読み出しデータに対応する期待値データとを入力し両者が一致するか否か比較する比較器（ＣＣＭＰＮ）と、保持回路（１０３）に保持されるデータと、反転制御信号（ＤＩＭ）とを入力し、反転制御信号（ＤＩＭ）の値に応じて、保持回路（１０３）に保持されるデータの正転値又は反転値を出力する反転制御回路（図３参照）を備えており、反転制御回路からの出力が、前記メモリセルへの書き込みデータとして供給され、前記期待値データとして比較器（ＣＣＭＰＮ）に入力される構成とされる。
【００２０】
本発明の一実施形態において、保持回路（１０３）は、通常動作時においては、前記メモリセルへの書き込みデータを保持する回路として用いられ、テスト時においては、前記メモリセルへの書き込みテストデータを保持する回路（ライトレジスタ）、及び前記期待値データを保持する回路（期待値レジスタ）として兼用される。
【００２１】
本発明の一実施形態において、反転制御信号（ＤＩＭ）は、半導体記憶装置の反転制御端子から可変に設定される、ことも特徴の１つをなしている。すなわち、デバイステスト時に、テスタ側から、反転制御端子に印加するパタンを変えることで、ライトレジスタの保持データを変更することなく、メモリセルへの書き込みデータと期待値データを変更することができる。すなわち、ライトレジスタの値を変更するために、変更データの書き込みサイクル（したがって、該書き込みサイクル用のテストベクトル）が不要とされる。
【００２２】
そして、本発明の一実施形態によれば、メモリセルアレイと書き込みデータ及び読み出しデータの授受を行う複数本のＩＯ線（ＭＩＯＴ／ＭＩＯＢ）に対応して、保持回路（１０３）と比較器（ＣＣＭＰＮ）の組を複数組備え、複数の保持回路（１０３）からのデータが、並列に、メモリセルアレイ（１０１−１）に書き込まれるパラレルテストにおいて、複数の保持回路（１０３）の保持するデータを書き替えることなく、保持回路（１０３）に対応する反転制御回路に入力される反転制御信号（ＤＩＭｊ）の値を変えることで、パラレルテストの印加（フォース）パタン及び期待値パタンが可変自在とされている。パラレルテストの印加パタン、期待値パタンをライトレジスタへのデータの書き込みサイクルなく行えることは、本発明の特徴の１つをなしている。
【００２３】
本発明の一実施形態においては、半導体記憶装置の１つのデータ端子（ＤＱ）に対応して、保持回路（１０３）と、リード・ライト増幅器（１０２）、反転制御回路、比較器（ＣＣＭＰＮ）の組を、１組又は複数組備えている。そして、１つのデータ端子に対応して設けられ、入力されるテスト制御信号（例えば図７のＴＰＡＲＡ）に基づき、前記１つのデータ端子からの書き込みデータと、与えられた書き込みテストデータのうちの一方を選択するセレクタ回路（例えば図７の４０６、図７の４０７）を備え、セレクタ回路の出力が対応する保持回路（１０３）へ入力される構成としてもよい。かかる本発明において、セレクタ回路（図７の４０６、図７の４０７）に与えられる書き込みテストデータ（例えば図７のＴＤＩＮＲ＿Ｂ、ＴＤＩＮＦ＿Ｂ）は、１つのデータ端子とは異なる所定のデータ端子から入力され、当該セレクタ回路に供給される構成としてもよい。すなわち、前記所定のデータ端子から入力された書き込みテストデータが、複数のセレクタ回路に共通に供給され、パラレルテスト時に、複数のセレクタ回路は、書き込みテストデータ（ＴＤＩＮＲ＿Ｂ、ＴＤＩＮＦ＿Ｂ）を選択し、書き込みテストデータ（ＴＤＩＮＲ＿Ｂ、ＴＤＩＮＦ＿Ｂ）が複数の保持回路（ライトレジスタ）に共通に供給される構成とされる。１つのデータ端子からの入力データが、複数のライトレジスタにデータが供給され、ウェーハ・テスト時のプローバ、及びテスタで必要なピンカウントを縮減する。
【００２４】
本発明の一実施形態においては、好ましくは、メモリセルからの読み出しデータを増幅する複数のリード増幅器（Ｒａｍｐ）に対してそれぞれ設けられる複数の比較器（ＣＣＭＰＮ）は、比較結果を示す共通信号線（ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂ）に共通に接続されており、複数の比較器（ＣＣＭＰＮ）のうち、少なくとも１つの比較器（ＣＣＭＰＮ）で読み出しデータと期待値データの不一致検出時、前記信号線（ＭＡＴＣＨ０）にフェイル情報が出力される構成とされる。本発明の一実施形態においては、好ましくは、共通信号線は、第１の信号線（ＭＡＴＣＨ０）と第２の信号線（ＣＯＭＰ０＿Ｂ）よりなり、前記比較器（ＣＣＭＰＮ）での比較動作開始前に、前記第１の信号線と前記第２の信号線とは第１の値（例えば電源電位）に予め設定され、比較動作時、前記第２の信号線（ＣＯＭＰ０＿Ｂ）は第２の値（例えばグランド電位）に設定され、複数の比較器（ＣＣＭＰＮ）は、それぞれ、前記第１の信号線と前記第２の信号線との間に互いに並列形態に接続されている。
【００２５】
本発明の一実施形態において、比較器（ＣＣＭＰＮ）は、前記読み出しデータと前記期待値データとが一致する場合、第１の信号線（ＭＡＴＣＨ０）及び第２の信号線（ＣＯＭＰ０＿Ｂ）がそれぞれ前記第１の値及び前記第２の値を保つように制御し、前記読み出しデータと前記期待値データが不一致の場合、第１の信号線（ＭＡＴＣＨ０）と第２の信号線（ＣＯＭＰ０＿Ｂ）とを通電して同一値とする制御を行う。
【００２６】
本発明の一実施形態において、比較器（ＣＣＭＰＮ）は、第１の信号線（ＭＡＴＣＨ０）と第２の信号線（ＣＯＭＰ０＿Ｂ）との間に直列に接続され、読み出しデータの相補信号（ＭＡＱ＿Ｂ）と期待値データ（ＷＤＡＴＡ）とをそれぞれ制御端子に入力してオン・オフが制御される第１及び第２のスイッチ素子（図４のＮ２１、Ｎ２２）と、前記第１の信号線と前記第２の信号線との間に直列に接続され、読み出しデータ（ＭＡＱ）と、期待値データの相補信号（ＷＤＡＴＡ＿Ｂ）とをそれぞれ制御端子に入力してオン・オフが制御される第３及び第４のスイッチ素子（図４のＮ２３、Ｎ２４）と、を有する。
【００２７】
本発明の一実施形態においては、複数の比較器（ＣＣＭＰＮ）が共通接続される共通信号線に接続され、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路（１０４）を備えている。共通信号線は、例えば第１、第２の信号線（ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂ）よりなる。判定回路（１０４）は、第１、第２の信号線（ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂ）を第１の値（電源電圧）に設定する回路（例えば図４のＰ２１、Ｐ２２、Ｐ２３）と、比較動作を制御する制御信号（ＴＣＭＰＥ）の値が比較を示すとき、第２の信号線（ＣＯＭＰ０＿Ｂ）を第２の値（例えばグランド電位）に設定する回路（例えば図４のＮ２５）と、比較の結果、得られる第１の信号線（ＭＡＴＣＨ０）の値から、エラーフラグ（ＥＲＲ＿Ｂ）を生成出力する回路（例えば３１０、３１１）と、を備えている。
【００２８】
本発明の一実施形態においては、複数の比較器（ＣＣＭＰＮ）が共通接続される第１の信号線及び第２の信号線を複数組備え（図１１のＭＡＴＣＨ０、ＣＯＭＰ０＿ＢとＭＡＴＣＨ１、ＣＯＭＰ１＿Ｂ）、複数組の第１の信号線及び第２の信号線に接続され、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路（図１１の１０４Ａ）を備えた構成としてもよい。このように、信号線（ＭＡＴＣＨ０、ＣＯＭＰ０＿ＢとＭＡＴＣＨ１、ＣＯＭＰ１＿Ｂ）を分割することで、その長さが短くなり、比較時の応答速度が高速化する。
【００２９】
本発明の一実施形態において、判定回路（１０４Ａ）は、複数組の第１の信号線（ＭＡＴＣＨ０とＭＡＴＣＨ１）と第２の信号線（ＣＯＭＰ０＿ＢとＣＯＭＰ１＿Ｂ）を、前記第１の値に設定する回路（例えば図１２のＰ２１〜Ｐ２６）と、比較動作を制御する制御信号の値が比較を示すとき、複数組の前記第２の信号線（ＣＯＭＰ０＿ＢとＣＯＭＰ１＿Ｂ）を第２の値に設定する回路（例えば図１２のＮ２５、Ｎ３１）と、複数組の前記第１の信号線に複数の入力端がそれぞれ接続され、複数組の前記第１の信号線全てが前記第１の値をとるとき、パスを出力し、複数組の前記第１の信号線の少なくとも１つが第２の値をとるときフェイルを示す値をとるエラーフラグを生成出力する回路（例えば３１２、３１１）と、を備えている。
【００３０】
【実施例】
本発明の実施例に即してさらに詳細に説明する。図１は、本発明の一実施例の構成を模式的に示すブロック図である。本実施例の半導体記憶装置は、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）やＲＤＲＡＭ（Ｒａｍｂｕｓ社の商標）等のプリフェッチ機能を有する半導体記憶装置において、プリフェッチされたデータを格納するライトレジスタを、パラレルテストの書き込みレジスタ及び期待値レジスタとして用い、さらに、外部端子からの反転制御信号に基づき、ライトレジスタの値を反転、正転させることを可能としている。すなわち、図１を参照すると、メモリセルアレイ１０１−１に対して４個のライトレジスタ１０３と、４個のリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２を備え、各リード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２には、読み出しデータと期待値とを比較する比較器（ＣＣＭＰＮ）が配置されている。図１において、メモリセルアレイ１０１−１には、Ｘアドレスを入力してデコードしワード線（不図示）を選択するＸデコーダ１０１−２と、ビット線対（不図示）に接続するセンスアンプ１０１−３、Ｙアドレスを入力してデコードしビット線対を選択するカラムデコーダ（Ｙスイッチ）１０１−４が設けられており、これらの要素を１単位として、「マット」、あるいは「セルアレイ・ブロック」ともいう。なお、Ｘデコーダ１０１−２は、複数のセルアレイブロックに共通に設ける構成としてもよいことは勿論である。
【００３１】
図示されないデータ入出力端子ＤＱより入力された書き込みデータはライトレジスタ１０３でサンプルされ、ライトレジスタ１０３の出力は、リード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２のライト増幅器（Ｗａｍｐ）に供給される。書き込み時、ライト増幅器（Ｗａｍｐ）の出力は、Ｉ／Ｏ線対ＭＩＯＴ、ＭＩＯＢ（末尾のＴ、Ｂは正転とその相補（反転）を表している）に出力され、メモリセルアレイ１０１−１において選択されたビット線対及び選択されたワード線のメモリセルにデータが書き込まれる。なお、図１の半導体記憶装置は、クロック同期型のメモリとして構成され、メモリセルアレイ１０１−１に対して設けられる４個のライトレジスタ（Ｗ・Ｒ）１０３には、図示されない一つのデータ入力端子（ＤＱ）からクロックに同期してシリアルに入力される書き込みデータＤ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］を展開したデータを記憶保持する構成とされている。また、メモリセルアレイ１０１−１は複数のバンクより構成される。
【００３２】
図１において、反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３は、４個のリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２にそれぞれ入力され、ライトレジスタからのデータの反転を制御するための信号線（バス）である。ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３は、一つの外部端子に接続する構成としてもよく、別々の外部端子に接続する構成としてもよい。
【００３３】
リード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２ごとに設けられる比較器（ＣＣＭＰＮ）は、対応するリード増幅器（Ｒａｍｐ）から出力される読み出しデータと、対応するライトレジスタ１０３に保持されるデータを期待値データ（又はその反転信号）として入力して、比較結果出力は、一致検出信号ＭＡＴＣＨ０を介して、複数のセルアレイブロックに共通の判定回路１０４に供給される。
【００３４】
判定回路１０４では、１つの比較器（ＣＣＭＰＮ）でフェイルが検出されたとき、エラーフラグＥＲＲ＿Ｂを活性化させ、フェイルを出力する。比較器（ＣＣＭＰＮ）は、一致検出信号ＭＡＴＣＨ０と信号ＣＯＭＰ０＿Ｂに共通に接続されている。比較動作時に、信号線ＣＯＭＰ０＿Ｂが例えばグランド電位とされ、比較器（ＣＣＭＰＮ）で読み出しデータと期待値の不一致検出時、信号線ＭＡＴＣＨ０と信号線ＣＯＭＰ０＿Ｂとを、通電状態とする制御が行われる。
【００３５】
パラレルテスト時には、ライトレジスタ１０３から複数のメモリセルへ並列書き込みが行われる。１２８ＭＤＲＡＭの場合、リード・ライト増幅器回路を１２８個並置する構成の場合、１２８ビット並列に書き込みが行われる。
【００３６】
そして、メモリセルへの並列書き込みにおいて、反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３の値の設定により、ライトレジスタの保持値の反転値を書き込むこともできる。テスト時には、反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３の値はテスタから設定される。
【００３７】
パラレルリード時には、比較器（ＣＣＭＰＮ）では、メモリセルから読み出したデータを、ライトレジスタ１０３の保持値（期待値）と比較して、パス／フェイルを判定する。反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３の値が、論理０のとき、ライトレジスタ１０３の正転値が、書き込みデータ及び期待値として供給され、論理１のとき、ライトレジスタ１０３の反転値が、書き込みデータ及び期待値として供給されるものとすると、反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３のパタンを変えることで、ライトレジスタ１０３の保持値を固定としたまま、パラレルテスト実行時に、互いに異なった組み合わせのパタンを用いたパラレルテストを行うことができる。
【００３８】
ライトレジスタ１０３へのデータの書き込みはライトレジスタモードで行う。ＳＤＲＡＭにおいて、図示されないコマンドレジスタへの設定で、ライトレジスタモードが実行される。本実施例において、ライトレジスタモードでは、ライトレジスタへのデータの設定が行われるだけであり、メモリセルへのデータの書き込みは行われない。
【００３９】
メモリセルへのデータの書き込みはメモリライトモードで行われ（図示されないコマンドレジスタへの設定でメモリライトモードとされる）、予めライトレジスタ１０３に書き込まれたデータを選択ワード線に接続されるメモリセルに書き込む。ライトレジスタ１０３からの書き込みが行われるため１サイクルで書き込みが可能である。
【００４０】
図２は、本実施例における、リード増幅器・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２の回路構成の一例を示す図である。なお、リード増幅器（Ｒａｍｐ）は、ＩＯ線対ＭＩＯＴ、ＭＩＯＢに読み出されたデータを増幅し、図示されないリードデータバスを駆動するものであり、「データアンプ」あるいは「メインアンプ」とも呼ばれる。図２を参照すると、ライト増幅器（Ｗａｍｐ）は、書き込みデータＷＤＡＴＡｊｓ（ただし、ｊはデータ端子ＤＱの番号であり、３２ビットデータの場合、ｊは０〜３１をとる。ｓは４ビットプリフェッチ内のシリアルアドレスであり、図１に示した構成の場合、０〜３をとる。）と、ライトイネーブル信号ＹＩＯＷを入力とするＮＡＮＤ回路２０１と、ＮＡＮＤ回路２０１の出力信号とライトマスク信号ＤＱＭｊｓとを入力とするＮＯＲ回路２０２と、ＮＯＲ回路２０２の出力信号を入力するインバータ２０４と、書き込みデータＷＤＡＴＡｊｓの反転信号ＷＤＡＴＡｊｓ＿Ｂ（ただし、ｊはデータ端子ＤＱの番号、ｓは４ビットプリフェッチ内のシリアルアドレスであり、ｓ＝０〜３）とライトイネーブル信号ＹＩＯＷとを入力とするＮＡＮＤ回路２０７と、ＮＡＮＤ回路２０７の出力信号とライトマスク信号ＤＱＭｊｓとを入力とするＮＯＲ回路２０６と、ＮＯＲ回路２０６の出力信号を入力するインバータ２０５と、ソースが接地され、ドレインがＩＯ線ＭＩＯＢｊｓに接続され、ゲートがＮＯＲ回路２０２の出力端に接続されたＮチャネルＭＯＳトランジスタＮ１と、ソースが電源ＶＣＣに接続され、ドレインがＮチャネルＭＯＳトランジスタＮ１のドレインに接続され、ゲートがインバータ２０５の出力に接続されたＰチャネルＭＯＳトランジスタＰ１と、ソースが接地され、ドレインがＩＯ線ＭＩＯＴｊｓに接続され、ゲートがＮＯＲ回路２０６の出力に接続されたＮチャネルＭＯＳトランジスタＮ２と、ソースが電源に接続され、ドレインがＮチャネルＭＯＳトランジスタＮ２のドレインに接続され、ゲートがインバータ２０４の出力に接続されたＰチャネルＭＯＳトランジスタＰ２と、を備えている。ＩＯ線対ＭＩＯＴｊｓ、ＭＩＯＢｊｓ（ただし、ｊはデータ端子ＤＱの番号、ｓは０〜３）は、図１のカラムデコーダ１０１−４に接続される。
【００４１】
図２に示したライト増幅器の動作について説明する。書き込み動作時、書き込みデータＷＤＡＴＡｊｓがｈｉｇｈレベルである場合、ライトイネーブル信号ＹＩＯＷのｈｉｇｈレベルを受けて、ＮＡＮＤ回路２０１はｌｏｗレベルとなる。ライトマスク信号ＤＱＭｊｓは書き込み動作時ｌｏｗレベルであるため、ＮＯＲ回路２０２の出力はｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ１がオンする。インバータ２０４の出力はｌｏｗレベルとなり、ＰチャネルＭＯＳトランジスタＰ２がオンする。また、このとき、書き込みデータＷＤＡＴＡｊｓの相補信号ＷＤＡＴＡｊｓ＿Ｂはｌｏｗレベルとされ、ＮＡＮＤ回路２０７の出力はｈｉｇｈレベルとなり、このためＮＯＲ回路２０６の出力はｌｏｗレベルとされ、ＮチャネルＭＯＳトランジスタＮ２はオフ状態となる。インバータ２０５の出力はｈｉｇｈレベルとなり、ＰチャネルＭＯＳトランジスタＰ１はオフする。したがって、書き込みデータＷＤＡＴＡｊｓがｈｉｇｈレベルのとき、ＩＯ線ＭＩＯＢｊｓは、オン状態のＮチャネルＭＯＳトランジスタＮ１を介して放電されグランド電位となる。またＩＯ線ＭＩＯＴｊｓは、オン状態のＰチャネルＭＯＳトランジスタＰ２を介して電源側から充電され電源電位となる。すなわち、ＩＯ線ＭＩＯＴｊｓはｈｉｇｈレベル、ＩＯ線ＭＩＯＢｊｓはｌｏｗレベルに駆動される。
【００４２】
同様にして、書き込みデータＷＤＡＴＡｊｓがｌｏｗレベルのとき、ＩＯ線ＭＩＯＴｊｓはｌｏｗレベル、ＩＯ線ＭＩＯＢｊｓはｈｉｇｈレベルに駆動される。
【００４３】
次に、リード増幅器（Ｒａｍｐ）について説明する。リード増幅器（Ｒａｍｐ）は、ソースが接地されゲートにリード増幅器イネーブル信号ＭＡＥが入力される定電流源トランジスタＮ５と、ソースが共通接続されて定電流源トランジスタＮ５のドレインに接続され、ゲートにＩＯ線対ＭＩＯＢｊｓ、ＭＩＯＴｊｓがそれぞれ接続され差動対を構成するＮチャネルＭＯＳトランジスタＮ３、Ｎ４と、ソースがＮチャネルＭＯＳトランジスタＮ３、Ｎ４のドレインに接続されたＮチャネルＭＯＳトランジスタＮ６、Ｎ７と、ソースが電源に接続され、ゲートが共通接続されドレインがＮチャネルＭＯＳトランジスタＮ６、Ｎ７のゲートに接続されたＰチャネルＭＯＳトランジスタＰ３、Ｐ４と、ソースが電源に接続され、ドレインがＮチャネルＭＯＳトランジスタＮ６、Ｎ７のドレインに接続されたＰチャネルＭＯＳトランジスタＰ５、Ｐ６と、ＰチャネルＭＯＳトランジスタＰ５、Ｐ６のゲート間に接続され、ゲートがリード増幅器イネーブル信号ＭＡＥに接続されたＰチャネルＭＯＳトランジスタＰ７と、を備え、ＰチャネルＭＯＳトランジスタＰ３、Ｐ４のゲートの接続ノードは、ＰチャネルＭＯＳトランジスタＰ７のゲートに接続されている。
【００４４】
ＮチャネルＭＯＳトランジスタＮ７のドレインはインバータ２０８の入力端に接続される。ＮチャネルＭＯＳトランジスタＮ８とＰチャネルＭＯＳトランジスタＰ８よりなるＣＭＯＳインバータと、電源とＰチャネルＭＯＳトランジスタＰ８のソース間に挿入され、ゲートにリード増幅器出力イネーブル信号ＭＡＱＥ＿Ｂが入力されるＰチャネルＭＯＳトランジスタＰ９とが設けられており、インバータ２０８の出力端は、ＣＭＯＳインバータの入力端（トランジスタＰ８とＮ８の共通ゲート）に接続され、ＣＭＯＳインバータの出力端は、インバータ２１０、２１１よりなるフリップフロップに接続され、フリップフロップの出力信号とその反転信号は、ＭＡＱｊｓ、ＭＡＱｊ＿Ｂｊｓとして出力される。なお、出力がオープンのインバータ２０９は、インバータ２０８に対応して設けられており、ＩＯ線対ＭＩＯＴ、ＭＩＯＢの負荷のバランスを調整するためのダミー回路である。
【００４５】
図２のリード増幅器の動作について説明する。リード増幅器イネーブル信号ＭＡＥがｌｏｗのとき、ＮチャネルＭＯＳトランジスタＮ５はオフし、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ７がオンし、ＮチャネルＭＯＳトランジスタＮ６、Ｎ７のゲート電位は電源電位ＶＣＣとされ、ＰチャネルＭＯＳトランジスタＰ５、Ｐ６はオフとされる。
【００４６】
読み出し時に、リード増幅器イネーブル信号ＭＡＥがｈｉｇｈレベルとなると、ＮチャネルＭＯＳトランジスタＮ５はオンし、差動対を定電流で駆動し、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ７がオフする。
【００４７】
ＩＯ線ＭＩＯＴｊｓがｈｉｇｈレベルのとき（したがって相補のＩＯ線ＭＩＯＢｊｓがｌｏｗレベルのとき）、ＮチャネルＭＯＳトランジスタＮ４はオンし、ＮチャネルＭＯＳトランジスタＮ３はオフし、ＮチャネルＭＯＳトランジスタＮ７のドレイン電位はｌｏｗレベルとなり、インバータ２０８の出力はｈｉｇｈレベル、リード増幅器出力イネーブル信号ＭＡＱＥ＿Ｂがｌｏｗレベル（出力イネーブル状態）のときに活性化するＣＭＯＳインバータの出力は、ｌｏｗレベルとなり、インバータ２１０は、出力信号ＭＡＱｊｓとしてｈｉｇｈレベルを出力する。
【００４８】
ＩＯ線ＭＩＯＴｊｓがｌｏｗレベルのとき（ＭＩＯＢｊｓがｈｉｇｈレベルのとき）、ＮチャネルＭＯＳトランジスタＮ３はオンし、ＮチャネルＭＯＳトランジスタＮ４はオフし、ＮチャネルＭＯＳトランジスタＮ７のドレイン電位はｈｉｇｈレベルとなり、インバータ２０８の出力はｌｏｗレベル、リード増幅器出力イネーブル信号ＭＡＱＥ＿Ｂがｌｏｗレベルのとき活性化するＣＭＯＳインバータの出力はｈｉｇｈとなり、インバータ２１０の出力信号ＭＡＱｊｓはｌｏｗレベルを出力する。なお、ライト増幅器及びリード増幅器として、図２に示した構成は、あくまで一例を示したものであり、本発明において、ライト増幅器及びリード増幅器は上記構成に限定されるものでなく、ＩＯ線対ＭＩＯＴ、ＭＩＯＢを差動で駆動するライト増幅器、差動入力して増幅するリード増幅器であれば、任意の回路構成を用いてよいことは勿論である。
【００４９】
図３は、図２のライト増幅器（Ｗａｍｐ）の前段回路をなす、書き込みデータ・期待値データの反転制御回路の構成を示す図である。図３に示した反転制御回路は、例えば図１のリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２内に含まれており、図２の相補のデータＷＤＡＴＡｊｓとＷＤＡＴＡｊｓ＿Ｂを生成し、ライト増幅器（Ｗａｍｐ）に供給するとともに、比較器（ＣＣＭＰＮ）に対して、書き込みデータＷＤＡＴＡｊｓとＷＤＡＴＡｊｓ＿Ｂを期待値データとして供給する。図３を参照すると、この反転制御回路は、レジスタ１０３の出力ＤＡＴＡｊｓ＿Ｂ（ただし、ｊは、ＤＱ番号に対応し、ｓはプリフェッチ内のシリアルアドレスである。）とその反転信号を入力し、ＤＩＭｊｓを選択制御信号として一方を選択出力するセレクタ回路で構成される。すなわち、ライトレジスタ１０３の出力信号ＤＡＴＡｊｓ＿Ｂと、ＤＡＴＡｊｓ＿Ｂをインバータ２１１で反転した信号とをそれぞれ入力するＣＭＯＳトランスファゲートＴＧ１及びＴＧ２を備え、ＣＭＯＳトランスファゲートＴＧ１及びＴＧ２の出力は共通接続され、インバータ２２４の入力端に接続され、インバータ２２４の出力端から書き込みデータＷＤＡＴＡｊｓを出力し、ＷＤＡＴＡｊｓを反転するインバータ２２５の出力端からＷＤＡＴＡｊｓ＿Ｂを生成する。ＣＭＯＳトランスファゲートＴＧ１及びＴＧ２は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなり、ＴＧ１は、ＤＩＭｊｓがｈｉｇｈのときオンし、ＴＧ２は、ＤＩＭｊｓがｌｏｗのときオンする。
【００５０】
図４は、図１の比較器（ＣＣＭＰＮ）と、複数の比較器に共通に設けられる判定回路（ＣＣＭＰＣ）１０４の構成と接続形態の一例を示す図である。各比較器（ＣＣＭＰＮ）は、共通の一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂに接続され、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂは、判定回路１０４に入力されている。
【００５１】
各比較器（ＣＣＭＰＮ）は、リード増幅器（Ｒａｍｐ）の出力ＭＡＱｊｓとその相補信号ＭＡＱｊｓ＿Ｂと、ライト増幅器Ｗａｍｐに供給される書き込みデータＷＤＡＴＡｊｓとその相補信号ＷＤＡＴＡｊｓ＿Ｂを入力し、一致するか否かを検出する。すなわち、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとの間に直列に接続される２つのＮチャネルＭＯＳトランジスタＮ２１、Ｎ２２を備え、ＮチャネルＭＯＳトランジスタＮ２１、Ｎ２２のゲートにはそれぞれ、反転読み出しデータＭＡＱｊｓ＿Ｂと、正転書き込みデータＷＤＡＴＡｊｓが接続され、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとの間に直列に接続される２つのＮチャネルＭＯＳトランジスタＮ２３、Ｎ２４を備え、ＮチャネルＭＯＳトランジスタＮ２３、Ｎ２４のゲートにはそれぞれ、正転読み出しデータＭＡＱｊｓと、反転書き込みデータＷＤＡＴＡｊｓ＿Ｂが接続されている。
【００５２】
メモリセルの読み出しデータＭＡＱｊｓが、正転期待値データＷＤＡＴＡｊｓと一致する場合（パスの場合）、読み出しデータの反転信号ＭＡＱｊｓ＿Ｂと、期待値データＷＤＡＴＡｊｓの値は相補の値とされ、読み出しデータＭＡＱｊｓと期待値データの反転信号ＷＤＡＴＡｊｓ＿Ｂは相補の値とされる。このため、ＮチャネルＭＯＳトランジスタＮ２１、Ｎ２２の一方はオフとなり、ＮチャネルＭＯＳトランジスタＮ２３、Ｎ２４の一方はオフとなり、信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとは非導通とされる。
【００５３】
一方、メモリセルの読み出しデータＭＡＱｊｓが正転期待値データＷＤＡＴＡｊｓと不一致の場合（フェイルの場合）、読み出しデータの反転信号ＭＡＱｊｓ＿Ｂと、期待値データＷＤＡＴＡｊｓの値は一致し、読み出しデータＭＡＱｊｓと期待値データの反転信号ＷＤＡＴＡｊｓ＿Ｂは一致する。フェイルの一例として、書き込みデータとしてｈｉｇｈレベルをメモリセルに書き込み、期待値データＷＤＡＴＡｊｓがｈｉｇｈレベルの場合、メモリセルからの読み出しデータＭＡＱｊｓはｌｏｗレベルとなり、読み出しデータの反転信号ＭＡＱｊｓ＿Ｂはｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ２１とＮ２２はともにオンとなり、信号線ＭＡＴＣＨと比較制御信号線ＣＯＭＰ０＿Ｂとは通電される。また、書き込みデータとしてｌｏｗをメモリセルに書き込み、期待値データＷＤＡＴＡｊｓがｌｏｗのとき（期待値データＷＤＡＴＡｊｓ＿Ｂがｈｉｇｈ）、メモリセルからの読み出しデータＭＡＱｊｓはｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ２３とＮ２４はともにオンとなり、信号線ＭＡＴＣＨと比較制御信号線ＣＯＭＰ０＿Ｂとは通電される。
【００５４】
すなわち、リード増幅器からの読み出しデータと期待値データが不一致の場合、ＮチャネルＭＯＳトランジスタＮ２１とＮ２２の直列回路、ＮチャネルＭＯＳトランジスタＮ２３とＮ２４の直列回路の一方が導通し、信号線ＭＡＴＣＨと比較制御信号線ＣＯＭＰ０＿Ｂとが導通される。他の比較器（ＣＣＭＰＮ）についても同様とされる。
【００５５】
判定回路（ＣＣＭＰＣ）１０４は、ソースが電源ＶＣＣに接続され、ドレインが一致検出信号線ＭＡＴＣＨ０に接続され、ゲートが、比較動作の活性化を制御するテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２１と、ソースが電源に接続され、ドレインが一致検出信号線ＭＡＴＣＨ０に接続され、ゲートがインバータ３１０の出力に接続されたＰチャネルＭＯＳトランジスタＰ２２と、ソースが電源ＶＣＣに接続され、ドレインがＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２３と、ソースがＧＮＤに接続され、ドレインがＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＮチャネルＭＯＳトランジスタＮ２５とを備えている。
【００５６】
一致検出信号線ＭＡＴＣＨ０は、インバータ３１０の入力端に接続され、インバータ３１０の出力端は、ＰチャネルＭＯＳトランジスタＰ２２のゲートに接続され、インバータ３１１を介してＥＲＲ＿Ｂ（ｌｏｗレベルでフェイル）として出力される。
【００５７】
図４に示した回路の動作について説明する。テストコンペアイネーブル信号ＴＣＭＰがｌｏｗレベルの期間、ＰチャネルＭＯＳトランジスタＰ２１及びＰ２３がオンし、一致検出信号線ＭＡＣＴＨ０と比較制御信号線ＣＯＭＰ０＿Ｂは電源電位（ｈｉｇｈレベル）にプリチャージされる。一致検出信号線ＭＡＣＴＨ０を入力するインバータ３１０の出力はｌｏｗレベルとされ、エラーフラグＥＲＲ＿Ｂはｈｉｇｈレベルを出力する。ＰチャネルＭＯＳトランジスタＰ２１もオン状態とされ、一致検出信号線ＭＡＣＴＨ０を電源電位にプルアップする。
【００５８】
テスト時、テストコンペアイネーブル信号ＴＣＭＰがｈｉｇｈレベルとなると、ＮチャネルＭＯＳトランジスタＮ２５がオンし、信号線ＣＯＭＰ０＿Ｂはｌｏｗレベルとされる。
【００５９】
比較器（ＣＣＭＰＮ）での比較の結果、対応するリード増幅器（Ｒａｍｐ）からの読み出しデータと期待値データとが不一致の場合、信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとが通電状態となり、信号線ＭＡＴＣＨ０は放電され、その電位は、グランド電位とされる。
【００６０】
信号線ＭＡＴＣＨ０がｌｏｗレベルとなると、インバータ３１０の出力はｈｉｇｈレベルとなり、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。すなわち、フェイルを出力する。
【００６１】
複数の比較器（ＣＣＭＰＮ）のうち１以上の比較器（ＣＣＭＰＮ）で読み出しデータと期待値の不一致を検出した場合、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。なお、比較器（ＣＣＭＰＮ）の個数は、並列度にしたがって、任意に設定される。
【００６２】
図５は、本実施例におけるパラレルテストモードにおけるライト動作を説明するための波形図である。図５において、ＣＬＫは、クロック同期型の半導体記憶装置外部から供給されるクロックに同期した内部クロックである。Ｙ−ＳＷは、図示されないＹスイッチをイネーブルとする制御信号であり、ワンショットパルスとして出力される。ワンショットパルスのｈｉｇｈレベル期間、ＩＯ線対ＭＩＯＴ、ＭＩＯＢが選択されたビット線に接続される。ＹＩＯＷは、ライトイネーブル信号であり、この信号のｈｉｇｈレベルをうけてライト増幅器（Ｗａｍｐ）がＩＯ線対ＭＩＯＴ、ＭＩＯＢに書き込みデータＷＤＡＴＡ、ＷＤＡＴＡ＿Ｂを出力する。リード増幅器イネーブル信号ＭＡＥは、非活性状態とされる。
【００６３】
図６は、本実施例におけるパラレルテストモードにおけるリード動作を説明するための波形図である。ＣＬＫは、クロック同期型の半導体記憶装置外部から供給されるクロックに同期した内部クロックである。Ｙ−ＳＷは、図示されないＹスイッチをイネーブルとする制御信号であり、ワンショットパルスとして出力される。信号Ｙ−ＳＷのｈｉｇｈレベル期間に、ＩＯ線対ＭＩＯＴ、ＭＩＯＢ（プリチャージされている）は、センスアンプ１０１−３の出力により電位が開く。リード増幅器イネーブル信号ＭＡＥのｈｉｇｈレベルを受けて、リード増幅器（Ｒａｍｐ）から出力される読み出しデータ対ＭＡＱｊｓ／ＭＡＷｊｓ＿Ｂがｈｉｇｈ／ｌｏｗレベルとなる。クロックＣＬＫの立ち下がりエッジをうけて、ワンショットパルスＴＣＭＰＥ（テストコンペアイネーブル信号）が出力され、信号線ＣＯＭＰ０＿Ｂがグランド電位とされ、比較器（ＣＣＭＰＮ）での比較の結果、信号線ＭＡＴＣＨ０は、ｈｉｇｈ又はｌｏｗレベルとされ、エラーフラグの値が確定され、対応するデータ端子ＤＱ端子から出力される。なお、図６において、ＣＯＭＰ１＿Ｂ、ＭＡＴＣＨ１は、第２系統の信号線であり、図１１、図１２を参照して後述される。ＹＩＯＷは、ライトイネーブル信号であり、この信号はｌｏｗ固定とされる。エラーフラグＥＲＲ＿Ｂは半導体記憶装置の出力端子ＤＱから出力される。エラーフラグＥＲＲ＿Ｂを２段目、３段目で圧縮を行ってもよい。すなわち、複数のエラーフラグＥＲＲ＿Ｂを入力とする一致検出回路を、さらに１段又は複数段備えた構成としてもよい。
【００６４】
図７は、本発明の一実施例のクロック同期型半導体記憶装置のライトレジスタの構成の一例を示す図であり、１つのデータ端子ＤＱより、１クロックサイクルの立ち上がりと立ち下がりのエッジを用いて２つのデータをシリアル入力するＤＤＲ型ＳＤＲＡＭのデータ入力回路の一部が示されている。
【００６５】
図７において、４つのレジスタ１０３０、１０３１、１０３２、１０３３は、図１に示す構成において、例えばＤＡＴＡｊ０＿Ｂ、ＤＡＴＡｊ１＿Ｂ、ＤＡＴＡｊ２＿Ｂ、ＤＡＴＡｊ３＿Ｂを入力する４つのライトレジスタに対応している。なお、図１では簡単のため、ライトレジスタ１０３の入力を出力と同一のＤＡＴＡｊｓ＿Ｂ（ｓ＝０〜３）で表している。この例では、いずれも、レベルセンシティブ・ラッチよりなる。このラッチは、サンプリング制御信号端子Ｇがｈｉｇｈレベルのとき（／Ｇ端子がｌｏｗレベル）、入力をスルーで出力し、Ｇ端子がｌｏｗレベルのとき、入力にかかわらず、Ｇがｈｉｇｈレベルのとき記憶した値を出力する。なお、図７において、レジスタ１０３０、１０３１、１０３２、１０３３は、前段にエッジトリガー型のレジスタ４０９、４１１が設けられているため、スルーのラッチで構成されているが、エッジトリガー型のレジスタで構成してもよいことは勿論である。
【００６６】
データ端子ＤＱのデータ正転入力ＤＩＮｊ＿Ｔはインバータ４０１で反転され、レジスタ４０２とラッチ４０３を介してマルチプレクサ４０６に入力される。インバータ４０１の出力は、レベルセンシティブ・ラッチ４０４、４０５を介して、マルチプレクサ４０７に入力される。レジスタ４０２は、例えば、ポジティブエッジトリガーレジスタ回路よりなり、マスターラッチとスレーブラッチで構成され、クロック信号Ｃがｌｏｗレベルのとき、マスターラッチで入力データを記憶し、クロック信号Ｃがｈｉｇｈレベルのときマスターラッチに記憶したデータをスレーブラッチから出力し且つ記憶する。
【００６７】
ＤＩＮｊ＿Ｔは、ｊ番目のＤＱ端子に入力されるデータであり、クロックＣＬＫの１クロックの立ち上がりと立ち下がりエッジに同期して２回入力され、２クロックサイクルで４つのデータＤ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］がシリアルに入力される。
【００６８】
レジスタ４０２とラッチ４０３、及びラッチ４０４と４０５は、シリアルデータを２相展開するシリアル・パラレル変換回路（デマルチプレクサ）であり、データ端子ＤＱから１クロックサイクルにシリアル入力される２つのデータＤ［０］、Ｄ［１］を、パラレル変換し、１クロックサイクルあたり、Ｄ［０］、Ｄ［１］をパラレルに出力する。相補のクロックＤＳＣＬＫ＿Ｔ、ＤＳＣＬＫ＿Ｂは、データストローブ信号ＤＱＳの内部信号である。レジスタ４０２とラッチ４０３、及びラッチ４０４と４０５で構成する２相展開回路（シリアルパラレル変換回路）の構成は公知のものである。
【００６９】
マルチプレクサ（セレクタ）４０６は、ＤＱ端子からの入力データＤＩＮｊ＿Ｔを２相展開したうちの１相信号ＤＩＮｊＲ＿Ｂと、テストモード時に所定のデータ端子ＤＱから入力された信号ＴＤＩＮＲ＿Ｂを入力し、パラレルテスト信号ＴＰＡＲＡに基づき、ノーマル時には、ＤＩＮｊＲ＿Ｂ、パラレルテスト時には、ＴＤＩＮＲ＿Ｂを出力する。マルチプレクサ４０６の出力は、レジスタ４０９に入力され、インバータ４１０で反転され、信号ＤＡＴＡＷｊＲ＿Ｂとして、ライトレジスタ１０３０、１０３２のデータ端子に入力される。
【００７０】
マルチプレクサ４０７は、ＤＩＮｊ＿Ｔを２相展開したうちの１相信号ＤＩＮｊＦ＿Ｂと、テストモード時に所定のデータ端子ＤＱから入力された信号ＴＤＩＮＦ＿Ｂを入力し、信号ＴＰＡＲＡに基づき、ノーマル時には、ＤＩＮｊＦ＿Ｂ、パラレルテスト時には、ＴＤＩＮＦ＿Ｂを出力する。マルチプレクサ４０７の出力は、レジスタ４１１に入力され、インバータ４１２で反転され、信号ＤＡＴＡＷｊＦ＿Ｂとして、ライトレジスタ１０３１、１０３３のデータ端子に入力される。
【００７１】
ライトレジスタ１０３０、１０３１には、ライト用パルスＷＴ２が供給され、ライトレジスタ１０３２、１０３３にはライト用パルスＷＴ３が供給される。ライト用パルスＷＴ２、ＷＴ３は、半導体記憶装置内部で生成される。
【００７２】
ライトレジスタ１０３０、１０３１、１０３２、１０３３の出力端子Ｑは、それぞれＤＡＴＡｊ０＿Ｂ、ＤＡＴＡｊ１＿Ｂ、ＤＡＴＡｊ２＿Ｂ、ＤＡＴＡｊ３＿Ｂが出力される。なお、前述したように、図１では、簡単のため４つのライトレジスタ（Ｗ・Ｒ）１０３の入力を、それぞれの出力信号ＤＡＴＡｊ０＿Ｂ、ＤＡＴＡｊ１＿Ｂ、ＤＡＴＡｊ２＿Ｂ、ＤＡＴＡｊ３＿Ｂに対応させて表している。
【００７３】
図８は、図７のマルチプレクサ４０６、４０７に入力されるテストデータＴＤＩＮＲ＿Ｂ、ＴＤＩＮＦ＿Ｂを生成する回路の構成の一例を示す図である。７番目のＤＱ端子（ＤＱ７）からのデータＤＩＮ７＿Ｔと、ライトレジスタ書き込みテストモード信号ＴＷＲＷを入力とするＮＡＮＤ回路４２０と、ライト用内部クロックＤＩＣＬＫをクロック信号として入力するエッジトリガー型のレジスタ（マスタースレーブ型ラッチ）４２２及びレベルセンシティブ・ラッチ４２３を備えている。ライト用内部クロックＤＩＣＬＫは、内部クロックＣＬＫ（外部クロック端子からのクロック信号に同期したクロック信号）に遅延をかけて生成される信号であり、半導体記憶装置内部で生成される。レジスタ４２２及びラッチ４２３の出力端子Ｑから入力データＤＩＮ７＿Ｔを２相展開した信号が出力され、インバータ４２４、４２５、インバータ４２６、４２７を介して出力される。なお、ライトレジスタ書き込みテストモード信号ＴＷＲＷがｌｏｗレベルのときＮＡＮＤ回路４２０は、入力データＤＩＮ７＿Ｔの値によらず、ｈｉｇｈ固定値を出力する。
【００７４】
本発明では、プリフェッチ用のライトレジスタ１０３に、ノーマルモードのライトとテストモードのときのライト動作及び期待値の供給動作を行わせる。以下に、ノーマルモード（通常動作）とテストモードにおけるライト動作の一例を説明する。
【００７５】
図９は、ノーマルモードのライト動作を説明するためのタイミング図であり、図７の回路動作（ＤＤＲ ＳＤＲＡＭのプリフェッチ動作）の理解のために添付してある。
【００７６】
図９において、ＣＬＫはクロック信号（外部から供給されるクロック信号に同期した内部クロック信号）である。ＤＱＳはデータストローブ信号である。ＤＱはデータ入出力端子である。ＤＳＣＬＫ＿Ｔ／ＤＳＣＬＫ＿Ｂは、データストローブ信号ＤＱＳの内部信号であり、図７のレジスタ４０２、ラッチ４０３、４０４、４０５のクロック信号として供給される。ＤＩＮｊ＿Ｔは、第ｊ番目のＤＱ端子からの入力、ＤＩＮｊＲ＿Ｂ、ＤＩＮｊＦ＿Ｂは、入力を２相展開した信号であり、図８のラッチ４０３と４０４の出力信号である。ＤＣＬＫはライト用の内部クロック信号である。ＤＡＴＡＷｊＲ＿Ｂ、ＤＡＴＡＷｊＦ＿Ｂは、ライトレジスタにそれぞれ供給されるデータ信号である。ＷＴ２、ＷＴ３は、ライトレジスタに供給されるサンプリングクロック（ワンショットパルス）である。ＤＡＴＡｊ０＿Ｂ〜ＤＡＴＡｊ３＿Ｂはライトレジスタの出力である。Ｙ−ＳＷはＹスイッチをオンする制御信号であり、ＹＩＯＷは、ライト増幅器のライトイネーブル信号である。
【００７７】
図９を参照して、ノーマル時のライトレジスタへの書き込み動作の概略を説明すると、サイクルｔ０でライト動作が開始され、ＤＱ端子から、クロックの立ち上がりと立ち下がりの両エッジを用いて、１クロックサイクルで２つのデータがシリアルに入力される。サイクルｔ２では、２相展開回路（図７のラッチ４０３、４０４の出力）から、ＤＩＮｊＲ＿Ｂ、ＤＩＮｊＦ＿Ｂとして、２相展開された信号Ｄ［０］、Ｄ［１］が出力され、サイクルｔ３では、２相展開回路（図７のラッチ４０３、４０４の出力）から、２相展開された信号Ｄ［２］、Ｄ［３］が出力される。マルチプレクサ４０６、４０７は、ＤＩＮｊＲ＿Ｂ、ＤＩＮｊＦ＿Ｂを選択して出力し、レジスタ４０９、４１０は、クロックＤＣＬＫの立ち上がりエッジでＤＩＮｊＲ＿Ｂ、ＤＩＮｊＦ＿Ｂをサンプルして、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを出力する。そして、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを入力とするライトレジスタ１０３０、１０３１は、ライトパルスＷＴ２のワンショットパルス（ｈｉｇｈレベル）を受けて、Ｄ［０］、Ｄ［１］を出力し、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを入力とするライトレジスタ１０３２、１０３３は、１クロックサイクル遅れて、ライトパルスＷＴ３のワンショットパルス（ｈｉｇｈレベル）を受けて、Ｄ［２］、Ｄ［３］を出力する。ＹスイッチＹ−ＳＷのワンショットパルス、ＹＩＯＷのワンショットパルスを受けて、４つのライト増幅器（Ｗａｍｐ）から、メモリセルアレイ１０１−１の選択されたワード線のメモリセルへデータが書き込まれる。
【００７８】
図１０は、本実施例における、テスト（パラレルテスト）時におけるライトレジスタ１０３への書き込みモードの動作の一例を説明するための図である。テストモード時におけるライトレジスタ１０３への書き込みにおいては、データストローブＤＱＳ信号を用いず、入力データをラッチするレジスタにおいて、図８に示したように、クロック信号ＣＬＫに遅延をかけたＤＩＣＬＫ信号が用いられ、例えば、テストデータ入力用の１つのデータ入力端子ＤＱ７からのデータの初段のレジスタ４２２とラッチ４２３でのサンプルを行う。これは、ウェーハテストやバッチ処理テスト（バーンイン）では、試験サイクルが遅くタイミング条件がゆるいため、より少ないピン（テスタのピンカウント）で試験が行われるためである。ライトレジスタの書き込みモードでは、信号ＹＩＯＷ、ＹＳＷは、ともに非活性状態とされる。データ入力端子ＤＱ７からのデータＤＩＮ７＿Ｔは、ライトレジスタ書き込みモード信号ＴＷＲＷがｈｉｇｈレベルのとき、クロック信号ＤＩＣＬＫに同期してレジスタ４２２とＤ型ラッチ４２３で２相展開され、ＴＩＮ７Ｒ＿Ｂ、ＴＩＮ７Ｆ＿Ｂとして、Ｄ［０］、Ｄ［１］、次のＤＩＣＬＫの立ち下がりでＤ［２］、Ｄ［３］が出力される。
【００７９】
マルチプレクサ４０６、４０７（図７参照）では、ＴＩＮ７Ｒ＿Ｂ、ＴＩＮ７Ｆ＿Ｂを選択し、ＤＣＬＫに同期して、ＤＡＴＡＷｊＲ＿Ｂ、ＤＡＴＡＷｊＦ＿Ｂが出力される。そして、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを入力とするライトレジスタ１０３０、１０３１は、ライトパルスＷＴ２のパルス（ｈｉｇｈレベル）を受けて、Ｄ［０］、Ｄ［１］を出力し、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを入力とするライトレジスタ１０３２、１０３３は、１クロックサイクル遅れて、ライトパルスＷＴ３のｈｉｇｈレベルを受けて、Ｄ［２］、Ｄ［３］を出力する。
【００８０】
ライトレジスタ１０３にデータを書き込んだ後のライト増幅器（Ｗａｍｐ）からメモリセルへのデータの書き込みは、図５に示したような動作で実行される。本実施例によれば、テスト（パラレルテスト）時に、図１０に動作の一例を示した書き込みモードにしたがって、テストデータをライトレジスタ（Ｗ・Ｒ）に書き込んだ後、反転制御信号（ＤＩＭ）に基づき、該テストデータとその反転値の一方を選択して、メモリセルへの書き込みデータ及び比較器への期待値データとして供給することができる。このため、該テストデータの反転値を、書き込みデータとする場合、該テストデータの反転値をライトレジスタ（Ｗ・Ｒ）に書き込むサイクルは不要とされる。すなわち、本実施例に係る半導体記憶装置を被試験デバイスとしてテストするテスト装置において、半導体記憶装置に反転制御信号（ＤＩＭ）の値を変えるパタンを印加することで、該テストデータの反転値をライトレジスタ（Ｗ・Ｒ）に書き込むためのサイクルに相当する分のテストベクトルを省くことができる。
【００８１】
次に、本発明の別の実施例について説明する。図１１は、判定回路１０４Ａに対して、一致検出信号線ＭＡＴＣＨを２系統設けたものである。判定回路１０４Ａの両側の複数のメモリセルアレイ１０１−１に対して、判定回路１０４Ａを備え、左側の信号線ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂと、右側の信号線ＭＡＴＣＨ１、ＣＯＭＰ１＿Ｂの２系統からなる。各ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂ、ＭＡＴＣＨ１、ＣＯＭＰ１＿Ｂには、判定回路１０４Ａが接続される。
【００８２】
メモリセルアレイ１０１−１に対して（すなわち、１つのＤＱ端子に対して）、４つのリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）及び比較器（ＣＣＭＰＮ）、ライトレジスタ１０３を備えている構成は、図１の構成と同様である。すなわち、図１の構成を、判定回路１０４Ａを共通とし、判定回路１０４Ａを中心に、対称に配置したものである。
【００８３】
この実施例の構成は、信号線ＭＡＴＣＨ０、ＭＡＴＣＨ１の配線長を短くしてており、負荷容量・配線抵抗を低減し、遅延特性を向上している。
【００８４】
図１２は、図１１の比較器（ＣＣＭＰＮ）と、判定回路１０４Ａの構成と接続形態の一例を示す図である。第１群（第１系統）の各比較器（ＣＣＭＰＮ）は、共通の一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂに接続され、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂは、判定回路１０４Ａに接続されている。
【００８５】
第２群（第２系統）の各比較器（ＣＣＭＰＮ）は、共通の一致検出信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂに接続され、一致検出信号ＭＡＴＣＨ１と比較制御信号ＣＯＭＰ１＿Ｂは、判定回路１０４Ａに接続されている。
【００８６】
一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂに接続される第１群の各比較器（ＣＣＭＰＮ）は、図４に示した比較器（ＣＣＭＰＮ）と同一の構成とされる。すなわちリード増幅器（Ｒａｍｐ）から出力される読み出しデータＭＡＱとその相補信号ＭＡＱ＿Ｂを入力し、ライト増幅器（Ｗａｍｐ）に供給される書き込みデータＷＤＡＴＡと相補信号ＷＤＡＴＡ＿Ｂを期待値データとして入力し、読み出しデータと期待値データとが一致するか否かを検出する。
【００８７】
第２群の比較器（ＣＣＭＰＮ）は、一致検出信号線線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとの間に直列に接続される２つのＮチャネルＭＯＳトランジスタＮ２７とＮ２８を備え、ＮチャネルＭＯＳトランジスタＮ２７とＮ２８のゲートにはそれぞれ、反転読み出しデータＭＡＱｍｓ＿Ｂと、正転書き込みデータＷＤＡＴＡｍｓが接続されている。さらに、一致検出信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとの間に直列に接続される２つのＮチャネルＭＯＳトランジスタＮ２９とＮ３０を備え、ＮチャネルＭＯＳトランジスタＮ２９とＮ３０のゲートにはそれぞれ、正転読み出しデータＭＡＱｍｓと、反転書き込みデータＷＤＡＴＡｍｓ＿Ｂが接続されている。
【００８８】
メモリセルの読み出しデータＭＡＱｍｓが正転期待値データＷＤＡＴＡｍｓと一致する場合（パスの場合）、読み出しデータの反転信号ＭＡＱｍｓ＿Ｂと、期待値データＷＤＡＴＡｍｓの値は相補の値とされ、読み出しデータＭＡＱｍｓと期待値データの反転信号ＷＤＡＴＡｍｓ＿Ｂは相補の値とされる。このため、ＮチャネルＭＯＳトランジスタＮ２７、Ｎ２８の一方はオフとなり、ＮチャネルＭＯＳトランジスタＮ２９、Ｎ３０の一方はオフとなり、信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとは非導通とされる。
【００８９】
一方、メモリセルの読み出しデータＭＡＱｍｓが正転期待値データＷＤＡＴＡｍｓと不一致の場合（フェイルの場合）、読み出しデータの反転信号ＭＡＱｍｓ＿Ｂと、期待値データＷＤＡＴＡｍｓの値は一致し、読み出しデータＭＡＱｍｓと期待値データの反転信号ＷＤＡＴＡｍｓ＿Ｂは一致する。フェイルの一例として、書き込みデータＷＤＡＴＡｍｓとしてｈｉｇｈレベルをメモリセルに書き込み、期待値データＷＤＡＴＡｍｓがｈｉｇｈレベルの場合、メモリセルからの読み出しデータＭＡＱｍｓはｌｏｗレベルとなり、読み出しデータの反転信号ＭＡＱｍｓ＿Ｂはｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ２７とＮ２８はともにオンとなり、信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとは通電される（信号線ＭＡＴＣＨ１はグランド電位となる）。また、書き込みデータＷＤＡＴＡｍｓとしてｌｏｗレベルをメモリセルに書き込み、期待値データＷＤＡＴＡｍｓがｌｏｗレベルのとき（期待値データＷＤＡＴＡｍｓ＿Ｂがｈｉｇｈレベル）、メモリセルからの読み出しデータＭＡＱｍｓはｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ２９とＮ３０はともにオンとなり、信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとは通電される。
【００９０】
すなわち、リード増幅器からの読み出しデータと期待値データが不一致の場合、ＮチャネルＭＯＳトランジスタＮ２７とＮ２８の直列回路、ＮチャネルＭＯＳトランジスタＮ２９とＮ３０の直列回路の一方が導通し、信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとが導通される。他の比較器（ＣＣＭＰＮ）についても同様とされる。
【００９１】
判定回路（ＣＣＭＰＣ）１０４Ａは、第１系統の信号線ＭＡＴＣＨ０とＣＯＭＰ０＿Ｂに接続する回路として、ソースが電源ＶＣＣに接続され、ドレインが一致検出信号線ＭＡＴＣＨに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２１と、ソースが電源に接続され、ドレインが一致検出信号線ＭＡＴＣＨ０に接続され、ゲートがＮＡＮＤ回路３１２の出力に接続されたＰチャネルＭＯＳトランジスタＰ２２と、ソースが電源に接続され、ドレインがＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２３と、ソースがＧＮＤに接続され、ドレインがＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＮチャネルＭＯＳトランジスタ２５とを備えている。また第２系統の信号線ＭＡＴＣＨ１とＣＯＭＰ１＿Ｂに接続する回路として、ソースが電源ＶＣＣに接続され、ドレインが一致検出信号線ＭＡＴＣＨ１に接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２４と、ソースが電源に接続され、ドレインが一致検出信号線ＭＡＴＣＨ１に接続され、ゲートがＮＡＮＤ回路３１２の出力に接続されたＰチャネルＭＯＳトランジスタＰ２５と、ソースが電源に接続され、ドレインが比較制御信号線ＣＯＭＰ１＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２６と、ソースがグランド（ＧＮＤ）に接続され、ドレインが比較制御信号線ＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＮチャネルＭＯＳトランジスタＮ３１と、を備えている。
【００９２】
さらに、判定回路（ＣＣＭＰＣ）１０４Ａは、第１系統の一致検出信号線ＭＡＴＣＨ０と、第２系統の一致検出信号線ＭＡＴＣＨ１とが２つの入力端に接続されているＮＡＮＤ回路３１２と、ＮＡＮＤ回路３１２の出力端に入力端が接続され、出力端からエラーフラグ信号ＥＲＲ＿Ｂ（フェイル判定時ｌｏｗレベル）を出力するインバータ３１１を備えている。ＮＡＮＤ回路３１２の出力端は、ＰチャネルＭＯＳトランジスタＰ２２、Ｐ２５のゲートに接続されている。なお、ＮＡＮＤ回路３１２の出力端がｌｏｗレベルのとき（すなわちパスのとき）、ＰチャネルＭＯＳトランジスタＰ２２、Ｐ２５は、オン状態とされ、第１系統の一致検出信号線ＭＡＴＣＨ０と第２系統の一致検出信号線ＭＡＴＣＨ１を電源電位にプルアップする。
【００９３】
図１２に示した回路の動作について説明する。テストコンペアイネーブル信号ＴＣＭＰがｌｏｗレベルの期間、ＰチャネルＭＯＳトランジスタＰ２１、Ｐ２３、Ｐ２４、Ｐ２６がオンし、第１、第２系統の一致検出信号線ＭＡＣＴＨ０、ＭＡＴＣＨ１、第１、第２系統の比較制御信号線ＣＯＭＰ０＿Ｂ、ＣＯＭＰ１＿Ｂは電源電位（ｈｉｇｈレベル）に、プリチャージされる。第１、第２系統の一致検出信号線ＭＡＣＴＨ０、ＭＡＴＣＨ１を入力とするＮＡＮＤ回路３１２の出力はｌｏｗレベルとされ、エラーフラグＥＲＲ＿Ｂはｈｉｇｈレベルとされる。
【００９４】
テストコンペアイネーブル信号ＴＣＭＰがｈｉｇｈレベルとなると、ＮチャネルＭＯＳトランジスタＮ２５、Ｎ３１がオンし、第１、第２系統の比較制御信号線ＣＯＭＰ０＿Ｂ、ＣＯＭＰ１＿Ｂはｌｏｗレベルとされる。
【００９５】
例えば第１群の比較器（ＣＣＭＰＮ）のうちいずれかで、対応するリード増幅器（Ｒａｍｐ）からの読み出しデータと期待値データとが不一致の場合、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとが通電し、一致検出信号線ＭＡＴＣＨ０は放電され、その電位は、グランド電位とされる。
【００９６】
一致検出信号線ＭＡＴＣＨ０がｌｏｗレベルとなると、ＮＡＮＤ回路３１２の出力はｈｉｇｈレベルとなり、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。すなわち、フェイルを出力する。
【００９７】
第２系統の一致検出信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂに接続する比較器（ＣＣＭＰＮ）のうちいずれかで、対応するリード増幅器（Ｒａｍｐ）からの読み出しデータと期待値データとが不一致の場合、一致検出信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとが通電し、一致検出信号線ＭＡＴＣＨ１は放電され、その電位は、グランド電位とされる。一致検出信号線ＭＡＴＣＨ１がｌｏｗレベルとなると、ＮＡＮＤ回路３１２の出力はｈｉｇｈレベルとされ、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。すなわち、フェイルを出力する。このように、第１及び第２系統の複数の比較器（ＣＣＭＰＮ）のうち、１つ以上の比較器（ＣＣＭＰＮ）で読み出しデータと期待値の不一致を検出した場合、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。
【００９８】
なお、本実施例においても、比較器（ＣＣＭＰＮ）の個数は並列度にしたがって任意に設定される。
【００９９】
ここで、システム構成の具体例を説明しておく。図１１において、１２８ＭＤＲＡＭ構成の場合、データ端子（入出力端子）ＤＱを３２本（ＤＱ０〜ＤＱ３１）備え、メモリセルアレイを４バンクのセルアレイで構成した場合、ライトレジスタ、リード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）、比較器（ＣＣＭＰＮ）を、３２×４＝１２８セット備え、各メモリセルアレイのサイズは４Ｍとされ、各バングのセルアレイは、１Ｍ、セルアレイのＸ（ロウ）は４Ｋ、Ｙ（カラム）は２５６構成とされる。セルアレイ１つにつき４対のＩＯ線対ＭＩＯＴ／ＭＩＯＢが接続されており、したがって、セルアレイの６４本のビット線対及びセンスアンプ１０１−３をＹスイッチ（カラムデコーダ１０１−４）で選択したビット線対が、ＩＯ線対ＭＩＯＴ／ＭＩＯＢに接続される。かかる本実施例によれば、１２８個のライト増幅器（Ｗａｍｐ）からのパラレルライト、１２８個のリード増幅器（Ｒａｍｐ）、比較器（ＣＣＭＰＮ）でのパラレルリードと比較（コンペア）により、パラレルテストを可能としている。その際、テストデータは、前述したように、例えばデータ端子ＤＱ７から１２８個のライトレジスタ１０３に共通に供給するようにしてもよい。そして、判定回路（ＣＣＭＰＣ）１０４を４個とし、４つのエラーフラグ信号ＥＲＲ＿Ｂを出力する構成としてもよい。あるいは、４つのエラーフラグ信号ＥＲＲ＿Ｂを４ビット一致検出回路（図１６の１３０３）に入力し、１ビットに圧縮する構成としてもよい。かかるシステムにおいて、ライトレジスタ１０３の値を外部端子からの反転制御信号ＤＩＭでその反転値、正転値を自在に出力可能としたことにより、パタンを頻繁に変化させるテストの実現を容易化することができる。
【０１００】
なお、上記実施例では、クロック同期型のメモリとしてＤＤＲ・ＳＤＲＡＭに本発明を適用した例を説明したが、本発明は、ＤＤＲ・ＳＤＲＡＭにのみ限定されるものでなくＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）型のＳＤＲＡＭ等にも同様にして適用できる。
【０１０１】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１０２】
【発明の効果】
以上説明したように、本発明によれば、ノーマルモードライト用のライトレジスタをテストモード時の書き込み兼用期待値レジスタとして利用しており、テストモード用に新たにレジスタを設けることを不要とし、回路規模の増大を抑止している。
【０１０３】
また、本発明によれば、ライトレジスタの値を外部端子からの反転制御信号でその反転値、正転値を自在に出力可能としたことにより、マーチングや、パタンデータを頻繁に変化させるテストを容易に実現することができる、という効果を奏する。かかる本発明は、パラレルテスト用のテストデータを保持するライトレジスタの保持データを変えることなく、書き込みデータ及び期待値データを変更可能としており、テスタやウェーハプローバ等のテスト装置を用いたパラレルテストに好適とされる。
【０１０４】
さらに、本発明によれば、メモリセルからの読み出しデータをライトレジスタの値と比較してパス・フェイル判定を行っており、テスタビリティを向上している。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例におけるリード・ライト増幅器の構成を示す図である。
【図３】本発明の一実施例におけるライト増幅器の前段回路の構成を示す図である。
【図４】本発明の一実施例における比較器（ＣＣＭＰＣ）及び判定回路（ＣＣＭＰＮ）の構成を示す図である。
【図５】本発明の一実施例のパラレルテストモードのライト動作を説明するための波形図である。
【図６】本発明の一実施例のパラレルテストモードのリード動作を説明するための波形図である。
【図７】本発明の一実施例におけるライトレジスタの構成を示す図である。
【図８】本発明の一実施例におけるライトレジスタの構成を示す図である。
【図９】本発明の一実施例におけるノーマルモードでのライト動作を説明する波形図である。
【図１０】本発明の一実施例におけるライトレジスタの書き込みモードの動作を説明する波形図である。
【図１１】本発明の別の実施例の構成を示す図である。
【図１２】本発明の別の実施例における比較器（ＣＣＭＰＣ）と判定回路（ＣＣＭＰＮ）の構成を示す図である。
【図１３】従来の半導体記憶装置のテスト回路の一例を示す図である。
【図１４】従来の半導体記憶装置のテスト回路の一例を示す図である。
【図１５】従来の半導体記憶装置のテスト回路の一例を示す図である。
【図１６】従来の半導体記憶装置のテスト回路の一例を示す図である。
【符号の説明】
１ メモリセルアレイ
３ ロウデコーダ
４ カラムデコーダ
６ 読み出し／書き込みゲート
７ 読み出し／テスト回路
６０ 第１の差動増幅器
７１ スイッチ
７３ 第２の差動増幅器
７４ 期待値書き込み回路
７５ エラー検出回路
１０１−１ メモリセルアレイ
１０１−２ Ｘデコーダ（ロウデコーダ）
１０１−３ センスアンプ
１０１−４ カラムデコーダ（Ｙスイッチ）
１０２ リード・ライト増幅器・比較器
１０３ ライトレジスタ
１０４、１０４Ａ 判定回路
２０１、２０７、３１２ ＮＡＮＤ回路
２０２、２０６ ＮＯＲ回路
２０４、２０５、３１０、３１１、４２４〜４２７ インバータ
４０２、４０９、４１１、４２２ レジスタ
４０３、４０４、４０５、４２３ ラッチ
４０６、４０７ セレクタ
１１０１ ＭＰＲ（マルチパーパスレジスタ）
１１０２ 比較器
１３０１ メモリセルアレイ
１３０２ リード・ライト増幅器
１３０３ 比較器
１３０４ ＮＡＮＤ
１３０５、１３０８ インバータ
１３０６、１３０７ ＮＯＲ
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、テスト装置を用いたパラレルテスト等に好適とされる半導体記憶装置に関する。
【０００２】
【従来の技術】
テスト装置を用いたパラレルテストとして、半導体記憶装置のラインモードテストが知られている（例えば非特許文献１参照）。はじめに、ラインモードテストについて概説しておく。図１３は、上記非特許文献１に記載されている半導体記憶装置の構成を示す図である。図１３に示すように、相補の副ＩＯ線ＳＩＯ＿Ｔ、ＳＩＯ＿Ｂ（ビット線対）に対して書き込み兼期待値レジスタ（Ｍｕｌｔｉ Ｐｕｒｐｏｓｅ Ｒｅｇｉｓｔｅｒ；「ＭＰＲ」という）１１０１と、比較回路１１０２と、を備えている。比較回路１１０２は、排他的論理和回路よりなり、出力信号（一致検出信号）ＭＡＴＣＨはワイヤードＯＲ接続される。ＰチャネルＭＯＳトランジスタＰ４１とＮチャネルＭＯＳトランジスタＮ４９よりなるインバータと、ＰチャネルＭＯＳトランジスタＰ４２とＮチャネルＭＯＳトランジスタＮ５０よりなるインバータの出力と入力を交差接続したフリップフロップよりなる書き込み兼期待値レジスタ１１０１は、主Ｉ／Ｏ線対（ＭＩＯＴ、ＭＩＯＢ）と副Ｉ／Ｏ線対（ＳＩＯＴ、ＳＩＯＢ）との間に接続されており、ラインモードテスト（ＬＭＴ）におけるコピー・ライトと、ラインリードにおける並列比較が行われる。書き込み兼期待値レジスタ１１０１のＣＲＥ＿Ｂ、ＣＲＥ＿Ｔには、書き込み兼期待値レジスタ１１０１の活性化時、電源電位とグランド電位が供給される。
【０００３】
ラインモードテスト時、テストデータは書き込み兼期待値レジスタ１１０１に書き込まれ（１ライン上でランダムパタンが可能）、ランダムパタンデータは、選択されたワード線に接続するメモリセルに同時に書き込まれる。信号ＴＲがｈｉｇｈレベル、テストコンペアトリガ信号ＣＯＭＰはｌｏｗレベルとされる。主ＩＯ線ＭＩＯＴ、ＭＩＯＢの相補データは、書き込み兼期待値レジスタ１１０１のフリップフロップに記憶され、オン状態のＮチャネルＭＯＳトランジスタＮ４１、Ｎ４２を介して、副ＩＯ線ＳＩＯ＿Ｔ、ＳＩＯ＿Ｂに伝達され、選択されたワード線に接続するメモリセルに書き込まれる。
【０００４】
テストコンペアトリガ信号ＣＯＭＰがｈｉｇｈレベル、信号ＴＲがｌｏｗレベルとなると、パラレル比較が、各比較器１１０２で行われ、読み出しデータと期待値データとの一致検出が行われる。より詳細には、ＮチャネルＭＯＳトランジスタＮ４１とＮ４２はオフとされ、ＮチャネルＭＯＳトランジスタＮ４３とＮ４４はオンとされる。書き込みデータとしてＭＩＯＴがｈｉｇｈレベル、ＭＩＯＢがｌｏｗレベルのとき、書き込み兼期待値レジスタ１１０１での保持値をゲートに受けるＮチャネルＭＯＳトランジスタＮ４６がオンし、ＮチャネルＭＯＳトランジスタＮ４５はオフし、読み出しデータを伝送する副ＩＯ線ＳＩＯ＿Ｂがｈｉｇｈのとき（フェイル時）、ＮチャネルＭＯＳトランジスタＮ４８はオンし、一致検出信号ＭＡＴＣＨはｌｏｗレベルとされる（エラー検出）。一方、副ＩＯ線ＳＩＯ＿Ｂがｌｏｗレベルのとき、ＮチャネルＭＯＳトランジスタＮ４８はオフし、一致検出信号ＭＡＴＣＨはｈｉｇｈレベルとされる。主ＩＯ線ＭＩＯＴ、ＭＩＯＢをそれぞれｌｏｗレベル、ｈｉｇｈレベルとした書き込みを行う場合、ＮチャネルＭＯＳトランジスタＮ４５がオンされ、同様にしてエラーの検出が行われる。信号線ＭＡＴＣＨに接続する複数の比較器のうち１つでも不一致の場合、エラー信号がＭＡＴＣＨから送出され、出力端子ＤＱ（不図示）に出力される。１つのラインのいかなるフェイルも１つのリードサイクルで検出される。
【０００５】
また、ラインモードテストの変形として、ライトバスから直接書き込みデータや期待値を与える構成も知られている（例えば特許文献１参照）。この従来の半導体記憶装置では、メモリセルアレイの選択された複数列の各々から読み出されたデータと期待値をテスト手段により比較され、比較結果が出力される構成とされ、複数列に関するテストを行うテスト手段は複数列に共通に設けられている。すなわち、図１４（特許文献１の図２に対応する）に示すように、ビット線対ＢＬ、／ＢＬに第１の差動増幅器６０が接続され、書込用バスＷ、／Ｗ、読出用バスＲ、／Ｒ、読出／テスト回路７が設けられ、カラムデコーダ４は、テスト時に、まず１つおきの複数のビット線対ＢＬ、／ＢＬから読み出されたデータを、予め与えられた期待値データと比較し、それぞれの比較結果を出力し、次に、カラムデコーダ４は、残りの１つおきの複数のビット線対ＢＬ、／ＢＬから読み出されたデータを、予め与えられた期待値データと比較し、それぞれの比較結果を出力する。読出／テスト回路７は、読出用バスＲ、／ＲとデータバスＤＢ、／ＤＢの間に接続されたスイッチ７１、読出用バスＲ、／Ｒとラインテスト用バスＬＢ、／ＬＢの間に接続されたスイッチ７２、データバスＤＢ、／ＤＢに接続された差動増幅器７３、ラインテスト用バスＬＢ、／ＬＢに接続された期待値書込回路７４、ラインテスト用バスＬＢ、／ＬＢに接続されたエラー検出回路７５を備え、ラインモードテスト時にエラーが検出されるとエラーフラグＥＦを出力する。
【０００６】
また、複数のセルアレイからの読み出しデータを入力してこれらが互いに一致するか判定する一致検出回路を備え、１６ＩＯを４ＩＯに圧縮する構成も知られている（例えば特許文献２参照）。
【０００７】
図１５にブロック図で示した構成は、上記特許文献２等に従う従来の半導体記憶装置のテスト回路の構成であり、リード時に、期待値を必要としない構成である。すなわち、隣接するメモリセルのデータの干渉を試験するため、各メモリセルのライト増幅器には、独立にデータを書き込める構成とされている。すなわち、１つのメモリセルアレイ１３０１に対してその周辺回路として第１乃至第４のリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１３０２を備えている。メモリセルアレイ１３０１には、Ｘアドレスを入力してデコードしワード線を選択するＸデコーダ１３０４と、ビット線に接続するセンスアンプ１３０５、Ｙアドレスを入力してデコードしビット線を選択するカラムデコーダ１３０６が設けられており、これらの要素を１単位として、「マット」、あるいは「セルアレイ・ブロック」ともいう。なお、図１５において、Ｘデコーダ１３０４は、複数のセルアレイブロックに共通に設ける構成としてもよい。
【０００８】
４つのメモリセルアレイ１３０１のそれぞれの第１のライト増幅器（Ｗａｍｐ）には、第１のライトデータバスが共通に接続され、第２のライト増幅器（Ｗａｍｐ）には、第２のライトデータバスが共通に接続され、第３のライト増幅器（Ｗａｍｐ）には、第３のライトデータバスが共通に接続され、第４のライト増幅器（Ｗａｍｐ）には、第４のライトデータバスが共通に接続されている。ラインテスト時、第１乃至第４のライト増幅器には、第１乃至第４のライトデータバス（Ｗｒｉｔｅ Ｄａｔａ Ｂｕｓ）からのデータが並列に供給される。ライト増幅器（Ｗａｍｐ）からのデータは、選択ワード線に接続するメモリセルに書き込まれる。
【０００９】
図１６は、図１５に示した回路の、パラレルテストモードの読み出し時の接続構成を示す図である。カラムデコーダ１３０６で選択されたビット線のセンスアンプ出力がリード増幅器（Ｒａｍｐ）で増幅され、４つのメモリセルアレイの第１のリード増幅器（Ｒａｍｐ）から出力される４本の出力信号は、第１の比較器１３０３０に供給され、同様に、４つのメモリセルアレイの第２乃至第４のリード増幅器（Ｒａｍｐ）からそれぞれ出力される４本の出力信号は、第２乃至第４の比較器１３０３１〜１３０３３にそれぞれ供給される。各比較器１３０３０〜１３０３３では、入力される４本の信号がともに一致した値のときパスを、一つでも不一致のとき、フェイルを出力する。さらに、比較器１３０３０〜１３０３３の出力を入力し、これらが一致するか判定する比較器を備えることで、比較結果を圧縮する構成もある。
【００１０】
【非特許文献１】
Ｋ．ＡＲＩＭＯＴＯ ｅｔ．ａｌ．， ”Ａ ６０−ｎｓ ３．３−Ｖ−Ｏｎｌｙ １６−Ｍｂｉｔ ＤＲＡＭ ｗｉｔｈ Ｍｕｌｔｉｐｕｒｐｏｓｅ Ｒｅｇｉｓｔｅｒ，” ＩＥＥＥ， ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．２４， Ｎｏ．５， ＯＣＴＯＢＥＲ １９８９， ｐｐ１１８４−１１９０
【特許文献１】
特開平４−３５６７９９号公報（第５、第６頁、第１及び第２図）
【特許文献２】
特開２０００−４０３９７号公報（第４頁、第３図）
【００１１】
【発明が解決しようとする課題】
図１３に示した構成の従来の半導体記憶装置においては、メモリセルに書き込むデータの値を変更する場合、入出力バスＭＩＯＴ、ＭＩＯＢからデータをレジスタ１１０１に供給する必要がある。また読み出しデータに対応させて、その都度、期待値データを用意する必要がある。このため、マーチやその他データを頻繁に変えるテストを行うことは、複雑となる。
【００１２】
また図１３に示した構成の従来の半導体記憶装置においては、メモリセルに書き込むデータの値を変更する場合、入出力バスＭＩＯＴ、ＭＩＯＢからデータをレジスタ１１０１に供給するための余分なテストサイクルが必要とされる。
【００１３】
図１４に示した構成では、ライト時に、書き込みデータを書き替えることはできるものの、パラレルリード時に、期待値データを変更する場合、その都度、期待値データを用意する必要がある。
【００１４】
また、プリフェッチ方式（メモリセルへデータを書き込むサイクルに先立ってレジスタにデータを書き込む方式）のＤＲＡＭ（ダイナミックランダムアクセスメモリ）で、上記と同様の構成を実現する場合、１サイクルで書き込みデータ／期待値を書き換えるためのテストモード専用のライトバスを設ける必要があり、回路構成が複雑となる。
【００１５】
図１５乃至図１６に示した構成の場合、書き込みデータの設定の制約はないが、ワード線不良等の不具合で、同時に書き込んだデータが、ｈｉｇｈ又はｌｏｗレベルに固定となっている場合、１段目の一致検出回路ではパスと判定される。すなわち、図１６に示した構成において、一つの比較器１３０３に供給される４つの読み出しデータが全て期待値の反転データの場合にも、パスとなり、誤判定が生じる。
【００１６】
したがって、本発明の主たる目的は、回路規模の増大を抑止し、データを変化させるテストへの対応の容易化を図り、テスタビリティの向上に貢献する半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクトに係る装置は、書き込みサイクル前に書き込みデータをプリフェッチ機能を有する半導体記憶装置において、プリフェッチされたデータを格納するライトレジスタ（通常動作時、ライトレジスタとして機能する）を、パラレルテストの書き込みレジスタ、及び、比較器へ期待値データを供給する期待値レジスタとして用い、さらに、外部端子からの反転制御信号に基づき、ライトレジスタの値を反転、正転させることを可能としたものである。
【００１８】
本発明によれば、書き込みデータを事前に保持するレジスタを、期待値データレジスタとして利用しており、テスト時に、テスタ等から、反転制御信号の値を制御することで、データをライトレジスタに再書き込みすることなく、書き込みデータ、期待値データを可変させることができる。
【００１９】
【発明の実施の形態】
本発明の好適な実施形態について説明する。本発明の１つのアスペクトに係る半導体記憶装置は、図１を参照すると、複数のメモリセルを含むメモリセルアレイ（１０１−１）と、メモリセルへ書き込まれるデータを保持する保持回路（１０３）と、メモリセルからの読み出しデータと、前記読み出しデータに対応する期待値データとを入力し両者が一致するか否か比較する比較器（ＣＣＭＰＮ）と、保持回路（１０３）に保持されるデータと、反転制御信号（ＤＩＭ）とを入力し、反転制御信号（ＤＩＭ）の値に応じて、保持回路（１０３）に保持されるデータの正転値又は反転値を出力する反転制御回路（図３参照）を備えており、反転制御回路からの出力が、前記メモリセルへの書き込みデータとして供給され、前記期待値データとして比較器（ＣＣＭＰＮ）に入力される構成とされる。
【００２０】
本発明の一実施形態において、保持回路（１０３）は、通常動作時においては、前記メモリセルへの書き込みデータを保持する回路として用いられ、テスト時においては、前記メモリセルへの書き込みテストデータを保持する回路（ライトレジスタ）、及び前記期待値データを保持する回路（期待値レジスタ）として兼用される。
【００２１】
本発明の一実施形態において、反転制御信号（ＤＩＭ）は、半導体記憶装置の反転制御端子から可変に設定される、ことも特徴の１つをなしている。すなわち、デバイステスト時に、テスタ側から、反転制御端子に印加するパタンを変えることで、ライトレジスタの保持データを変更することなく、メモリセルへの書き込みデータと期待値データを変更することができる。すなわち、ライトレジスタの値を変更するために、変更データの書き込みサイクル（したがって、該書き込みサイクル用のテストベクトル）が不要とされる。
【００２２】
そして、本発明の一実施形態によれば、メモリセルアレイと書き込みデータ及び読み出しデータの授受を行う複数本のＩＯ線（ＭＩＯＴ／ＭＩＯＢ）に対応して、保持回路（１０３）と比較器（ＣＣＭＰＮ）の組を複数組備え、複数の保持回路（１０３）からのデータが、並列に、メモリセルアレイ（１０１−１）に書き込まれるパラレルテストにおいて、複数の保持回路（１０３）の保持するデータを書き替えることなく、保持回路（１０３）に対応する反転制御回路に入力される反転制御信号（ＤＩＭｊ）の値を変えることで、パラレルテストの印加（フォース）パタン及び期待値パタンが可変自在とされている。パラレルテストの印加パタン、期待値パタンをライトレジスタへのデータの書き込みサイクルなく行えることは、本発明の特徴の１つをなしている。
【００２３】
本発明の一実施形態においては、半導体記憶装置の１つのデータ端子（ＤＱ）に対応して、保持回路（１０３）と、リード・ライト増幅器（１０２）、反転制御回路、比較器（ＣＣＭＰＮ）の組を、１組又は複数組備えている。そして、１つのデータ端子に対応して設けられ、入力されるテスト制御信号（例えば図７のＴＰＡＲＡ）に基づき、前記１つのデータ端子からの書き込みデータと、与えられた書き込みテストデータのうちの一方を選択するセレクタ回路（例えば図７の４０６、図７の４０７）を備え、セレクタ回路の出力が対応する保持回路（１０３）へ入力される構成としてもよい。かかる本発明において、セレクタ回路（図７の４０６、図７の４０７）に与えられる書き込みテストデータ（例えば図７のＴＤＩＮＲ＿Ｂ、ＴＤＩＮＦ＿Ｂ）は、１つのデータ端子とは異なる所定のデータ端子から入力され、当該セレクタ回路に供給される構成としてもよい。すなわち、前記所定のデータ端子から入力された書き込みテストデータが、複数のセレクタ回路に共通に供給され、パラレルテスト時に、複数のセレクタ回路は、書き込みテストデータ（ＴＤＩＮＲ＿Ｂ、ＴＤＩＮＦ＿Ｂ）を選択し、書き込みテストデータ（ＴＤＩＮＲ＿Ｂ、ＴＤＩＮＦ＿Ｂ）が複数の保持回路（ライトレジスタ）に共通に供給される構成とされる。１つのデータ端子からの入力データが、複数のライトレジスタにデータが供給され、ウェーハ・テスト時のプローバ、及びテスタで必要なピンカウントを縮減する。
【００２４】
本発明の一実施形態においては、好ましくは、メモリセルからの読み出しデータを増幅する複数のリード増幅器（Ｒａｍｐ）に対してそれぞれ設けられる複数の比較器（ＣＣＭＰＮ）は、比較結果を示す共通信号線（ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂ）に共通に接続されており、複数の比較器（ＣＣＭＰＮ）のうち、少なくとも１つの比較器（ＣＣＭＰＮ）で読み出しデータと期待値データの不一致検出時、前記信号線（ＭＡＴＣＨ０）にフェイル情報が出力される構成とされる。本発明の一実施形態においては、好ましくは、共通信号線は、第１の信号線（ＭＡＴＣＨ０）と第２の信号線（ＣＯＭＰ０＿Ｂ）よりなり、前記比較器（ＣＣＭＰＮ）での比較動作開始前に、前記第１の信号線と前記第２の信号線とは第１の値（例えば電源電位）に予め設定され、比較動作時、前記第２の信号線（ＣＯＭＰ０＿Ｂ）は第２の値（例えばグランド電位）に設定され、複数の比較器（ＣＣＭＰＮ）は、それぞれ、前記第１の信号線と前記第２の信号線との間に互いに並列形態に接続されている。
【００２５】
本発明の一実施形態において、比較器（ＣＣＭＰＮ）は、前記読み出しデータと前記期待値データとが一致する場合、第１の信号線（ＭＡＴＣＨ０）及び第２の信号線（ＣＯＭＰ０＿Ｂ）がそれぞれ前記第１の値及び前記第２の値を保つように制御し、前記読み出しデータと前記期待値データが不一致の場合、第１の信号線（ＭＡＴＣＨ０）と第２の信号線（ＣＯＭＰ０＿Ｂ）とを通電して同一値とする制御を行う。
【００２６】
本発明の一実施形態において、比較器（ＣＣＭＰＮ）は、第１の信号線（ＭＡＴＣＨ０）と第２の信号線（ＣＯＭＰ０＿Ｂ）との間に直列に接続され、読み出しデータの相補信号（ＭＡＱ＿Ｂ）と期待値データ（ＷＤＡＴＡ）とをそれぞれ制御端子に入力してオン・オフが制御される第１及び第２のスイッチ素子（図４のＮ２１、Ｎ２２）と、前記第１の信号線と前記第２の信号線との間に直列に接続され、読み出しデータ（ＭＡＱ）と、期待値データの相補信号（ＷＤＡＴＡ＿Ｂ）とをそれぞれ制御端子に入力してオン・オフが制御される第３及び第４のスイッチ素子（図４のＮ２３、Ｎ２４）と、を有する。
【００２７】
本発明の一実施形態においては、複数の比較器（ＣＣＭＰＮ）が共通接続される共通信号線に接続され、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路（１０４）を備えている。共通信号線は、例えば第１、第２の信号線（ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂ）よりなる。判定回路（１０４）は、第１、第２の信号線（ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂ）を第１の値（電源電圧）に設定する回路（例えば図４のＰ２１、Ｐ２２、Ｐ２３）と、比較動作を制御する制御信号（ＴＣＭＰＥ）の値が比較を示すとき、第２の信号線（ＣＯＭＰ０＿Ｂ）を第２の値（例えばグランド電位）に設定する回路（例えば図４のＮ２５）と、比較の結果、得られる第１の信号線（ＭＡＴＣＨ０）の値から、エラーフラグ（ＥＲＲ＿Ｂ）を生成出力する回路（例えば３１０、３１１）と、を備えている。
【００２８】
本発明の一実施形態においては、複数の比較器（ＣＣＭＰＮ）が共通接続される第１の信号線及び第２の信号線を複数組備え（図１１のＭＡＴＣＨ０、ＣＯＭＰ０＿ＢとＭＡＴＣＨ１、ＣＯＭＰ１＿Ｂ）、複数組の第１の信号線及び第２の信号線に接続され、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路（図１１の１０４Ａ）を備えた構成としてもよい。このように、信号線（ＭＡＴＣＨ０、ＣＯＭＰ０＿ＢとＭＡＴＣＨ１、ＣＯＭＰ１＿Ｂ）を分割することで、その長さが短くなり、比較時の応答速度が高速化する。
【００２９】
本発明の一実施形態において、判定回路（１０４Ａ）は、複数組の第１の信号線（ＭＡＴＣＨ０とＭＡＴＣＨ１）と第２の信号線（ＣＯＭＰ０＿ＢとＣＯＭＰ１＿Ｂ）を、前記第１の値に設定する回路（例えば図１２のＰ２１〜Ｐ２６）と、比較動作を制御する制御信号の値が比較を示すとき、複数組の前記第２の信号線（ＣＯＭＰ０＿ＢとＣＯＭＰ１＿Ｂ）を第２の値に設定する回路（例えば図１２のＮ２５、Ｎ３１）と、複数組の前記第１の信号線に複数の入力端がそれぞれ接続され、複数組の前記第１の信号線全てが前記第１の値をとるとき、パスを出力し、複数組の前記第１の信号線の少なくとも１つが第２の値をとるときフェイルを示す値をとるエラーフラグを生成出力する回路（例えば３１２、３１１）と、を備えている。
【００３０】
【実施例】
本発明の実施例に即してさらに詳細に説明する。図１は、本発明の一実施例の構成を模式的に示すブロック図である。本実施例の半導体記憶装置は、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）やＲＤＲＡＭ（Ｒａｍｂｕｓ社の商標）等のプリフェッチ機能を有する半導体記憶装置において、プリフェッチされたデータを格納するライトレジスタを、パラレルテストの書き込みレジスタ及び期待値レジスタとして用い、さらに、外部端子からの反転制御信号に基づき、ライトレジスタの値を反転、正転させることを可能としている。すなわち、図１を参照すると、メモリセルアレイ１０１−１に対して４個のライトレジスタ１０３と、４個のリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２を備え、各リード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２には、読み出しデータと期待値とを比較する比較器（ＣＣＭＰＮ）が配置されている。図１において、メモリセルアレイ１０１−１には、Ｘアドレスを入力してデコードしワード線（不図示）を選択するＸデコーダ１０１−２と、ビット線対（不図示）に接続するセンスアンプ１０１−３、Ｙアドレスを入力してデコードしビット線対を選択するカラムデコーダ（Ｙスイッチ）１０１−４が設けられており、これらの要素を１単位として、「マット」、あるいは「セルアレイ・ブロック」ともいう。なお、Ｘデコーダ１０１−２は、複数のセルアレイブロックに共通に設ける構成としてもよいことは勿論である。
【００３１】
図示されないデータ入出力端子ＤＱより入力された書き込みデータはライトレジスタ１０３でサンプルされ、ライトレジスタ１０３の出力は、リード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２のライト増幅器（Ｗａｍｐ）に供給される。書き込み時、ライト増幅器（Ｗａｍｐ）の出力は、Ｉ／Ｏ線対ＭＩＯＴ、ＭＩＯＢ（末尾のＴ、Ｂは正転とその相補（反転）を表している）に出力され、メモリセルアレイ１０１−１において選択されたビット線対及び選択されたワード線のメモリセルにデータが書き込まれる。なお、図１の半導体記憶装置は、クロック同期型のメモリとして構成され、メモリセルアレイ１０１−１に対して設けられる４個のライトレジスタ（Ｗ・Ｒ）１０３には、図示されない一つのデータ入力端子（ＤＱ）からクロックに同期してシリアルに入力される書き込みデータＤ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］を展開したデータを記憶保持する構成とされている。また、メモリセルアレイ１０１−１は複数のバンクより構成される。
【００３２】
図１において、反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３は、４個のリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２にそれぞれ入力され、ライトレジスタからのデータの反転を制御するための信号線（バス）である。ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３は、一つの外部端子に接続する構成としてもよく、別々の外部端子に接続する構成としてもよい。
【００３３】
リード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２ごとに設けられる比較器（ＣＣＭＰＮ）は、対応するリード増幅器（Ｒａｍｐ）から出力される読み出しデータと、対応するライトレジスタ１０３に保持されるデータを期待値データ（又はその反転信号）として入力して、比較結果出力は、一致検出信号ＭＡＴＣＨ０を介して、複数のセルアレイブロックに共通の判定回路１０４に供給される。
【００３４】
判定回路１０４では、１つの比較器（ＣＣＭＰＮ）でフェイルが検出されたとき、エラーフラグＥＲＲ＿Ｂを活性化させ、フェイルを出力する。比較器（ＣＣＭＰＮ）は、一致検出信号ＭＡＴＣＨ０と信号ＣＯＭＰ０＿Ｂに共通に接続されている。比較動作時に、信号線ＣＯＭＰ０＿Ｂが例えばグランド電位とされ、比較器（ＣＣＭＰＮ）で読み出しデータと期待値の不一致検出時、信号線ＭＡＴＣＨ０と信号線ＣＯＭＰ０＿Ｂとを、通電状態とする制御が行われる。
【００３５】
パラレルテスト時には、ライトレジスタ１０３から複数のメモリセルへ並列書き込みが行われる。１２８ＭＤＲＡＭの場合、リード・ライト増幅器回路を１２８個並置する構成の場合、１２８ビット並列に書き込みが行われる。
【００３６】
そして、メモリセルへの並列書き込みにおいて、反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３の値の設定により、ライトレジスタの保持値の反転値を書き込むこともできる。テスト時には、反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３の値はテスタから設定される。
【００３７】
パラレルリード時には、比較器（ＣＣＭＰＮ）では、メモリセルから読み出したデータを、ライトレジスタ１０３の保持値（期待値）と比較して、パス／フェイルを判定する。反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３の値が、論理０のとき、ライトレジスタ１０３の正転値が、書き込みデータ及び期待値として供給され、論理１のとき、ライトレジスタ１０３の反転値が、書き込みデータ及び期待値として供給されるものとすると、反転制御信号ＤＩＭ０、ＤＩＭ１、ＤＩＭ２、ＤＩＭ３のパタンを変えることで、ライトレジスタ１０３の保持値を固定としたまま、パラレルテスト実行時に、互いに異なった組み合わせのパタンを用いたパラレルテストを行うことができる。
【００３８】
ライトレジスタ１０３へのデータの書き込みはライトレジスタモードで行う。ＳＤＲＡＭにおいて、図示されないコマンドレジスタへの設定で、ライトレジスタモードが実行される。本実施例において、ライトレジスタモードでは、ライトレジスタへのデータの設定が行われるだけであり、メモリセルへのデータの書き込みは行われない。
【００３９】
メモリセルへのデータの書き込みはメモリライトモードで行われ（図示されないコマンドレジスタへの設定でメモリライトモードとされる）、予めライトレジスタ１０３に書き込まれたデータを選択ワード線に接続されるメモリセルに書き込む。ライトレジスタ１０３からの書き込みが行われるため１サイクルで書き込みが可能である。
【００４０】
図２は、本実施例における、リード増幅器・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２の回路構成の一例を示す図である。なお、リード増幅器（Ｒａｍｐ）は、ＩＯ線対ＭＩＯＴ、ＭＩＯＢに読み出されたデータを増幅し、図示されないリードデータバスを駆動するものであり、「データアンプ」あるいは「メインアンプ」とも呼ばれる。図２を参照すると、ライト増幅器（Ｗａｍｐ）は、書き込みデータＷＤＡＴＡｊｓ（ただし、ｊはデータ端子ＤＱの番号であり、３２ビットデータの場合、ｊは０〜３１をとる。ｓは４ビットプリフェッチ内のシリアルアドレスであり、図１に示した構成の場合、０〜３をとる。）と、ライトイネーブル信号ＹＩＯＷを入力とするＮＡＮＤ回路２０１と、ＮＡＮＤ回路２０１の出力信号とライトマスク信号ＤＱＭｊｓとを入力とするＮＯＲ回路２０２と、ＮＯＲ回路２０２の出力信号を入力するインバータ２０４と、書き込みデータＷＤＡＴＡｊｓの反転信号ＷＤＡＴＡｊｓ＿Ｂ（ただし、ｊはデータ端子ＤＱの番号、ｓは４ビットプリフェッチ内のシリアルアドレスであり、ｓ＝０〜３）とライトイネーブル信号ＹＩＯＷとを入力とするＮＡＮＤ回路２０７と、ＮＡＮＤ回路２０７の出力信号とライトマスク信号ＤＱＭｊｓとを入力とするＮＯＲ回路２０６と、ＮＯＲ回路２０６の出力信号を入力するインバータ２０５と、ソースが接地され、ドレインがＩＯ線ＭＩＯＢｊｓに接続され、ゲートがＮＯＲ回路２０２の出力端に接続されたＮチャネルＭＯＳトランジスタＮ１と、ソースが電源ＶＣＣに接続され、ドレインがＮチャネルＭＯＳトランジスタＮ１のドレインに接続され、ゲートがインバータ２０５の出力に接続されたＰチャネルＭＯＳトランジスタＰ１と、ソースが接地され、ドレインがＩＯ線ＭＩＯＴｊｓに接続され、ゲートがＮＯＲ回路２０６の出力に接続されたＮチャネルＭＯＳトランジスタＮ２と、ソースが電源に接続され、ドレインがＮチャネルＭＯＳトランジスタＮ２のドレインに接続され、ゲートがインバータ２０４の出力に接続されたＰチャネルＭＯＳトランジスタＰ２と、を備えている。ＩＯ線対ＭＩＯＴｊｓ、ＭＩＯＢｊｓ（ただし、ｊはデータ端子ＤＱの番号、ｓは０〜３）は、図１のカラムデコーダ１０１−４に接続される。
【００４１】
図２に示したライト増幅器の動作について説明する。書き込み動作時、書き込みデータＷＤＡＴＡｊｓがｈｉｇｈレベルである場合、ライトイネーブル信号ＹＩＯＷのｈｉｇｈレベルを受けて、ＮＡＮＤ回路２０１はｌｏｗレベルとなる。ライトマスク信号ＤＱＭｊｓは書き込み動作時ｌｏｗレベルであるため、ＮＯＲ回路２０２の出力はｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ１がオンする。インバータ２０４の出力はｌｏｗレベルとなり、ＰチャネルＭＯＳトランジスタＰ２がオンする。また、このとき、書き込みデータＷＤＡＴＡｊｓの相補信号ＷＤＡＴＡｊｓ＿Ｂはｌｏｗレベルとされ、ＮＡＮＤ回路２０７の出力はｈｉｇｈレベルとなり、このためＮＯＲ回路２０６の出力はｌｏｗレベルとされ、ＮチャネルＭＯＳトランジスタＮ２はオフ状態となる。インバータ２０５の出力はｈｉｇｈレベルとなり、ＰチャネルＭＯＳトランジスタＰ１はオフする。したがって、書き込みデータＷＤＡＴＡｊｓがｈｉｇｈレベルのとき、ＩＯ線ＭＩＯＢｊｓは、オン状態のＮチャネルＭＯＳトランジスタＮ１を介して放電されグランド電位となる。またＩＯ線ＭＩＯＴｊｓは、オン状態のＰチャネルＭＯＳトランジスタＰ２を介して電源側から充電され電源電位となる。すなわち、ＩＯ線ＭＩＯＴｊｓはｈｉｇｈレベル、ＩＯ線ＭＩＯＢｊｓはｌｏｗレベルに駆動される。
【００４２】
同様にして、書き込みデータＷＤＡＴＡｊｓがｌｏｗレベルのとき、ＩＯ線ＭＩＯＴｊｓはｌｏｗレベル、ＩＯ線ＭＩＯＢｊｓはｈｉｇｈレベルに駆動される。
【００４３】
次に、リード増幅器（Ｒａｍｐ）について説明する。リード増幅器（Ｒａｍｐ）は、ソースが接地されゲートにリード増幅器イネーブル信号ＭＡＥが入力される定電流源トランジスタＮ５と、ソースが共通接続されて定電流源トランジスタＮ５のドレインに接続され、ゲートにＩＯ線対ＭＩＯＢｊｓ、ＭＩＯＴｊｓがそれぞれ接続され差動対を構成するＮチャネルＭＯＳトランジスタＮ３、Ｎ４と、ソースがＮチャネルＭＯＳトランジスタＮ３、Ｎ４のドレインに接続されたＮチャネルＭＯＳトランジスタＮ６、Ｎ７と、ソースが電源に接続され、ゲートが共通接続されドレインがＮチャネルＭＯＳトランジスタＮ６、Ｎ７のゲートに接続されたＰチャネルＭＯＳトランジスタＰ３、Ｐ４と、ソースが電源に接続され、ドレインがＮチャネルＭＯＳトランジスタＮ６、Ｎ７のドレインに接続されたＰチャネルＭＯＳトランジスタＰ５、Ｐ６と、ＰチャネルＭＯＳトランジスタＰ５、Ｐ６のゲート間に接続され、ゲートがリード増幅器イネーブル信号ＭＡＥに接続されたＰチャネルＭＯＳトランジスタＰ７と、を備え、ＰチャネルＭＯＳトランジスタＰ３、Ｐ４のゲートの接続ノードは、ＰチャネルＭＯＳトランジスタＰ７のゲートに接続されている。
【００４４】
ＮチャネルＭＯＳトランジスタＮ７のドレインはインバータ２０８の入力端に接続される。ＮチャネルＭＯＳトランジスタＮ８とＰチャネルＭＯＳトランジスタＰ８よりなるＣＭＯＳインバータと、電源とＰチャネルＭＯＳトランジスタＰ８のソース間に挿入され、ゲートにリード増幅器出力イネーブル信号ＭＡＱＥ＿Ｂが入力されるＰチャネルＭＯＳトランジスタＰ９とが設けられており、インバータ２０８の出力端は、ＣＭＯＳインバータの入力端（トランジスタＰ８とＮ８の共通ゲート）に接続され、ＣＭＯＳインバータの出力端は、インバータ２１０、２１１よりなるフリップフロップに接続され、フリップフロップの出力信号とその反転信号は、ＭＡＱｊｓ、ＭＡＱｊ＿Ｂｊｓとして出力される。なお、出力がオープンのインバータ２０９は、インバータ２０８に対応して設けられており、ＩＯ線対ＭＩＯＴ、ＭＩＯＢの負荷のバランスを調整するためのダミー回路である。
【００４５】
図２のリード増幅器の動作について説明する。リード増幅器イネーブル信号ＭＡＥがｌｏｗのとき、ＮチャネルＭＯＳトランジスタＮ５はオフし、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ７がオンし、ＮチャネルＭＯＳトランジスタＮ６、Ｎ７のゲート電位は電源電位ＶＣＣとされ、ＰチャネルＭＯＳトランジスタＰ５、Ｐ６はオフとされる。
【００４６】
読み出し時に、リード増幅器イネーブル信号ＭＡＥがｈｉｇｈレベルとなると、ＮチャネルＭＯＳトランジスタＮ５はオンし、差動対を定電流で駆動し、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ７がオフする。
【００４７】
ＩＯ線ＭＩＯＴｊｓがｈｉｇｈレベルのとき（したがって相補のＩＯ線ＭＩＯＢｊｓがｌｏｗレベルのとき）、ＮチャネルＭＯＳトランジスタＮ４はオンし、ＮチャネルＭＯＳトランジスタＮ３はオフし、ＮチャネルＭＯＳトランジスタＮ７のドレイン電位はｌｏｗレベルとなり、インバータ２０８の出力はｈｉｇｈレベル、リード増幅器出力イネーブル信号ＭＡＱＥ＿Ｂがｌｏｗレベル（出力イネーブル状態）のときに活性化するＣＭＯＳインバータの出力は、ｌｏｗレベルとなり、インバータ２１０は、出力信号ＭＡＱｊｓとしてｈｉｇｈレベルを出力する。
【００４８】
ＩＯ線ＭＩＯＴｊｓがｌｏｗレベルのとき（ＭＩＯＢｊｓがｈｉｇｈレベルのとき）、ＮチャネルＭＯＳトランジスタＮ３はオンし、ＮチャネルＭＯＳトランジスタＮ４はオフし、ＮチャネルＭＯＳトランジスタＮ７のドレイン電位はｈｉｇｈレベルとなり、インバータ２０８の出力はｌｏｗレベル、リード増幅器出力イネーブル信号ＭＡＱＥ＿Ｂがｌｏｗレベルのとき活性化するＣＭＯＳインバータの出力はｈｉｇｈとなり、インバータ２１０の出力信号ＭＡＱｊｓはｌｏｗレベルを出力する。なお、ライト増幅器及びリード増幅器として、図２に示した構成は、あくまで一例を示したものであり、本発明において、ライト増幅器及びリード増幅器は上記構成に限定されるものでなく、ＩＯ線対ＭＩＯＴ、ＭＩＯＢを差動で駆動するライト増幅器、差動入力して増幅するリード増幅器であれば、任意の回路構成を用いてよいことは勿論である。
【００４９】
図３は、図２のライト増幅器（Ｗａｍｐ）の前段回路をなす、書き込みデータ・期待値データの反転制御回路の構成を示す図である。図３に示した反転制御回路は、例えば図１のリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）１０２内に含まれており、図２の相補のデータＷＤＡＴＡｊｓとＷＤＡＴＡｊｓ＿Ｂを生成し、ライト増幅器（Ｗａｍｐ）に供給するとともに、比較器（ＣＣＭＰＮ）に対して、書き込みデータＷＤＡＴＡｊｓとＷＤＡＴＡｊｓ＿Ｂを期待値データとして供給する。図３を参照すると、この反転制御回路は、レジスタ１０３の出力ＤＡＴＡｊｓ＿Ｂ（ただし、ｊは、ＤＱ番号に対応し、ｓはプリフェッチ内のシリアルアドレスである。）とその反転信号を入力し、ＤＩＭｊｓを選択制御信号として一方を選択出力するセレクタ回路で構成される。すなわち、ライトレジスタ１０３の出力信号ＤＡＴＡｊｓ＿Ｂと、ＤＡＴＡｊｓ＿Ｂをインバータ２１１で反転した信号とをそれぞれ入力するＣＭＯＳトランスファゲートＴＧ１及びＴＧ２を備え、ＣＭＯＳトランスファゲートＴＧ１及びＴＧ２の出力は共通接続され、インバータ２２４の入力端に接続され、インバータ２２４の出力端から書き込みデータＷＤＡＴＡｊｓを出力し、ＷＤＡＴＡｊｓを反転するインバータ２２５の出力端からＷＤＡＴＡｊｓ＿Ｂを生成する。ＣＭＯＳトランスファゲートＴＧ１及びＴＧ２は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなり、ＴＧ１は、ＤＩＭｊｓがｈｉｇｈのときオンし、ＴＧ２は、ＤＩＭｊｓがｌｏｗのときオンする。
【００５０】
図４は、図１の比較器（ＣＣＭＰＮ）と、複数の比較器に共通に設けられる判定回路（ＣＣＭＰＣ）１０４の構成と接続形態の一例を示す図である。各比較器（ＣＣＭＰＮ）は、共通の一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂに接続され、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂは、判定回路１０４に入力されている。
【００５１】
各比較器（ＣＣＭＰＮ）は、リード増幅器（Ｒａｍｐ）の出力ＭＡＱｊｓとその相補信号ＭＡＱｊｓ＿Ｂと、ライト増幅器Ｗａｍｐに供給される書き込みデータＷＤＡＴＡｊｓとその相補信号ＷＤＡＴＡｊｓ＿Ｂを入力し、一致するか否かを検出する。すなわち、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとの間に直列に接続される２つのＮチャネルＭＯＳトランジスタＮ２１、Ｎ２２を備え、ＮチャネルＭＯＳトランジスタＮ２１、Ｎ２２のゲートにはそれぞれ、反転読み出しデータＭＡＱｊｓ＿Ｂと、正転書き込みデータＷＤＡＴＡｊｓが接続され、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとの間に直列に接続される２つのＮチャネルＭＯＳトランジスタＮ２３、Ｎ２４を備え、ＮチャネルＭＯＳトランジスタＮ２３、Ｎ２４のゲートにはそれぞれ、正転読み出しデータＭＡＱｊｓと、反転書き込みデータＷＤＡＴＡｊｓ＿Ｂが接続されている。
【００５２】
メモリセルの読み出しデータＭＡＱｊｓが、正転期待値データＷＤＡＴＡｊｓと一致する場合（パスの場合）、読み出しデータの反転信号ＭＡＱｊｓ＿Ｂと、期待値データＷＤＡＴＡｊｓの値は相補の値とされ、読み出しデータＭＡＱｊｓと期待値データの反転信号ＷＤＡＴＡｊｓ＿Ｂは相補の値とされる。このため、ＮチャネルＭＯＳトランジスタＮ２１、Ｎ２２の一方はオフとなり、ＮチャネルＭＯＳトランジスタＮ２３、Ｎ２４の一方はオフとなり、信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとは非導通とされる。
【００５３】
一方、メモリセルの読み出しデータＭＡＱｊｓが正転期待値データＷＤＡＴＡｊｓと不一致の場合（フェイルの場合）、読み出しデータの反転信号ＭＡＱｊｓ＿Ｂと、期待値データＷＤＡＴＡｊｓの値は一致し、読み出しデータＭＡＱｊｓと期待値データの反転信号ＷＤＡＴＡｊｓ＿Ｂは一致する。フェイルの一例として、書き込みデータとしてｈｉｇｈレベルをメモリセルに書き込み、期待値データＷＤＡＴＡｊｓがｈｉｇｈレベルの場合、メモリセルからの読み出しデータＭＡＱｊｓはｌｏｗレベルとなり、読み出しデータの反転信号ＭＡＱｊｓ＿Ｂはｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ２１とＮ２２はともにオンとなり、信号線ＭＡＴＣＨと比較制御信号線ＣＯＭＰ０＿Ｂとは通電される。また、書き込みデータとしてｌｏｗをメモリセルに書き込み、期待値データＷＤＡＴＡｊｓがｌｏｗのとき（期待値データＷＤＡＴＡｊｓ＿Ｂがｈｉｇｈ）、メモリセルからの読み出しデータＭＡＱｊｓはｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ２３とＮ２４はともにオンとなり、信号線ＭＡＴＣＨと比較制御信号線ＣＯＭＰ０＿Ｂとは通電される。
【００５４】
すなわち、リード増幅器からの読み出しデータと期待値データが不一致の場合、ＮチャネルＭＯＳトランジスタＮ２１とＮ２２の直列回路、ＮチャネルＭＯＳトランジスタＮ２３とＮ２４の直列回路の一方が導通し、信号線ＭＡＴＣＨと比較制御信号線ＣＯＭＰ０＿Ｂとが導通される。他の比較器（ＣＣＭＰＮ）についても同様とされる。
【００５５】
判定回路（ＣＣＭＰＣ）１０４は、ソースが電源ＶＣＣに接続され、ドレインが一致検出信号線ＭＡＴＣＨ０に接続され、ゲートが、比較動作の活性化を制御するテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２１と、ソースが電源に接続され、ドレインが一致検出信号線ＭＡＴＣＨ０に接続され、ゲートがインバータ３１０の出力に接続されたＰチャネルＭＯＳトランジスタＰ２２と、ソースが電源ＶＣＣに接続され、ドレインがＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２３と、ソースがＧＮＤに接続され、ドレインがＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＮチャネルＭＯＳトランジスタＮ２５とを備えている。
【００５６】
一致検出信号線ＭＡＴＣＨ０は、インバータ３１０の入力端に接続され、インバータ３１０の出力端は、ＰチャネルＭＯＳトランジスタＰ２２のゲートに接続され、インバータ３１１を介してＥＲＲ＿Ｂ（ｌｏｗレベルでフェイル）として出力される。
【００５７】
図４に示した回路の動作について説明する。テストコンペアイネーブル信号ＴＣＭＰがｌｏｗレベルの期間、ＰチャネルＭＯＳトランジスタＰ２１及びＰ２３がオンし、一致検出信号線ＭＡＣＴＨ０と比較制御信号線ＣＯＭＰ０＿Ｂは電源電位（ｈｉｇｈレベル）にプリチャージされる。一致検出信号線ＭＡＣＴＨ０を入力するインバータ３１０の出力はｌｏｗレベルとされ、エラーフラグＥＲＲ＿Ｂはｈｉｇｈレベルを出力する。ＰチャネルＭＯＳトランジスタＰ２１もオン状態とされ、一致検出信号線ＭＡＣＴＨ０を電源電位にプルアップする。
【００５８】
テスト時、テストコンペアイネーブル信号ＴＣＭＰがｈｉｇｈレベルとなると、ＮチャネルＭＯＳトランジスタＮ２５がオンし、信号線ＣＯＭＰ０＿Ｂはｌｏｗレベルとされる。
【００５９】
比較器（ＣＣＭＰＮ）での比較の結果、対応するリード増幅器（Ｒａｍｐ）からの読み出しデータと期待値データとが不一致の場合、信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとが通電状態となり、信号線ＭＡＴＣＨ０は放電され、その電位は、グランド電位とされる。
【００６０】
信号線ＭＡＴＣＨ０がｌｏｗレベルとなると、インバータ３１０の出力はｈｉｇｈレベルとなり、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。すなわち、フェイルを出力する。
【００６１】
複数の比較器（ＣＣＭＰＮ）のうち１以上の比較器（ＣＣＭＰＮ）で読み出しデータと期待値の不一致を検出した場合、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。なお、比較器（ＣＣＭＰＮ）の個数は、並列度にしたがって、任意に設定される。
【００６２】
図５は、本実施例におけるパラレルテストモードにおけるライト動作を説明するための波形図である。図５において、ＣＬＫは、クロック同期型の半導体記憶装置外部から供給されるクロックに同期した内部クロックである。Ｙ−ＳＷは、図示されないＹスイッチをイネーブルとする制御信号であり、ワンショットパルスとして出力される。ワンショットパルスのｈｉｇｈレベル期間、ＩＯ線対ＭＩＯＴ、ＭＩＯＢが選択されたビット線に接続される。ＹＩＯＷは、ライトイネーブル信号であり、この信号のｈｉｇｈレベルをうけてライト増幅器（Ｗａｍｐ）がＩＯ線対ＭＩＯＴ、ＭＩＯＢに書き込みデータＷＤＡＴＡ、ＷＤＡＴＡ＿Ｂを出力する。リード増幅器イネーブル信号ＭＡＥは、非活性状態とされる。
【００６３】
図６は、本実施例におけるパラレルテストモードにおけるリード動作を説明するための波形図である。ＣＬＫは、クロック同期型の半導体記憶装置外部から供給されるクロックに同期した内部クロックである。Ｙ−ＳＷは、図示されないＹスイッチをイネーブルとする制御信号であり、ワンショットパルスとして出力される。信号Ｙ−ＳＷのｈｉｇｈレベル期間に、ＩＯ線対ＭＩＯＴ、ＭＩＯＢ（プリチャージされている）は、センスアンプ１０１−３の出力により電位が開く。リード増幅器イネーブル信号ＭＡＥのｈｉｇｈレベルを受けて、リード増幅器（Ｒａｍｐ）から出力される読み出しデータ対ＭＡＱｊｓ／ＭＡＷｊｓ＿Ｂがｈｉｇｈ／ｌｏｗレベルとなる。クロックＣＬＫの立ち下がりエッジをうけて、ワンショットパルスＴＣＭＰＥ（テストコンペアイネーブル信号）が出力され、信号線ＣＯＭＰ０＿Ｂがグランド電位とされ、比較器（ＣＣＭＰＮ）での比較の結果、信号線ＭＡＴＣＨ０は、ｈｉｇｈ又はｌｏｗレベルとされ、エラーフラグの値が確定され、対応するデータ端子ＤＱ端子から出力される。なお、図６において、ＣＯＭＰ１＿Ｂ、ＭＡＴＣＨ１は、第２系統の信号線であり、図１１、図１２を参照して後述される。ＹＩＯＷは、ライトイネーブル信号であり、この信号はｌｏｗ固定とされる。エラーフラグＥＲＲ＿Ｂは半導体記憶装置の出力端子ＤＱから出力される。エラーフラグＥＲＲ＿Ｂを２段目、３段目で圧縮を行ってもよい。すなわち、複数のエラーフラグＥＲＲ＿Ｂを入力とする一致検出回路を、さらに１段又は複数段備えた構成としてもよい。
【００６４】
図７は、本発明の一実施例のクロック同期型半導体記憶装置のライトレジスタの構成の一例を示す図であり、１つのデータ端子ＤＱより、１クロックサイクルの立ち上がりと立ち下がりのエッジを用いて２つのデータをシリアル入力するＤＤＲ型ＳＤＲＡＭのデータ入力回路の一部が示されている。
【００６５】
図７において、４つのレジスタ１０３０、１０３１、１０３２、１０３３は、図１に示す構成において、例えばＤＡＴＡｊ０＿Ｂ、ＤＡＴＡｊ１＿Ｂ、ＤＡＴＡｊ２＿Ｂ、ＤＡＴＡｊ３＿Ｂを入力する４つのライトレジスタに対応している。なお、図１では簡単のため、ライトレジスタ１０３の入力を出力と同一のＤＡＴＡｊｓ＿Ｂ（ｓ＝０〜３）で表している。この例では、いずれも、レベルセンシティブ・ラッチよりなる。このラッチは、サンプリング制御信号端子Ｇがｈｉｇｈレベルのとき（／Ｇ端子がｌｏｗレベル）、入力をスルーで出力し、Ｇ端子がｌｏｗレベルのとき、入力にかかわらず、Ｇがｈｉｇｈレベルのとき記憶した値を出力する。なお、図７において、レジスタ１０３０、１０３１、１０３２、１０３３は、前段にエッジトリガー型のレジスタ４０９、４１１が設けられているため、スルーのラッチで構成されているが、エッジトリガー型のレジスタで構成してもよいことは勿論である。
【００６６】
データ端子ＤＱのデータ正転入力ＤＩＮｊ＿Ｔはインバータ４０１で反転され、レジスタ４０２とラッチ４０３を介してマルチプレクサ４０６に入力される。インバータ４０１の出力は、レベルセンシティブ・ラッチ４０４、４０５を介して、マルチプレクサ４０７に入力される。レジスタ４０２は、例えば、ポジティブエッジトリガーレジスタ回路よりなり、マスターラッチとスレーブラッチで構成され、クロック信号Ｃがｌｏｗレベルのとき、マスターラッチで入力データを記憶し、クロック信号Ｃがｈｉｇｈレベルのときマスターラッチに記憶したデータをスレーブラッチから出力し且つ記憶する。
【００６７】
ＤＩＮｊ＿Ｔは、ｊ番目のＤＱ端子に入力されるデータであり、クロックＣＬＫの１クロックの立ち上がりと立ち下がりエッジに同期して２回入力され、２クロックサイクルで４つのデータＤ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］がシリアルに入力される。
【００６８】
レジスタ４０２とラッチ４０３、及びラッチ４０４と４０５は、シリアルデータを２相展開するシリアル・パラレル変換回路（デマルチプレクサ）であり、データ端子ＤＱから１クロックサイクルにシリアル入力される２つのデータＤ［０］、Ｄ［１］を、パラレル変換し、１クロックサイクルあたり、Ｄ［０］、Ｄ［１］をパラレルに出力する。相補のクロックＤＳＣＬＫ＿Ｔ、ＤＳＣＬＫ＿Ｂは、データストローブ信号ＤＱＳの内部信号である。レジスタ４０２とラッチ４０３、及びラッチ４０４と４０５で構成する２相展開回路（シリアルパラレル変換回路）の構成は公知のものである。
【００６９】
マルチプレクサ（セレクタ）４０６は、ＤＱ端子からの入力データＤＩＮｊ＿Ｔを２相展開したうちの１相信号ＤＩＮｊＲ＿Ｂと、テストモード時に所定のデータ端子ＤＱから入力された信号ＴＤＩＮＲ＿Ｂを入力し、パラレルテスト信号ＴＰＡＲＡに基づき、ノーマル時には、ＤＩＮｊＲ＿Ｂ、パラレルテスト時には、ＴＤＩＮＲ＿Ｂを出力する。マルチプレクサ４０６の出力は、レジスタ４０９に入力され、インバータ４１０で反転され、信号ＤＡＴＡＷｊＲ＿Ｂとして、ライトレジスタ１０３０、１０３２のデータ端子に入力される。
【００７０】
マルチプレクサ４０７は、ＤＩＮｊ＿Ｔを２相展開したうちの１相信号ＤＩＮｊＦ＿Ｂと、テストモード時に所定のデータ端子ＤＱから入力された信号ＴＤＩＮＦ＿Ｂを入力し、信号ＴＰＡＲＡに基づき、ノーマル時には、ＤＩＮｊＦ＿Ｂ、パラレルテスト時には、ＴＤＩＮＦ＿Ｂを出力する。マルチプレクサ４０７の出力は、レジスタ４１１に入力され、インバータ４１２で反転され、信号ＤＡＴＡＷｊＦ＿Ｂとして、ライトレジスタ１０３１、１０３３のデータ端子に入力される。
【００７１】
ライトレジスタ１０３０、１０３１には、ライト用パルスＷＴ２が供給され、ライトレジスタ１０３２、１０３３にはライト用パルスＷＴ３が供給される。ライト用パルスＷＴ２、ＷＴ３は、半導体記憶装置内部で生成される。
【００７２】
ライトレジスタ１０３０、１０３１、１０３２、１０３３の出力端子Ｑは、それぞれＤＡＴＡｊ０＿Ｂ、ＤＡＴＡｊ１＿Ｂ、ＤＡＴＡｊ２＿Ｂ、ＤＡＴＡｊ３＿Ｂが出力される。なお、前述したように、図１では、簡単のため４つのライトレジスタ（Ｗ・Ｒ）１０３の入力を、それぞれの出力信号ＤＡＴＡｊ０＿Ｂ、ＤＡＴＡｊ１＿Ｂ、ＤＡＴＡｊ２＿Ｂ、ＤＡＴＡｊ３＿Ｂに対応させて表している。
【００７３】
図８は、図７のマルチプレクサ４０６、４０７に入力されるテストデータＴＤＩＮＲ＿Ｂ、ＴＤＩＮＦ＿Ｂを生成する回路の構成の一例を示す図である。７番目のＤＱ端子（ＤＱ７）からのデータＤＩＮ７＿Ｔと、ライトレジスタ書き込みテストモード信号ＴＷＲＷを入力とするＮＡＮＤ回路４２０と、ライト用内部クロックＤＩＣＬＫをクロック信号として入力するエッジトリガー型のレジスタ（マスタースレーブ型ラッチ）４２２及びレベルセンシティブ・ラッチ４２３を備えている。ライト用内部クロックＤＩＣＬＫは、内部クロックＣＬＫ（外部クロック端子からのクロック信号に同期したクロック信号）に遅延をかけて生成される信号であり、半導体記憶装置内部で生成される。レジスタ４２２及びラッチ４２３の出力端子Ｑから入力データＤＩＮ７＿Ｔを２相展開した信号が出力され、インバータ４２４、４２５、インバータ４２６、４２７を介して出力される。なお、ライトレジスタ書き込みテストモード信号ＴＷＲＷがｌｏｗレベルのときＮＡＮＤ回路４２０は、入力データＤＩＮ７＿Ｔの値によらず、ｈｉｇｈ固定値を出力する。
【００７４】
本発明では、プリフェッチ用のライトレジスタ１０３に、ノーマルモードのライトとテストモードのときのライト動作及び期待値の供給動作を行わせる。以下に、ノーマルモード（通常動作）とテストモードにおけるライト動作の一例を説明する。
【００７５】
図９は、ノーマルモードのライト動作を説明するためのタイミング図であり、図７の回路動作（ＤＤＲ ＳＤＲＡＭのプリフェッチ動作）の理解のために添付してある。
【００７６】
図９において、ＣＬＫはクロック信号（外部から供給されるクロック信号に同期した内部クロック信号）である。ＤＱＳはデータストローブ信号である。ＤＱはデータ入出力端子である。ＤＳＣＬＫ＿Ｔ／ＤＳＣＬＫ＿Ｂは、データストローブ信号ＤＱＳの内部信号であり、図７のレジスタ４０２、ラッチ４０３、４０４、４０５のクロック信号として供給される。ＤＩＮｊ＿Ｔは、第ｊ番目のＤＱ端子からの入力、ＤＩＮｊＲ＿Ｂ、ＤＩＮｊＦ＿Ｂは、入力を２相展開した信号であり、図８のラッチ４０３と４０４の出力信号である。ＤＣＬＫはライト用の内部クロック信号である。ＤＡＴＡＷｊＲ＿Ｂ、ＤＡＴＡＷｊＦ＿Ｂは、ライトレジスタにそれぞれ供給されるデータ信号である。ＷＴ２、ＷＴ３は、ライトレジスタに供給されるサンプリングクロック（ワンショットパルス）である。ＤＡＴＡｊ０＿Ｂ〜ＤＡＴＡｊ３＿Ｂはライトレジスタの出力である。Ｙ−ＳＷはＹスイッチをオンする制御信号であり、ＹＩＯＷは、ライト増幅器のライトイネーブル信号である。
【００７７】
図９を参照して、ノーマル時のライトレジスタへの書き込み動作の概略を説明すると、サイクルｔ０でライト動作が開始され、ＤＱ端子から、クロックの立ち上がりと立ち下がりの両エッジを用いて、１クロックサイクルで２つのデータがシリアルに入力される。サイクルｔ２では、２相展開回路（図７のラッチ４０３、４０４の出力）から、ＤＩＮｊＲ＿Ｂ、ＤＩＮｊＦ＿Ｂとして、２相展開された信号Ｄ［０］、Ｄ［１］が出力され、サイクルｔ３では、２相展開回路（図７のラッチ４０３、４０４の出力）から、２相展開された信号Ｄ［２］、Ｄ［３］が出力される。マルチプレクサ４０６、４０７は、ＤＩＮｊＲ＿Ｂ、ＤＩＮｊＦ＿Ｂを選択して出力し、レジスタ４０９、４１０は、クロックＤＣＬＫの立ち上がりエッジでＤＩＮｊＲ＿Ｂ、ＤＩＮｊＦ＿Ｂをサンプルして、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを出力する。そして、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを入力とするライトレジスタ１０３０、１０３１は、ライトパルスＷＴ２のワンショットパルス（ｈｉｇｈレベル）を受けて、Ｄ［０］、Ｄ［１］を出力し、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを入力とするライトレジスタ１０３２、１０３３は、１クロックサイクル遅れて、ライトパルスＷＴ３のワンショットパルス（ｈｉｇｈレベル）を受けて、Ｄ［２］、Ｄ［３］を出力する。ＹスイッチＹ−ＳＷのワンショットパルス、ＹＩＯＷのワンショットパルスを受けて、４つのライト増幅器（Ｗａｍｐ）から、メモリセルアレイ１０１−１の選択されたワード線のメモリセルへデータが書き込まれる。
【００７８】
図１０は、本実施例における、テスト（パラレルテスト）時におけるライトレジスタ１０３への書き込みモードの動作の一例を説明するための図である。テストモード時におけるライトレジスタ１０３への書き込みにおいては、データストローブＤＱＳ信号を用いず、入力データをラッチするレジスタにおいて、図８に示したように、クロック信号ＣＬＫに遅延をかけたＤＩＣＬＫ信号が用いられ、例えば、テストデータ入力用の１つのデータ入力端子ＤＱ７からのデータの初段のレジスタ４２２とラッチ４２３でのサンプルを行う。これは、ウェーハテストやバッチ処理テスト（バーンイン）では、試験サイクルが遅くタイミング条件がゆるいため、より少ないピン（テスタのピンカウント）で試験が行われるためである。ライトレジスタの書き込みモードでは、信号ＹＩＯＷ、ＹＳＷは、ともに非活性状態とされる。データ入力端子ＤＱ７からのデータＤＩＮ７＿Ｔは、ライトレジスタ書き込みモード信号ＴＷＲＷがｈｉｇｈレベルのとき、クロック信号ＤＩＣＬＫに同期してレジスタ４２２とＤ型ラッチ４２３で２相展開され、ＴＩＮ７Ｒ＿Ｂ、ＴＩＮ７Ｆ＿Ｂとして、Ｄ［０］、Ｄ［１］、次のＤＩＣＬＫの立ち下がりでＤ［２］、Ｄ［３］が出力される。
【００７９】
マルチプレクサ４０６、４０７（図７参照）では、ＴＩＮ７Ｒ＿Ｂ、ＴＩＮ７Ｆ＿Ｂを選択し、ＤＣＬＫに同期して、ＤＡＴＡＷｊＲ＿Ｂ、ＤＡＴＡＷｊＦ＿Ｂが出力される。そして、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを入力とするライトレジスタ１０３０、１０３１は、ライトパルスＷＴ２のパルス（ｈｉｇｈレベル）を受けて、Ｄ［０］、Ｄ［１］を出力し、ＤＡＴＡｋＷｊＲ＿Ｂ、ＤＡＴＡｋＷｊＦ＿Ｂを入力とするライトレジスタ１０３２、１０３３は、１クロックサイクル遅れて、ライトパルスＷＴ３のｈｉｇｈレベルを受けて、Ｄ［２］、Ｄ［３］を出力する。
【００８０】
ライトレジスタ１０３にデータを書き込んだ後のライト増幅器（Ｗａｍｐ）からメモリセルへのデータの書き込みは、図５に示したような動作で実行される。本実施例によれば、テスト（パラレルテスト）時に、図１０に動作の一例を示した書き込みモードにしたがって、テストデータをライトレジスタ（Ｗ・Ｒ）に書き込んだ後、反転制御信号（ＤＩＭ）に基づき、該テストデータとその反転値の一方を選択して、メモリセルへの書き込みデータ及び比較器への期待値データとして供給することができる。このため、該テストデータの反転値を、書き込みデータとする場合、該テストデータの反転値をライトレジスタ（Ｗ・Ｒ）に書き込むサイクルは不要とされる。すなわち、本実施例に係る半導体記憶装置を被試験デバイスとしてテストするテスト装置において、半導体記憶装置に反転制御信号（ＤＩＭ）の値を変えるパタンを印加することで、該テストデータの反転値をライトレジスタ（Ｗ・Ｒ）に書き込むためのサイクルに相当する分のテストベクトルを省くことができる。
【００８１】
次に、本発明の別の実施例について説明する。図１１は、判定回路１０４Ａに対して、一致検出信号線ＭＡＴＣＨを２系統設けたものである。判定回路１０４Ａの両側の複数のメモリセルアレイ１０１−１に対して、判定回路１０４Ａを備え、左側の信号線ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂと、右側の信号線ＭＡＴＣＨ１、ＣＯＭＰ１＿Ｂの２系統からなる。各ＭＡＴＣＨ０、ＣＯＭＰ０＿Ｂ、ＭＡＴＣＨ１、ＣＯＭＰ１＿Ｂには、判定回路１０４Ａが接続される。
【００８２】
メモリセルアレイ１０１−１に対して（すなわち、１つのＤＱ端子に対して）、４つのリード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）及び比較器（ＣＣＭＰＮ）、ライトレジスタ１０３を備えている構成は、図１の構成と同様である。すなわち、図１の構成を、判定回路１０４Ａを共通とし、判定回路１０４Ａを中心に、対称に配置したものである。
【００８３】
この実施例の構成は、信号線ＭＡＴＣＨ０、ＭＡＴＣＨ１の配線長を短くしてており、負荷容量・配線抵抗を低減し、遅延特性を向上している。
【００８４】
図１２は、図１１の比較器（ＣＣＭＰＮ）と、判定回路１０４Ａの構成と接続形態の一例を示す図である。第１群（第１系統）の各比較器（ＣＣＭＰＮ）は、共通の一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂに接続され、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂは、判定回路１０４Ａに接続されている。
【００８５】
第２群（第２系統）の各比較器（ＣＣＭＰＮ）は、共通の一致検出信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂに接続され、一致検出信号ＭＡＴＣＨ１と比較制御信号ＣＯＭＰ１＿Ｂは、判定回路１０４Ａに接続されている。
【００８６】
一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂに接続される第１群の各比較器（ＣＣＭＰＮ）は、図４に示した比較器（ＣＣＭＰＮ）と同一の構成とされる。すなわちリード増幅器（Ｒａｍｐ）から出力される読み出しデータＭＡＱとその相補信号ＭＡＱ＿Ｂを入力し、ライト増幅器（Ｗａｍｐ）に供給される書き込みデータＷＤＡＴＡと相補信号ＷＤＡＴＡ＿Ｂを期待値データとして入力し、読み出しデータと期待値データとが一致するか否かを検出する。
【００８７】
第２群の比較器（ＣＣＭＰＮ）は、一致検出信号線線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとの間に直列に接続される２つのＮチャネルＭＯＳトランジスタＮ２７とＮ２８を備え、ＮチャネルＭＯＳトランジスタＮ２７とＮ２８のゲートにはそれぞれ、反転読み出しデータＭＡＱｍｓ＿Ｂと、正転書き込みデータＷＤＡＴＡｍｓが接続されている。さらに、一致検出信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとの間に直列に接続される２つのＮチャネルＭＯＳトランジスタＮ２９とＮ３０を備え、ＮチャネルＭＯＳトランジスタＮ２９とＮ３０のゲートにはそれぞれ、正転読み出しデータＭＡＱｍｓと、反転書き込みデータＷＤＡＴＡｍｓ＿Ｂが接続されている。
【００８８】
メモリセルの読み出しデータＭＡＱｍｓが正転期待値データＷＤＡＴＡｍｓと一致する場合（パスの場合）、読み出しデータの反転信号ＭＡＱｍｓ＿Ｂと、期待値データＷＤＡＴＡｍｓの値は相補の値とされ、読み出しデータＭＡＱｍｓと期待値データの反転信号ＷＤＡＴＡｍｓ＿Ｂは相補の値とされる。このため、ＮチャネルＭＯＳトランジスタＮ２７、Ｎ２８の一方はオフとなり、ＮチャネルＭＯＳトランジスタＮ２９、Ｎ３０の一方はオフとなり、信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとは非導通とされる。
【００８９】
一方、メモリセルの読み出しデータＭＡＱｍｓが正転期待値データＷＤＡＴＡｍｓと不一致の場合（フェイルの場合）、読み出しデータの反転信号ＭＡＱｍｓ＿Ｂと、期待値データＷＤＡＴＡｍｓの値は一致し、読み出しデータＭＡＱｍｓと期待値データの反転信号ＷＤＡＴＡｍｓ＿Ｂは一致する。フェイルの一例として、書き込みデータＷＤＡＴＡｍｓとしてｈｉｇｈレベルをメモリセルに書き込み、期待値データＷＤＡＴＡｍｓがｈｉｇｈレベルの場合、メモリセルからの読み出しデータＭＡＱｍｓはｌｏｗレベルとなり、読み出しデータの反転信号ＭＡＱｍｓ＿Ｂはｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ２７とＮ２８はともにオンとなり、信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとは通電される（信号線ＭＡＴＣＨ１はグランド電位となる）。また、書き込みデータＷＤＡＴＡｍｓとしてｌｏｗレベルをメモリセルに書き込み、期待値データＷＤＡＴＡｍｓがｌｏｗレベルのとき（期待値データＷＤＡＴＡｍｓ＿Ｂがｈｉｇｈレベル）、メモリセルからの読み出しデータＭＡＱｍｓはｈｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタＮ２９とＮ３０はともにオンとなり、信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとは通電される。
【００９０】
すなわち、リード増幅器からの読み出しデータと期待値データが不一致の場合、ＮチャネルＭＯＳトランジスタＮ２７とＮ２８の直列回路、ＮチャネルＭＯＳトランジスタＮ２９とＮ３０の直列回路の一方が導通し、信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとが導通される。他の比較器（ＣＣＭＰＮ）についても同様とされる。
【００９１】
判定回路（ＣＣＭＰＣ）１０４Ａは、第１系統の信号線ＭＡＴＣＨ０とＣＯＭＰ０＿Ｂに接続する回路として、ソースが電源ＶＣＣに接続され、ドレインが一致検出信号線ＭＡＴＣＨに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２１と、ソースが電源に接続され、ドレインが一致検出信号線ＭＡＴＣＨ０に接続され、ゲートがＮＡＮＤ回路３１２の出力に接続されたＰチャネルＭＯＳトランジスタＰ２２と、ソースが電源に接続され、ドレインがＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２３と、ソースがＧＮＤに接続され、ドレインがＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＮチャネルＭＯＳトランジスタ２５とを備えている。また第２系統の信号線ＭＡＴＣＨ１とＣＯＭＰ１＿Ｂに接続する回路として、ソースが電源ＶＣＣに接続され、ドレインが一致検出信号線ＭＡＴＣＨ１に接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２４と、ソースが電源に接続され、ドレインが一致検出信号線ＭＡＴＣＨ１に接続され、ゲートがＮＡＮＤ回路３１２の出力に接続されたＰチャネルＭＯＳトランジスタＰ２５と、ソースが電源に接続され、ドレインが比較制御信号線ＣＯＭＰ１＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＰチャネルＭＯＳトランジスタＰ２６と、ソースがグランド（ＧＮＤ）に接続され、ドレインが比較制御信号線ＣＯＭＰ０＿Ｂに接続され、ゲートがテストコンペアイネーブル信号ＴＣＭＰＥに接続されたＮチャネルＭＯＳトランジスタＮ３１と、を備えている。
【００９２】
さらに、判定回路（ＣＣＭＰＣ）１０４Ａは、第１系統の一致検出信号線ＭＡＴＣＨ０と、第２系統の一致検出信号線ＭＡＴＣＨ１とが２つの入力端に接続されているＮＡＮＤ回路３１２と、ＮＡＮＤ回路３１２の出力端に入力端が接続され、出力端からエラーフラグ信号ＥＲＲ＿Ｂ（フェイル判定時ｌｏｗレベル）を出力するインバータ３１１を備えている。ＮＡＮＤ回路３１２の出力端は、ＰチャネルＭＯＳトランジスタＰ２２、Ｐ２５のゲートに接続されている。なお、ＮＡＮＤ回路３１２の出力端がｌｏｗレベルのとき（すなわちパスのとき）、ＰチャネルＭＯＳトランジスタＰ２２、Ｐ２５は、オン状態とされ、第１系統の一致検出信号線ＭＡＴＣＨ０と第２系統の一致検出信号線ＭＡＴＣＨ１を電源電位にプルアップする。
【００９３】
図１２に示した回路の動作について説明する。テストコンペアイネーブル信号ＴＣＭＰがｌｏｗレベルの期間、ＰチャネルＭＯＳトランジスタＰ２１、Ｐ２３、Ｐ２４、Ｐ２６がオンし、第１、第２系統の一致検出信号線ＭＡＣＴＨ０、ＭＡＴＣＨ１、第１、第２系統の比較制御信号線ＣＯＭＰ０＿Ｂ、ＣＯＭＰ１＿Ｂは電源電位（ｈｉｇｈレベル）に、プリチャージされる。第１、第２系統の一致検出信号線ＭＡＣＴＨ０、ＭＡＴＣＨ１を入力とするＮＡＮＤ回路３１２の出力はｌｏｗレベルとされ、エラーフラグＥＲＲ＿Ｂはｈｉｇｈレベルとされる。
【００９４】
テストコンペアイネーブル信号ＴＣＭＰがｈｉｇｈレベルとなると、ＮチャネルＭＯＳトランジスタＮ２５、Ｎ３１がオンし、第１、第２系統の比較制御信号線ＣＯＭＰ０＿Ｂ、ＣＯＭＰ１＿Ｂはｌｏｗレベルとされる。
【００９５】
例えば第１群の比較器（ＣＣＭＰＮ）のうちいずれかで、対応するリード増幅器（Ｒａｍｐ）からの読み出しデータと期待値データとが不一致の場合、一致検出信号線ＭＡＴＣＨ０と比較制御信号線ＣＯＭＰ０＿Ｂとが通電し、一致検出信号線ＭＡＴＣＨ０は放電され、その電位は、グランド電位とされる。
【００９６】
一致検出信号線ＭＡＴＣＨ０がｌｏｗレベルとなると、ＮＡＮＤ回路３１２の出力はｈｉｇｈレベルとなり、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。すなわち、フェイルを出力する。
【００９７】
第２系統の一致検出信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂに接続する比較器（ＣＣＭＰＮ）のうちいずれかで、対応するリード増幅器（Ｒａｍｐ）からの読み出しデータと期待値データとが不一致の場合、一致検出信号線ＭＡＴＣＨ１と比較制御信号線ＣＯＭＰ１＿Ｂとが通電し、一致検出信号線ＭＡＴＣＨ１は放電され、その電位は、グランド電位とされる。一致検出信号線ＭＡＴＣＨ１がｌｏｗレベルとなると、ＮＡＮＤ回路３１２の出力はｈｉｇｈレベルとされ、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。すなわち、フェイルを出力する。このように、第１及び第２系統の複数の比較器（ＣＣＭＰＮ）のうち、１つ以上の比較器（ＣＣＭＰＮ）で読み出しデータと期待値の不一致を検出した場合、エラーフラグＥＲＲ＿Ｂはｌｏｗレベルとなる。
【００９８】
なお、本実施例においても、比較器（ＣＣＭＰＮ）の個数は並列度にしたがって任意に設定される。
【００９９】
ここで、システム構成の具体例を説明しておく。図１１において、１２８ＭＤＲＡＭ構成の場合、データ端子（入出力端子）ＤＱを３２本（ＤＱ０〜ＤＱ３１）備え、メモリセルアレイを４バンクのセルアレイで構成した場合、ライトレジスタ、リード・ライト増幅器（Ｒａｍｐ＆Ｗａｍｐ）、比較器（ＣＣＭＰＮ）を、３２×４＝１２８セット備え、各メモリセルアレイのサイズは４Ｍとされ、各バングのセルアレイは、１Ｍ、セルアレイのＸ（ロウ）は４Ｋ、Ｙ（カラム）は２５６構成とされる。セルアレイ１つにつき４対のＩＯ線対ＭＩＯＴ／ＭＩＯＢが接続されており、したがって、セルアレイの６４本のビット線対及びセンスアンプ１０１−３をＹスイッチ（カラムデコーダ１０１−４）で選択したビット線対が、ＩＯ線対ＭＩＯＴ／ＭＩＯＢに接続される。かかる本実施例によれば、１２８個のライト増幅器（Ｗａｍｐ）からのパラレルライト、１２８個のリード増幅器（Ｒａｍｐ）、比較器（ＣＣＭＰＮ）でのパラレルリードと比較（コンペア）により、パラレルテストを可能としている。その際、テストデータは、前述したように、例えばデータ端子ＤＱ７から１２８個のライトレジスタ１０３に共通に供給するようにしてもよい。そして、判定回路（ＣＣＭＰＣ）１０４を４個とし、４つのエラーフラグ信号ＥＲＲ＿Ｂを出力する構成としてもよい。あるいは、４つのエラーフラグ信号ＥＲＲ＿Ｂを４ビット一致検出回路（図１６の１３０３）に入力し、１ビットに圧縮する構成としてもよい。かかるシステムにおいて、ライトレジスタ１０３の値を外部端子からの反転制御信号ＤＩＭでその反転値、正転値を自在に出力可能としたことにより、パタンを頻繁に変化させるテストの実現を容易化することができる。
【０１００】
なお、上記実施例では、クロック同期型のメモリとしてＤＤＲ・ＳＤＲＡＭに本発明を適用した例を説明したが、本発明は、ＤＤＲ・ＳＤＲＡＭにのみ限定されるものでなくＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）型のＳＤＲＡＭ等にも同様にして適用できる。
【０１０１】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１０２】
【発明の効果】
以上説明したように、本発明によれば、ノーマルモードライト用のライトレジスタをテストモード時の書き込み兼用期待値レジスタとして利用しており、テストモード用に新たにレジスタを設けることを不要とし、回路規模の増大を抑止している。
【０１０３】
また、本発明によれば、ライトレジスタの値を外部端子からの反転制御信号でその反転値、正転値を自在に出力可能としたことにより、マーチングや、パタンデータを頻繁に変化させるテストを容易に実現することができる、という効果を奏する。かかる本発明は、パラレルテスト用のテストデータを保持するライトレジスタの保持データを変えることなく、書き込みデータ及び期待値データを変更可能としており、テスタやウェーハプローバ等のテスト装置を用いたパラレルテストに好適とされる。
【０１０４】
さらに、本発明によれば、メモリセルからの読み出しデータをライトレジスタの値と比較してパス・フェイル判定を行っており、テスタビリティを向上している。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例におけるリード・ライト増幅器の構成を示す図である。
【図３】本発明の一実施例におけるライト増幅器の前段回路の構成を示す図である。
【図４】本発明の一実施例における比較器（ＣＣＭＰＣ）及び判定回路（ＣＣＭＰＮ）の構成を示す図である。
【図５】本発明の一実施例のパラレルテストモードのライト動作を説明するための波形図である。
【図６】本発明の一実施例のパラレルテストモードのリード動作を説明するための波形図である。
【図７】本発明の一実施例におけるライトレジスタの構成を示す図である。
【図８】本発明の一実施例におけるライトレジスタの構成を示す図である。
【図９】本発明の一実施例におけるノーマルモードでのライト動作を説明する波形図である。
【図１０】本発明の一実施例におけるライトレジスタの書き込みモードの動作を説明する波形図である。
【図１１】本発明の別の実施例の構成を示す図である。
【図１２】本発明の別の実施例における比較器（ＣＣＭＰＣ）と判定回路（ＣＣＭＰＮ）の構成を示す図である。
【図１３】従来の半導体記憶装置のテスト回路の一例を示す図である。
【図１４】従来の半導体記憶装置のテスト回路の一例を示す図である。
【図１５】従来の半導体記憶装置のテスト回路の一例を示す図である。
【図１６】従来の半導体記憶装置のテスト回路の一例を示す図である。
【符号の説明】
１ メモリセルアレイ
３ ロウデコーダ
４ カラムデコーダ
６ 読み出し／書き込みゲート
７ 読み出し／テスト回路
６０ 第１の差動増幅器
７１ スイッチ
７３ 第２の差動増幅器
７４ 期待値書き込み回路
７５ エラー検出回路
１０１−１ メモリセルアレイ
１０１−２ Ｘデコーダ（ロウデコーダ）
１０１−３ センスアンプ
１０１−４ カラムデコーダ（Ｙスイッチ）
１０２ リード・ライト増幅器・比較器
１０３ ライトレジスタ
１０４、１０４Ａ 判定回路
２０１、２０７、３１２ ＮＡＮＤ回路
２０２、２０６ ＮＯＲ回路
２０４、２０５、３１０、３１１、４２４〜４２７ インバータ
４０２、４０９、４１１、４２２ レジスタ
４０３、４０４、４０５、４２３ ラッチ
４０６、４０７ セレクタ
１１０１ ＭＰＲ（マルチパーパスレジスタ）
１１０２ 比較器
１３０１ メモリセルアレイ
１３０２ リード・ライト増幅器
１３０３ 比較器
１３０４ ＮＡＮＤ
１３０５、１３０８ インバータ
１３０６、１３０７ ＮＯＲ
Claims (25)
- 複数のメモリセルを含むメモリセルアレイと、
前記メモリセルへ書き込まれるデータを保持する保持回路と、
前記メモリセルからの読み出しデータと、前記読み出しデータに対応する期待値データとを入力し両者が一致するか否か比較する比較器と、
前記保持回路に保持されるデータと、反転制御信号とを入力し、前記反転制御信号の値に応じて、前記保持回路に保持されるデータの正転値又は反転値を出力する制御回路と、
を備え、
前記制御回路からの出力は、前記メモリセルへの書き込みデータとして供給され、且つ、前記期待値データとして前記比較器に入力される、ことを特徴とする半導体記憶装置。 - 前記保持回路は、通常動作時においては、前記メモリセルへの書き込みデータを保持する回路として用いられ、テスト時においては、前記メモリセルへの書き込みテストデータを保持する回路、及び前記期待値データを保持する回路として兼用される、ことを特徴とする請求項１記載の半導体記憶装置。
- 前記反転制御信号は、半導体記憶装置の外部端子から値が設定される、ことを特徴とする請求項１記載の半導体記憶装置。
- 前記メモリセルアレイと書き込みデータ及び読み出しデータの授受を行うＩＯ線を複数本備え、
複数本の前記ＩＯ線に対応して、前記保持回路と前記比較器の組を複数組備え、
複数の前記保持回路からのデータが、並列に、前記メモリセルアレイに書き込まれるパラレルテストにおいて、複数の前記保持回路の保持するデータを書き替えることなく、前記保持回路に対応する前記制御回路に入力される前記反転制御信号の値を変えることで、パラレルテストの印加（フォース）パタン及び期待値パタンが可変自在とされてなる、ことを特徴とする請求項１記載の半導体記憶装置。 - 半導体記憶装置の１つのデータ端子に対応して、前記保持回路と前記比較器の組を少なくとも１組備え、
前記１つのデータ端子に対応して設けられ、入力されるテスト制御信号に基づき、前記１つのデータ端子からの書き込みデータと、与えられた書き込みテストデータのうちの一方を選択する選択回路を備え、
前記選択回路の出力が対応する前記保持回路へ入力される、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記選択回路に与えられる書き込みテストデータは、前記１つのデータ端子とは異なる所定のデータ端子から入力され、前記選択回路に供給される、ことを特徴とする請求項５記載の半導体記憶装置。
- 前記所定のデータ端子から入力された書き込みテストデータが、複数の前記選択回路に共通に供給され、
パラレルテスト時に、複数の前記選択回路は、前記書き込みテストデータを選択し、前記書き込みテストデータが複数の前記保持回路に共通に供給される、ことを特徴とする請求項６記載の半導体記憶装置。 - 前記メモリセルアレイのセンスアンプを介して読み出されたデータを受け取って増幅するリード増幅器を備え、
前記比較器は、前記リード増幅器の出力と、前記制御回路からの出力とを入力し、
複数の前記リード増幅器に対してそれぞれ設けられる複数の比較器は、比較結果を示す共通信号線に共通に接続されており、
複数の前記比較器のうち、少なくとも１つの前記比較器で読み出しデータと期待値データの不一致検出時、前記共通信号線にフェイル情報が出力される、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記共通信号線が、第１の信号線と第２の信号線よりなり、
前記比較器での比較動作開始前に、前記第１の信号線と前記第２の信号線とは第１の値に予め設定され、
比較動作時、前記第２の信号線は第２の値に設定され、
複数の前記比較器は、それぞれ、前記第１の信号線と前記第２の信号線との間に互いに並列形態に接続されており、
前記比較器は、前記読み出しデータと前記期待値データとが一致する場合、前記第１の信号線及び前記第２の信号線がそれぞれ前記第１の値及び前記第２の値を保つように制御し、
前記読み出しデータと前記期待値データが不一致の場合、前記第１の信号線と前記第２の信号線とを通電して同一値とする制御を行う回路を備えている、ことを特徴とする請求項８記載の半導体記憶装置。 - 前記比較器は、前記第１の信号線と前記第２の信号線との間に直列に接続され、前記読み出しデータと前記期待値データの相補信号とをそれぞれ制御端子に入力してオン・オフが制御される第１及び第２のスイッチ素子と、
前記第１の信号線と前記第２の信号線との間に直列に接続され、前記読み出しデータの相補信号と、前記期待値データとをそれぞれ制御端子に入力してオン・オフが制御される第３及び第４のスイッチ素子と、
を有する、ことを特徴とする請求項９記載の半導体記憶装置。 - 複数の前記比較器が共通接続される前記信号線に接続され、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路を備えている、ことを特徴とする請求項８記載の半導体記憶装置。
- 複数の前記比較器が共通接続される前記第１の信号線及び前記第２の信号線に接続され、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路を備え、
前記判定回路は、
前記第１の信号線と前記第２の信号線を前記第１の値に設定する回路と、
比較動作を制御する制御信号の値が比較を示すとき、前記第２の信号線を第２の値に設定する回路と、
前記第１の信号線の値から、エラーフラグを生成出力する回路と、
を備えている、ことを特徴とする請求項９記載の半導体記憶装置。 - 複数の前記比較器が共通接続される前記第１の信号線及び前記第２の信号線を複数組備え、
複数組の前記第１の信号線及び前記第２の信号線に接続され、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路を備え、
前記判定回路は、
複数組の前記第１の信号線と複数組の前記第２の信号線を前記第１の値に設定する回路と、
比較動作を制御する制御信号の値が比較を示すとき、複数組の前記第２の信号線を第２の値に設定する回路と、
複数組の前記第１の信号線に複数の入力端がそれぞれ接続され、複数組の前記第１の信号線全てが前記第１の値をとるとき、パスを示す値をとり、複数組の前記第１の信号線の少なくとも１つが第２の値をとるとき、フェイルを示す値をとる、エラーフラグを生成し出力端から出力する回路と、
を備えている、ことを特徴とする請求項９記載の半導体記憶装置。 - 半導体記憶装置の１つのデータ入力端子からシリアルに入力されるデータ列を受けとり、並列に展開して出力する展開回路を備え、
前記展開回路からの複数の並列出力に対応して、前記保持回路と前記比較器を備えている、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記半導体記憶装置がクロック同期型とされ、
１つのデータ入力端子から１クロックサイクルでシリアルに入力される複数のデータを複数相に展開し、所定数のクロックサイクル分のシリアル入力データの組を、並列データに展開する展開回路を備え、
前記並列データを対応する複数の保持回路でそれぞれ保持し、
前記１つのデータ入力端子に対応する複数の前記保持回路から、並列に、メモリセルに書き込みが行われる、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記判定回路を複数備え、
複数の前記判定回路から出力されるエラーフラグ信号を入力し、１つでもフェイルしたときにフェイルをあらわす信号を、半導体記憶装置の外部端子に出力する回路を備えている、ことを特徴とする請求項１１乃至１３のいずれか一に記載の半導体記憶装置。 - 複数本のワード線と複数本のビット線の交差部にアレイ状に設けられている、複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの前記ビット線にそれぞれ接続されているセンスアンプと、
選択されたビット線を選択するカラムデコーダと、
前記メモリセルアレイと書き込みデータ及び読み出しデータを授受するデータ線であって、前記カラムデコーダを介して選択されたビット線に接続されるＩＯ線と、
半導体記憶装置のデータ端子から入力される書き込みデータを記憶保持するライトレジスタと、
前記ライトレジスタに保持される書き込みデータに基づき、前記ＩＯ線を駆動出力するライト増幅器と、
前記ＩＯ線に接続され、メモリセルからの読み出しデータを入力して増幅するリード増幅器と、
前記リード増幅器で増幅された読み出しデータと与えられた期待値データとを比較する比較器と、
入力される反転制御信号に基づき、前記ライトレジスタで記憶されているデータの正転値及び反転値を、前記ライト増幅器と前記比較器とに供給する制御回路と、
を備え、
前記制御回路の出力は、前記比較器に前記期待値データとして与えられ、
通常動作時とテスト時には、前記ライト増幅器に記憶された書き込みデータが、選択されたアドレスのメモリセルに書き込まれ、
テスト時に、前記ライトレジスタ、前記反転制御回路、及び前記ライト増幅器を介してメモリセルへのデータの書き込みが行われ、
前記メモリセルより読み出され前記リード増幅器で増幅された読み出しデータと、前記ライトレジスタの保持するデータを入力とする前記反転制御回路から出力される期待値データとを前記比較器が入力し、前記読み出しデータと前記期待値データとを比較する、ことを特徴とする半導体記憶装置。 - １つのデータ端子から入力されるデータと、テスト時に、所定のデータ端子より供給されるテストデータとを入力とするセレクタを備え、
前記セレクタは、テスト時には、テストデータを前記ライトレジスタに出力する、ことを特徴とする請求項１７記載の半導体記憶装置。 - 複数本の前記ＩＯ線に対応して、前記保持回路と前記比較器の組を複数組備え、
複数の前記保持回路からのデータが、並列に、前記メモリセルアレイに書き込まれるパラレルテストにおいて、複数の前記保持回路の保持するデータを書き替えることなく、前記保持回路に対応する前記制御回路に入力される前記反転制御信号の値を変えることで、パラレルテストの印加（フォース）パタン及び期待値パタンが可変自在とされてなる、ことを特徴とする請求項１７記載の半導体記憶装置。 - 前記半導体記憶装置がクロック同期型とされ、
１クロックサイクルで２つのデータが１つのデータ入力端子からシリアルに入力されるデータを２相に展開して並列データに展開し、２クロックサイクル分の４つのシリアルデータを、並列の４つのデータに展開する回路を備え、
前記並列の４つのデータをそれぞれ対応する４つのライトレジスタで保持し、
前記１つのデータ入力端子に対して、前記１つのデータ入力端子に対応する４つの前記ライトレジスタから４つのライト増幅器を介して、並列に、メモリセルへの書き込みが行われる、ことを特徴とする請求項１７記載の半導体記憶装置。 - 複数の前記リード増幅器に対してそれぞれ設けられる複数の前記比較器は、比較結果を示す共通信号線に共通に接続されており、複数の前記比較器のうち、少なくとも１つの前記比較器で読み出しデータと期待値データの不一致検出時、前記共通信号線にフェイル情報が出力される、ことを特徴とする請求項１７記載の半導体記憶装置。
- 複数の前記比較器が共通接続される前記共通信号線の値に基づき、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路を備えている、ことを特徴とする請求項２１記載の半導体記憶装置。
- 前記共通信号線が、一致検出信号を伝える第１の信号線と、比較制御信号を伝える第２の信号線よりなり、
前記比較器での比較動作開始前に、前記第１の信号線と前記第２の信号線は第１の値に予め設定され、
比較動作時、前記第２の信号線は第２の値に設定され、
複数の前記比較器は、それぞれ、前記第１の信号線と前記第２の信号線との間に並列に接続され、
前記比較器は、前記読み出しデータと前記期待値データとが一致する場合、前記第１の信号線と前記第２の信号線とがそれぞれ前記第１及び第２の値を保つように制御し、
前記読み出しデータと前記期待値データが不一致の場合、前記第１の信号線と前記第２の信号線とを通電して同一値とする、ことを特徴とする請求項２１記載の半導体記憶装置。 - 前記比較器は、前記第１の信号線と前記第２の信号線との間に直列に接続され、前記読み出しデータと、前記期待値データの相補信号とをそれぞれ制御端子に入力してオン・オフが制御される第１及び第２のスイッチ素子と、
前記第１の信号線と前記第２の信号線との間に直列に接続され、前記読み出しデータの相補信号と、前記期待値データとをそれぞれ制御端子に入力してオン・オフが制御される第３及び第４のスイッチ素子と、
を有し、
前記第１乃至第４のスイッチ素子は、同一導電型のパストランジスタよりなる、ことを特徴とする請求項２３記載の半導体記憶装置。 - 複数の前記比較器が共通接続される前記第１の信号線及び前記第２の信号線に接続され、複数の前記比較器全体のパス／フェイルの判定結果を出力する判定回路を備え、
前記判定回路は、
前記第１の信号線と前記第２の信号線を、前記第１の値として、電源電位とグランド電位の一方に設定する回路と、
比較動作を制御するコンペアイネーブル信号の値が比較を示すとき、前記第２の信号線を、前記第２の値として、前記電源電位とグランド電位の他方に設定する回路と、
前記第１の信号線の値からエラーフラグを生成出力する回路と、
を備えている、ことを特徴とする請求項２３記載の半導体記憶装置。
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