JP2004129254A - 周波数逓倍器、半導体装置の出力バッファ、半導体装置、およびクロック周波数の逓倍方法 - Google Patents
周波数逓倍器、半導体装置の出力バッファ、半導体装置、およびクロック周波数の逓倍方法 Download PDFInfo
- Publication number
- JP2004129254A JP2004129254A JP2003330474A JP2003330474A JP2004129254A JP 2004129254 A JP2004129254 A JP 2004129254A JP 2003330474 A JP2003330474 A JP 2003330474A JP 2003330474 A JP2003330474 A JP 2003330474A JP 2004129254 A JP2004129254 A JP 2004129254A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- pulse
- frequency
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】 周波数逓倍器は、同じ周波数を有する第1、第2クロック信号とを受信して第1クロック信号のレベルが第2クロック信号のレベルより大きくなる時、第1パルス幅を有する信号を発生する第1パルス信号発生回路と、第1制御信号に応答してイネーブルされ、所定の基準電圧と第1クロック信号とを受信して基準電圧のレベルが第1クロック信号のレベルより大きくなる時、第2パルス幅を有する信号を出力する第2パルス信号発生回路と、第1、第2パルス信号を受信して論理和された内部クロックを出力する論理和回路とを備え、半導体装置は所定の周波数を有する外部クロックを受信して周波数を高めた内部クロックを出力する周波数逓倍器と、書き込まれたデータに対応してデータを出力する出力バッファとを備える。
【選択図】 図4
Description
このうち、チップを製造した後のテストは半導体装置に一定のデータを記入した後で出力端から出力されるデータを確認して前記データを調べることにより行われる。
特に、半導体装置が高速化されるにつれ、半導体装置の内部動作速度にテスト装備の動作速度がついて行けない。このような場合には、さらに遅いテスト装備の動作速度に合わせて半導体装置のテスト作業を行う。
半導体装置のテスト時間は半導体装置の原価と直接的な関連があるために、テスト時間が長くなるならば、それによる製品原価も高くなって製品の価格が上昇するという問題点がある。
本発明がなそうとする他の技術的課題は、高速の半導体装置と低速の周辺機器との互換のために、半導体装置をテストするために書き込まれたデータを出力するデータ出力バッファを提供するところにある。
本発明がなそうとするさらに他の技術的課題は、前記周波数逓倍器及び前記データ出力バッファを備える半導体装置を提供するところにある。
また、本発明にしたがう出力バッファ及び前記周波数逓倍器と前記出力バッファとを備える半導体装置は低周波数を有するクロックを利用して一度に多数のメモリセルをテストできるために、テスト時間及び費用を大幅に減らせ、低周波数で動作する既存のテスト装備を効率的に利用できる。
以下、図面を参照しつつ本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
410 第1パルス信号発生回路
411,421,431,441 差動増幅器
412,413,414,416,422,423,424,426,428,432,433,434,436,437,442,443,444,446 反転回路
415,425,435,445 否定論理積回路
420 第2パルス信号発生回路
427 論理回路
430 第3パルス信号発生回路
440 第4パルス信号発生回路
450 論理和回路
A 第1パルス信号
B 第2パルス信号
C 第3パルス信号
D 第4パルス信号
CLK 第1クロック信号
CLKB 第2クロック信号
DE 第1制御信号
QE 第2制御信号
PCLK 内部クロック
VREF 基準電圧
VDD 電源電圧
VSS 接地電圧
MN2,MN3,MN4 NMOSトランジスタ
MP2,MP3,MP4 PMOSトランジスタ
Claims (27)
- 所定の周波数を有する外部クロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器において、
同じ周波数を有する第1クロック信号と第2クロック信号とを受信して前記第1クロック信号のレベルが前記第2クロック信号のレベルより大きくなる時、第1パルス幅を有する第1パルス信号を発生する第1パルス信号発生回路と、
第1制御信号に応答してイネーブルされ、所定の基準電圧と前記第1クロック信号とを受信して前記基準電圧のレベルが前記第1クロック信号のレベルより大きくなる時、第2パルス幅を有する第2パルス信号を出力する第2パルス信号発生回路と、
前記第1パルス信号及び前記第2パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路と、を備える、ことを特徴とする周波数逓倍器。 - 前記第1パルス信号発生回路は、
前記第1クロック信号と前記第2クロック信号とを受信し、前記第1クロック信号及び前記第2クロック信号の差を感知して増幅する第1差動増幅器と、
前記第1差動増幅器の出力信号を受信して前記第1差動増幅器の出力信号に対応する前記第1パルス信号を生成する第1論理回路と、を備える、ことを特徴とする請求項1に記載の周波数逓倍器。 - 前記第2パルス信号発生回路は、
前記第1制御信号に応答してイネーブルされ、前記基準電圧と前記第1クロック信号とを受信して前記基準電圧と前記第1クロック信号との差を感知して増幅する第2差動増幅器と、
前記第2差動増幅器の出力信号を受信して前記第2差動増幅器の出力信号に対応する前記第2パルス信号を生成する第2論理回路と、を備える、ことを特徴とする請求項2に記載の周波数逓倍器。 - デュアルエッジモードの場合に前記第1制御信号がイネーブルされる、ことを特徴とする請求項3に記載の周波数逓倍器。
- 前記第1パルス信号及び前記第2パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項1に記載の周波数逓倍器。
- 所定の周波数を有する外部クロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器において、
同じ周波数を有する第1クロック信号と第2クロック信号とを受信して前記第1クロック信号のレベルが前記第2クロック信号のレベルより大きくなる時、第1パルス幅を有する第1パルス信号を発生する第1パルス信号発生回路と、
第1制御信号に応答してイネーブルされ、所定の基準電圧と前記第1クロック信号とを受信して前記基準電圧のレベルが前記第1クロック信号のレベルより大きくなる時、第2パルス幅を有する第2パルス信号を出力する第2パルス信号発生回路と、
第2制御信号に応答してイネーブルされ、前記第2クロック信号と前記基準電圧とを受信して前記第2クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第3パルス幅を有する第3パルス信号を出力する第3パルス信号発生回路と、
第2制御信号に応答してイネーブルされ、前記基準電圧と前記第2制御信号とを受信して前記基準電圧のレベルが前記第2クロック信号のレベルより大きくなる時、第4パルス幅を有する第4パルス信号を出力する第4パルス信号発生回路と、
前記第1パルス信号ないし前記第4パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路と、を備える、ことを特徴とする周波数逓倍器。 - 前記第1パルス信号発生回路は、
前記第1クロック信号と前記第2クロック信号とを受信し、前記第1クロック信号及び前記第2クロック信号の差を感知して増幅する第1差動増幅器と、
前記第1差動増幅器の出力信号を受信して前記第1差動増幅器の出力信号に対応する前記第1パルス信号を生成する第1論理回路と、を備える、ことを特徴とする請求項6に記載の周波数逓倍器。 - 前記第2パルス信号発生回路は、
前記第1制御信号に応答してイネーブルされ、前記基準電圧と前記第1クロック信号とを受信して前記基準電圧と前記第1クロック信号との差を感知して増幅する第2差動増幅器と、
前記第2差動増幅器の出力信号を受信して前記第2差動増幅器の出力信号に対応する前記第2パルス信号を生成する第2論理回路と、を備える、ことを特徴とする請求項7に記載の周波数逓倍器。 - 前記第3パルス信号発生回路は、
前記第2制御信号に応答してイネーブルされ、前記第2クロック信号と前記基準電圧とを受信して前記第2クロック信号と前記基準電圧との差を感知して増幅する第3差動増幅器と、
前記第3差動増幅器の出力信号を受信して前記第3差動増幅器の出力信号に対応する前記第3パルス信号を生成する第3論理回路と、を備える、ことを特徴とする請求項8に記載の周波数逓倍器。 - 前記第4パルス信号発生回路は、
前記第2制御信号に応答してイネーブルされ、前記基準電圧と前記第2クロック信号とを受信して前記基準電圧と前記第2クロック信号との差を感知して増幅する第4差動増幅器と、
前記第4差動増幅器の出力信号を受信して前記第4差動増幅器の出力信号に対応する前記第4パルス信号を生成する第4論理回路と、を備える、ことを特徴とする請求項9に記載の周波数逓倍器。 - 前記第1パルス信号ないし前記第4パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項6に記載の周波数逓倍器。
- デュアルエッジモードの場合に前記第1制御信号がイネーブルされ、クオッドエッジモードの場合に前記第2制御信号がイネーブルされる、ことを特徴とする請求項6に記載の周波数逓倍器。
- 半導体装置の出力バッファにおいて、
前記半導体装置から出力される所定のデータを受信して第1クロックに同期されて前記データを出力する第1フリップフロップと、以前のフリップフロッフの出力信号を受信して前記第1クロックに同期されて前記以前のフリップフロップの出力信号を出力する第2フリップフロップないしN番目フリップフロップを含む、前記第1クロックを受信する互いに直列接続されたN個のフリップフロップと、
前記N個のフリップフロップの出力信号を受信して前記出力信号を論理積して出力する論理積回路と、
第2クロックに同期されて前記論理積回路の出力信号を出力する出力回路と、を備え、
前記第1クロックのクロック周波数は前記第2クロックのクロック周波数よりN倍大きい、ことを特徴とする半導体装置の出力バッファ。 - 前記出力バッファは、互いに直列連結された4つのフリップフロップを備える、ことを特徴とする請求項13に記載の半導体装置の出力バッファ。
- 前記第1クロックは、前記第2クロックより4倍大きい周波数を有するクロックである、ことを特徴とする請求項14に記載の半導体装置の出力バッファ。
- 半導体装置において、
前記半導体装置の入力端に位置し、所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器と、
前記半導体装置のテストのために書き込まれたデータに対応してテストされたデータを出力する出力バッファと、を備え、
前記周波数逓倍器は、
同じ周波数を有する第1クロック信号と第2クロック信号とを受信して前記第1クロック信号のレベルが前記第2クロック信号レベルより大きくなる時、第1パルス幅を有する第1パルス信号を発生する第1パルス信号発生回路と、
第1制御信号に応答してイネーブルされ、所定の基準電圧と前記第1クロック信号とを受信して前記基準電圧のレベルが前記第1クロック信号のレベルより大きくなる時、第2パルス幅を有する第2パルス信号を出力する第2パルス信号発生回路と、
第2制御信号に応答してイネーブルされ、前記第2クロック信号と前記基準電圧とを受信して前記第2クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第3パルス幅を有する第3パルス信号を出力する第3パルス信号発生回路と、
第2制御信号に応答してイネーブルされ、前記基準電圧と前記第2制御信号とを受信して前記基準電圧のレベルが前記第2クロック信号のレベルより大きくなる時、第4パルス幅を有する第4パルス信号を出力する第4パルス信号発生回路と、
前記第1パルス信号ないし前記第4パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路と、を備える、ことを特徴とする半導体装置。 - 前記第1パルス信号ないし前記第4パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項16に記載の半導体装置。
- デュアルエッジモードの場合に前記第1制御信号がイネーブルされ、クオッドエッジモードの場合に前記第2制御信号がイネーブルされる、ことを特徴とする請求項17に記載の半導体装置。
- 前記出力バッファは、
前記半導体装置から出力される所定のデータを受信して第1クロックに同期されて前記データを出力する第1フリップフロップと、以前のフリップフロップの出力信号を受信して前記第1クロックに同期されて前記以前のフリップフロップの出力信号を出力する第2フリップフロップないしN番目フリップフロップを含む、前記第1クロックを受信する互いに直列接続されたN個のフリップフロップと、
前記N個のフリップフロップの出力信号を受信して前記出力信号を論理積して出力する論理積回路と、
第2クロックに同期されて前記論理積回路の出力信号を出力する出力回路と、を備え、
前記第1クロックのクロック周波数は前記第2クロックのクロック周波数よりN倍大きい、ことを特徴とする請求項18に記載の半導体装置。 - 前記出力バッファは、互いに直列連結された4つのフリップフロップを備える、ことを特徴とする請求項19に記載の半導体装置。
- 前記第1クロックは、前記第2クロックより4倍大きい周波数を有するクロックである、ことを特徴とする請求項20に記載の半導体装置。
- 半導体装置で所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍方法において、
同じ周波数を有する第1クロック信号と第2クロック信号とを受信して前記第1クロック信号のレベルが前記第2クロック信号のレベルより大きくなる時、第1パルス幅を有する第1パルス信号を発生する第1パルス信号発生段階と、
第1制御信号に応答してイネーブルされ、所定の基準電圧と前記第1クロック信号とを受信して前記基準電圧のレベルが前記第1クロック信号のレベルより大きくなる時、第2パルス幅を有する第2パルス信号を出力する第2パルス信号発生段階と、
前記第1パルス信号及び前記第2パルス信号を受信してそれらの論理和された前記内部クロックを出力する段階と、を備える、ことを特徴とするクロック周波数の逓倍方法。 - デュアルエッジモードの場合に前記第1制御信号がイネーブルされる、ことを特徴とする請求項22に記載のクロック周波数の逓倍方法。
- 前記第1パルス信号及び前記第2パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項22に記載のクロック周波数の逓倍方法。
- 半導体装置で所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍方法において、
同じ周波数を有する第1クロック信号と第2クロック信号とを受信して前記第1クロック信号のレベルが前記第2クロック信号のレベルより大きくなる時、第1パルス幅を有する第1パルス信号を発生する第1パルス信号発生段階と、
第1制御信号に応答してイネーブルされ、所定の基準電圧と前記第1クロック信号とを受信して前記基準電圧のレベルが前記第1クロック信号のレベルより大きくなる時、第2パルス幅を有する第2パルス信号を出力する第2パルス信号発生段階と、
第2制御信号に応答してイネーブルされ、前記第2クロック信号と前記基準電圧とを受信して前記第2クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第3パルス幅を有する第3パルス信号を出力する第3パルス信号発生段階と、
第2制御信号に応答してイネーブルされ、前記基準電圧と前記第2制御信号とを受信して前記基準電圧のレベルが前記第2クロック信号のレベルより大きくなる時、第4パルス幅を有する第4パルス信号を出力する第4パルス信号発生段階と、
前記第1パルス信号ないし前記第4パルス信号を受信してそれらの論理和された前記内部クロックを出力する段階と、を備える、ことを特徴とするクロック周波数逓倍方法。 - 前記第1パルス信号ないし前記第4パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項25に記載のクロック周波数逓倍方法。
- デュアルエッジモードの場合に前記第1制御信号がイネーブルされ、クオッドエッジモードの場合に前記第2制御信号がイネーブルされる、ことを特徴とする請求項25に記載のクロック周波数の逓倍方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0059831A KR100493027B1 (ko) | 2002-10-01 | 2002-10-01 | 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004129254A true JP2004129254A (ja) | 2004-04-22 |
JP4180479B2 JP4180479B2 (ja) | 2008-11-12 |
Family
ID=32026114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003330474A Expired - Fee Related JP4180479B2 (ja) | 2002-10-01 | 2003-09-22 | 周波数逓倍器、半導体装置の出力バッファ、半導体装置、およびクロック周波数の逓倍方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6980036B2 (ja) |
JP (1) | JP4180479B2 (ja) |
KR (1) | KR100493027B1 (ja) |
DE (1) | DE10347467B4 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009071822A (ja) * | 2007-09-14 | 2009-04-02 | Dongbu Hitek Co Ltd | 位相クロック発生器 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4127208B2 (ja) * | 2003-07-14 | 2008-07-30 | 日本電気株式会社 | 周波数シンセサイザ |
KR100653403B1 (ko) * | 2004-11-23 | 2006-12-04 | 에이디반도체(주) | 정전용량변화 검출방법 및 검출집적회로 |
US7555690B1 (en) * | 2004-12-23 | 2009-06-30 | Xilinx, Inc. | Device for and method of coupling test signals to a device under test |
US7587645B2 (en) * | 2005-01-24 | 2009-09-08 | Samsung Electronics Co., Ltd. | Input circuit of semiconductor memory device and test system having the same |
KR100657830B1 (ko) * | 2005-01-24 | 2006-12-14 | 삼성전자주식회사 | 반도체 메모리 장치의 테스트 장치 및 방법 |
KR100588595B1 (ko) * | 2005-04-22 | 2006-06-14 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 클록 생성방법 및 이를 이용한반도체 메모리 장치 |
KR100714482B1 (ko) * | 2005-07-11 | 2007-05-04 | 삼성전자주식회사 | 반도체 장치, 테스트 기판, 반도체 장치의 테스트 시스템및 반도체 장치의 테스트 방법 |
US7385872B2 (en) | 2006-10-17 | 2008-06-10 | Qimonda North America Corp. | Method and apparatus for increasing clock frequency and data rate for semiconductor devices |
KR101998293B1 (ko) | 2013-04-22 | 2019-07-10 | 에스케이하이닉스 주식회사 | 주파수 체배기 |
CN110113009B (zh) * | 2018-02-01 | 2023-05-23 | 长鑫存储技术有限公司 | 倍频电路及倍频器 |
JP7443692B2 (ja) * | 2019-07-29 | 2024-03-06 | 株式会社デンソーウェーブ | 産業用制御装置の入力モジュール |
KR20220048735A (ko) * | 2020-10-13 | 2022-04-20 | 삼성전자주식회사 | 테스트 시간을 줄이는 메모리 장치의 테스트 방법, 메모리 빌트-인 셀프 테스트(mbist) 회로 및 메모리 장치 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3746811B2 (ja) * | 1995-06-13 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体集積回路 |
US5933379A (en) | 1996-11-18 | 1999-08-03 | Samsung Electronics, Co., Ltd. | Method and circuit for testing a semiconductor memory device operating at high frequency |
US5805611A (en) * | 1996-12-26 | 1998-09-08 | Stmicroelectronics, Inc. | Method and apparatus for testing high-frequency integrated circuits using a lower-frequency tester |
KR100211609B1 (ko) * | 1997-06-30 | 1999-08-02 | 윤종용 | 이중에지 클록을 사용한 집적회로 소자 검사방법 |
KR100272503B1 (ko) * | 1998-01-26 | 2000-11-15 | 김영환 | 고속테스트기능의램버스주문형집적회로및그를이용한테스트방법 |
JPH11304888A (ja) | 1998-04-17 | 1999-11-05 | Advantest Corp | 半導体試験装置 |
JPH11306797A (ja) * | 1998-04-22 | 1999-11-05 | Hitachi Ltd | 半導体記憶装置 |
JP4540137B2 (ja) * | 1998-07-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 同期型半導体記憶装置 |
JP3645791B2 (ja) | 2000-05-29 | 2005-05-11 | エルピーダメモリ株式会社 | 同期型半導体記憶装置 |
-
2002
- 2002-10-01 KR KR10-2002-0059831A patent/KR100493027B1/ko not_active IP Right Cessation
-
2003
- 2003-09-22 JP JP2003330474A patent/JP4180479B2/ja not_active Expired - Fee Related
- 2003-09-25 US US10/671,105 patent/US6980036B2/en not_active Expired - Fee Related
- 2003-10-01 DE DE10347467A patent/DE10347467B4/de not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009071822A (ja) * | 2007-09-14 | 2009-04-02 | Dongbu Hitek Co Ltd | 位相クロック発生器 |
Also Published As
Publication number | Publication date |
---|---|
JP4180479B2 (ja) | 2008-11-12 |
KR100493027B1 (ko) | 2005-06-07 |
US6980036B2 (en) | 2005-12-27 |
DE10347467A1 (de) | 2004-04-15 |
KR20040029532A (ko) | 2004-04-08 |
US20040061560A1 (en) | 2004-04-01 |
DE10347467B4 (de) | 2006-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6260128B1 (en) | Semiconductor memory device which operates in synchronism with a clock signal | |
US7512033B2 (en) | Apparatus and method for controlling clock signal in semiconductor memory device | |
US5933379A (en) | Method and circuit for testing a semiconductor memory device operating at high frequency | |
US7516384B2 (en) | Semiconductor memory testing device and test method using the same | |
KR20010071455A (ko) | 메모리 장치 테스트를 위한 온-칩 회로 및 방법 | |
JP4180479B2 (ja) | 周波数逓倍器、半導体装置の出力バッファ、半導体装置、およびクロック周波数の逓倍方法 | |
JP2005514721A (ja) | マルチモード同期メモリーデバイス及びその動作方法及び試験方法 | |
US6888366B2 (en) | Apparatus and method for testing a plurality of semiconductor chips | |
KR20000070402A (ko) | Sdram 클럭 테스트 모드 | |
JP4195309B2 (ja) | 半導体メモリ装置 | |
CN109903804B (zh) | 半导体测试装置 | |
JP4216405B2 (ja) | ビルト−インパラレルテスト回路を備えた半導体メモリ装置 | |
US6069829A (en) | Internal clock multiplication for test time reduction | |
KR100411469B1 (ko) | 동기형반도체메모리장치 | |
JP3684295B2 (ja) | オンチップ確認回路を用いた半導体素子最適化方法および装置 | |
KR100310715B1 (ko) | 동기형반도체기억장치 | |
US7872939B2 (en) | Semiconductor memory device | |
TW503398B (en) | Semiconductor device and semiconductor device testing method | |
US6643217B2 (en) | Semiconductor memory device permitting early detection of defective test data | |
US20100223514A1 (en) | Semiconductor memory device | |
US7949923B2 (en) | Test entry circuit and method for generating test entry signal | |
JP2006134374A (ja) | 半導体装置及び半導体装置のテスト方法 | |
JP2000251496A (ja) | 半導体集積回路装置 | |
JP2011002377A (ja) | 半導体装置及び半導体装置の試験方法 | |
KR20060015208A (ko) | 저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및이 장치의 데이터 입/출력 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060628 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080411 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080819 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080827 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |