KR20060015208A - 저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및이 장치의 데이터 입/출력 방법 - Google Patents

저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및이 장치의 데이터 입/출력 방법 Download PDF

Info

Publication number
KR20060015208A
KR20060015208A KR1020040064061A KR20040064061A KR20060015208A KR 20060015208 A KR20060015208 A KR 20060015208A KR 1020040064061 A KR1020040064061 A KR 1020040064061A KR 20040064061 A KR20040064061 A KR 20040064061A KR 20060015208 A KR20060015208 A KR 20060015208A
Authority
KR
South Korea
Prior art keywords
data
output
input
logic
outputting
Prior art date
Application number
KR1020040064061A
Other languages
English (en)
Inventor
황석원
현동호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040064061A priority Critical patent/KR20060015208A/ko
Publication of KR20060015208A publication Critical patent/KR20060015208A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및 이 장치의 데이터 입/출력 방법이 개시되어 있다. 동기식 반도체 메모리 장치는 서로 다른 DQ핀으로 출력될 두 개의 데이터를 비교한 결과를 출력한다. 따라서, 출력되는 데이터의 속도를 낮추어서 출력할 수 있다. 또한, 두 개의 데이터를 비교하여 두 데이터가 논리 '하이'로 같으면 논리 '하이'를 출력하고, 논리 '로우'로 같으면 논리 '로우'를 출력한다. 비교되는 두 개의 데이터가 다르면 하이 임피던스를 출력한다. 따라서, 저가의 테스트 장비를 사용하여 테스트를 수행할 수 있으며, 보다 효과적인 테스트를 수행할 수 있다.

Description

저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및 이 장치의 데이터 입/출력 방법{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE HAVING LOW SPEED TEST MODE AND DATA INPUT/OUTPUT METHOD THEREOF}
도 1은 종래 기술에 따른 DDR SDRAM의 출력 동작을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 데이터 출력회로의 회로도이다.
도 3은 종래 기술에 따른 데이터 출력회로의 회로도이다.
도 4는 본 발명의 일실시예에 따른 데이터 출력회로의 회로도이다.
도 5는 도 4에 도시된 제 1 및 제 2 비교회로의 내부 회로도이다.
도 6은 도 5에 도시된 비교회로의 동작을 설명하기 위한 도표이다.
* 도면의 주요부분에 대한 부호의 설명 *
410 : 제 1 버퍼 420 : 제 2 버퍼
430 : 제 3 버퍼 440 : 제 4 버퍼
450 : 제 1 비교회로 460 : 제 2 비교회로
470 : 제 1 입/출력 노드 480 : 제 2 입/출력 노드
본 발명은 동기식 반도체 메모리 장치 기술에 대한 것으로 특히 DDR(Double Data Rate)과 같은 고속의 동기식 반도체 메모리 장치의 테스트에 관한 것이다.
동기식 반도체 메모리 장치는 외부에서 인가되는 클럭에 동기되어 데이터를 입력받거나 출력한다. 특히 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 이러한 동기식 반도체 메모리 장치는 매우 많은 어플리케이션에 적용되었으며, 점점 고속화 및 고용량화 되어 왔다. 그러나, SDRAM은 MPU(Micro Processor Unit)등의 고속화에 비하여 상대적으로 그 속도가 느리고 이는 결과적으로 전체적인 시스템에 대한 성능저하를 야기하는 결과가 되었다.
최근에 2배 데이터 레이트의 SDRAM(DDR SDRAM)이 제안되어 고속 MPU의 주기억장치로 사용되었다. DDR SDRAM은 기존의 SDRAM보다 두 배의 데이터 레이트를 갖는다. 즉, 외부에서 인가되는 클럭의 한 주기에 출력핀 하나당 두 개의 데이터를 출력할 수 있다. 클럭의 상승에지 및 하강에지에서 각각 하나씩의 데이터를 출력한다.
도 1은 종래 기술에 따른 DDR SDRAM의 출력 동작을 설명하기 위한 블록도이다. 도 1을 참조하면 DDR SDRAM은 메모리 셀 어레이(110) 및 데이터 출력회로(120)를 포함한다. 도 1은 DDR SDRAM의 출력 동작을 설명하기위해 불필요한 부분의 설명은 생략하고 간략화한 것임을 밝혀둔다.
메모리 셀 어레이(110)는 데이터를 저장한다. 외부에서 데이터 리드명령이 인가되면 메모리 셀 어레이(110)로부터 데이터 출력회로(120)로 데이터가 출력된다. DDR SDRAM에서는 하나의 DQ핀을 통하여 외부에서 인가되는 클럭의 한 주기 동안에 두 개의 데이터가 출력된다. 따라서, 데이터 리드명령이 인가되었을 때 DDR SDRAM은 외부에서 인가되는 클럭의 한 주기 동안에 하나의 DQ핀으로 출력될 두 개의 데이터를 메모리 셀 어레이(110)로부터 읽어온다. 데이터 출력회로(120)에서는 메모리 셀 어레이(110)로부터 읽어온 두 개의 데이터를 순차적으로 하나의 DQ핀을 통하여 출력한다. 통상적으로 하나의 DQ핀을 통하여 클럭의 하강에지 및 상승에지에서 하나씩의 데이터가 출력되게 된다.
도 2는 도 1에 도시된 데이터 출력회로의 일부분의 회로도이다. 도 1에 도시된 데이터 출력회로는 DQ핀의 개수에 따라 도 2에 도시된 회로를 복수개 포함한다. 도 2를 참조하면 데이터 출력회로는 하나의 DQ핀 당 두 개씩의 버퍼를 포함한다.
먼저 첫 번째 DQ핀(DQi)에 대한 데이터 출력회로의 동작을 살펴본다. DDR SDRAM의 외부에서 데이터 리드명령이 인가되면 메모리 셀 어레이로부터 첫 번째 DQ핀(DQi)으로 출력될 두 개의 데이터(DQ_i_1, DQ_i_2)가 리드된다.
두 개의 데이터(DQ_i_1, DQ_i_2)는 데이터 출력회로에서 첫 번째 데이터 출력신호(STRBi1) 및 두 번째 데이터 출력신호(STRBi2)에 의하여 순차적으로 출력된다. 즉, 외부에서 인가되는 클럭의 상승에지에서는 첫 번째 데이터 출력신호(STRBi1)가 활성화되어 첫 번째 데이터(DQ_i_1)가 출력되고 하강에지에서는 두 번째 데이터 출력신호(STRBi2)가 활성화되어 두 번째 데이터가 출력된다. 도 2에 도 시된 버퍼들은 각각에 인가되는 제어신호가 활성화될 때에만 입력신호를 버퍼링하여 출력하고, 제어신호가 비활성화된 경우는 하이 임피던스를 출력한다.
다음으로 두 번째 DQ핀(DQj)에 대한 데이터 출력회로의 동작을 살펴본다. DDR SDRAM의 외부에서 데이터 리드명령이 인가되면 메모리 셀 어레이로부터 두 번째 DQ핀(DQj)으로 출력될 두 개의 데이터(DQ_j_1, DQ_j_2)가 리드된다.
두 개의 데이터(DQ_j_1, DQ_j_2)는 데이터 출력회로에서 첫 번째 데이터 출력신호(STRBj1) 및 두 번째 데이터 출력신호(STRBj2)에 의하여 순차적으로 출력된다. 즉, 외부에서 인가되는 클럭의 상승에지에서는 첫 번째 데이터 출력신호(STRBj1)가 활성화되어 첫 번째 데이터(DQ_j_1)가 출력되고 하강에지에서는 두 번째 데이터 출력신호(STRBj2)가 활성화되어 두 번째 데이터가 출력된다.
설명의 편의를 위해 데이터 출력버퍼와 같이 본 발명의 기술사상과 무관한 부분은 도 2에 도시하지 아니하였음을 밝혀둔다.
이상에서 살펴본 종래기술에 따르면 DDR SDRAM과 같은 고속 동기식 반도체 메모리 장치는 외부에서 인가되는 클럭의 한 주기 동안에 하나의 DQ핀을 통하여 두 개의 데이터를 출력하게 된다. 따라서 SDRAM과 같이 클럭의 한 주기 동안 하나의 데이터를 출력하는 반도체 메모리 장치에 비하여 두 배의 데이터 레이트(data rate)를 가진다.
따라서 DDR SDRAM과 같은 고속의 반도체 메모리 장치를 테스트할 경우에는 종래의 반도체 메모리 장치에 비하여 두 배의 데이터를 처리할 수 있는 테스터를 사용하여야 한다. 따라서, 고가의 테스트 장비가 필요하고 이는 테스트비용의 증가 를 야기하여 결국 생산비용을 늘리게 되어 제품경쟁력을 약화시킨다.
미합중국 특허 제 6,163,491호에는 'SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE WHICH CAN BE INSPECTED EVEN WITH LOW SPEED TESTER'가 개시되어 있다. 상기 미합중국 특허에 개시된 바에 따르면 하나의 DQ핀으로 순차적으로 출력될 두 개의 데이터를 비교하여 그 비교결과를 출력하도록 한다.
도 3은 상기 미합중국 특허에 개시된 회로도이다. 도 3의 회로는 도 2에 도시된 회로에 배타적 논리합 게이트를 통한 경로가 추가되어 있다. 노멀모드에서는 테스트 신호(TEST)가 비활성화되어 도 2에 도시된 회로와 동일하게 동작한다. 테스트모드에서는 테스트 신호(TEST)가 활성화되어 두 개의 데이터(DQ_j_1, DQ_j_2)를 배타적 논리합한 결과가 DQ핀으로 출력되게 된다. 따라서 노멀모드에서 클럭의 한 주기 동안 두 개의 데이터(DQ_j_1, DQ_j_2)가 출력되다가 테스트모드에는 두 개의 데이터에 대한 비교결과 하나만이 출력된다. 테스트모드에서 첫 번째 데이터 출력신호(STRBi1) 및 두 번째 데이터 출력신호(STRBi2)는 모두 비활성화되는 것으로 가정하였음을 밝혀둔다.
그러나, 상기 미국 특허에 개시된 바에 따를 경우 같은 DQ핀을 통하여 순차적으로 출력될 데이터들의 비교결과가 하나의 DQ핀을 통하여 출력된다. 그러나 보통 같은 DQ핀을 통하여 순차적으로 출력되는 데이터들은 메모리 셀의 인접하는 어드레스에 저장되게 되며, 통상의 경우에 테스트 패턴은 인접하는 어드레스에 동일한 데이터가 저장된다는 개연성이 없다. 따라서 불량이 아닌 경우에도 비교되는 두 개의 데이터가 동일하지 않은 경우가 많아 효과적인 테스트가 어렵다. 또한, 단순 히 배타적 논리합 게이트를 통하여 두 개의 데이터를 비교하여 두 데이터가 같을 경우에 논리 '로우'으로 같은지 논리 '하이'로 같은지 알 수 없었다. 따라서 두 비트가 모두 깨지는 경우에는 불량을 검출할 수 없는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제 1 목적은 테스트모드시에 서로 다른 DQ핀으로 출력될 두 개의 데이터를 비교한 비교결과를 출력하는 데이터 출력회로를 포함하는 동기식 반도체 메모리 장치를 제공하는데 있다.
본 발명의 제 2 목적은 테스트모드시에 서로다른 DQ핀으로 출력될 두 개의 데이터를 비교하여 그 결과를 출력하는 단계를 포함하는 동기식 반도체 메모리 장치의 데이터 입/출력 방법을 제공하는데 있다.
상기와 같은 본 발명의 제 1 목적을 달성하기 위한 동기식 반도체 메모리 장치는 각각 데이터를 입/출력하는 제 1 및 제 2 입/출력 노드, 복수의 셀들로 구성되어 데이터를 저장하는 메모리 셀 어레이, 및 메모리 셀 어레이로부터 제 1 및 제 2 데이터쌍을 읽어와서 제 1 및 제 2 입/출력 노드로 출력될 신호를 생성하는 데이터 출력회로를 포함한다.
이 데이터 출력회로는 노멀모드시에 제 1 데이터쌍의 데이터들을 순차적으로 제 1 입/출력 노드로 출력하고, 제 2 데이터쌍의 데이터들을 순차적으로 제 2 입/ 출력 노드로 출력하며, 테스트모드시에는 제 1 데이터쌍과 제 2 데이터쌍을 비교하여 그 결과를 제 1 및 제 2 입/출력 노드로 출력한다.
본 발명의 제 2 목적을 달성하기 위한 동기식 반도체 메모리 장치의 입/출력 방법은 제 1 데이터쌍을 메모리 셀 어레이로부터 읽어오는 단계, 제 2 데이터쌍을 메모리 셀 어레이로부터 읽어오는 단계, 노멀모드시에 제 1 데이터쌍의 데이터들을 순차적으로 제 1 입/출력 노드로 출력하고, 제 2 데이터쌍의 데이터들을 순차적으로 제 2 입/출력 노드로 출력하는 단계, 및 테스트모드시에 제 1 데이터쌍과 제 2 데이터쌍을 비교하여 그 결과를 제 1 및 제 2 입/출력 노드로 출력하는 단계를 포함한다.
따라서, 테스트모드시에 서로다른 두 개의 입/출력 핀으로 출력될 두 개의 데이터를 비교하여 출력할 수 있어 저속의 테스터를 이용하여 효과적인 테스트의 수행이 가능하다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 일실시예에 따른 데이터 출력회로의 회로도이다. 도 4를 참조하면 데이터 출력회로는 제 1 내지 제 4 버퍼(410, 420, 430, 440), 제 1 비교회로(450), 제 2 비교회로(460), 제 1 입/출력 노드(470), 제 2 입/출력 노드(480), 및 제 1 내지 제 4 논리곱 게이트(401, 402, 403, 404)를 포함한다. 노멀모드시에 첫 번째 DQ핀(DQi)으로 출력될 두 개의 데이터(DQ_i_1, DQ_i_2) 및 두 번째 DQ핀(DQj)으로 출력될 두 개의 데이터(DQ_j_1, DQ_j_2)는 메모리 셀 어레이(미도시)로부터 읽어온 데이터이다.
제 1 입/출력 노드(470) 및 제 2 입/출력 노드(480)는 각각 첫 번째 DQ핀(DQi) 및 두 번째 DQ핀(DQj)으로 연결된다.
제 1 및 제 2 비교회로(450, 460)는 출력제어신호(MRS)가 활성화되어있으면 입력되는 두 개의 데이터를 비교하여 그 비교결과를 출력한다. 출력제어신호(MRS)가 비활성화되어있으면 하이임피던스를 출력한다. 제 1 및 제 2 비교회로의 세부동작에 대해서는 후술한다.
전체적으로 도 4에 도시된 데이터 출력회로는 도 2에 도시된 데이터 출력회로의 기능을 모두 포함한다. 다만, 테스트모드시에 출력제어신호(MRS)가 활성화되면 입력되는 두 개의 데이터를 순차적으로 출력하지 아니하고, 서로다른 DQ핀으로 출력될 두 개의 데이터를 비교하여 그 비교결과를 출력한다.
도 4에 도시된 제 1 내지 제 4 버퍼는 인가되는 제어신호가 활성화될 경우에는 입력신호를 버퍼링하여 출력하고, 제어신호가 비활성화될 경우에는 하이임피던스를 출력하는 것임을 밝혀둔다. 또한 도 4에 MRSB로 표시된 신호는 출력제어신호(MRS)의 반전된 신호임을 밝혀둔다.
이하, 출력제어신호(MRS)가 비활성화된 경우 도 4에 도시된 데이터 출력회로의 동작을 상술한다.
출력제어신호(MRS)가 비활성화된 경우에 제 1 및 제 2 논리곱 게이트(401, 402)는 각각 첫 번째 데이터 출력신호(STRBi1) 및 두 번째 데이터 출력신호 (STRBi2)를 그대로 출력한다. 또한 제 3 및 제 4 논리곱 게이트(403, 404)는 각각 첫 번째 데이터 출력신호(STRBj1) 및 두 번째 데이터 출력신호(STRBj2)를 그대로 출력한다. 또한, 제 1 비교회로(450) 및 제 2 비교회로(460)는 하이 임피던스를 출력한다. 따라서, 출력제어신호(MRS)가 비활성화된 경우 도 4에 도시된 데이터 출력회로는 도 2에 도시된 데이터 출력회로와 동일하게 동작한다.
즉, 외부에서 인가되는 클럭의 상승에지에서는 첫 번째 데이터 출력신호(STRBi1)가 활성화되어 첫 번째 데이터(DQ_i_1)가 첫 번째 DQ핀(DQi)에 출력되고 하강에지에서는 두 번째 데이터 출력신호(STRBi2)가 활성화되어 두 번째 데이터가 첫 번째 DQ핀(DQi)에 출력된다. 동시에, 외부에서 인가되는 클럭의 상승에지에서는 첫 번째 데이터 출력신호(STRBj1)가 활성화되어 첫 번째 데이터(DQ_j_1)가 두 번째 DQ핀(DQj)에 출력되고 하강에지에서는 두 번째 데이터 출력신호(STRBj2)가 활성화되어 두 번째 데이터가 두 번째 DQ핀(DQj)에 출력된다. 따라서 외부에서 인가되는 클럭의 한 주기 동안에 한 개의 DQ핀을 통하여 두 개씩의 데이터가 출력된다.
다음에, 출력제어신호(MRS)가 활성화된 경우 도 4에 도시된 데이터 출력회로의 동작을 상술한다.
출력제어신호(MRS)가 활성화된 경우에 제 1 내지 제 4 논리곱 게이트(401, 402, 403, 404)는 각각 논리 '로우'을 출력한다. 따라서, 제 1 내지 제 4 버퍼(410, 420, 430, 440)는 모두 하이 임피던스를 출력한다.
이 때 제 1 비교회로(450)는 제 1 입/출력 노드(470)를 통하여 첫 번째 DQ핀(DQi)으로 두 개의 데이터(DQ_i_1, DQ_j_1)의 비교 결과를 출력한다. 이 때 비교 결과는 두 개의 데이터(DQ_i_1, DQ_j_1)가 논리 '하이'로 같으면 논리 '하이'를 출력한다. 두 개의 데이터(DQ_i_1, DQ_j_1)가 논리 '로우'로 같으면 논리 '로우'를 출력한다. 두 개의 데이터(DQ_i_1, DQ_j_1)가 다르면 하이 임피던스를 출력한다.
제 2 비교회로(460)는 제 2 입/출력 노드(480)를 통하여 두 번째 DQ핀(DQj)으로 두 개의 데이터(DQ_i_2, DQ_j_2)의 비교 결과를 출력한다. 이 때 비교 결과는 두 개의 데이터(DQ_i_2, DQ_j_2)가 논리 '하이'로 같으면 논리 '하이'를 출력한다. 두 개의 데이터(DQ_i_2, DQ_j_2)가 논리 '로우'로 같으면 논리 '로우'를 출력한다. 두 개의 데이터(DQ_i_2, DQ_j_2)가 다르면 하이 임피던스를 출력한다. 후술하겠지만 도 4에 도시된 제 1 비교회로(450) 및 제 2 비교회로(460)는 동일한 구성이다.
결국 테스트모드시에는 출력제어신호(MRS)가 활성화되어 동기식 반도체 메모리 장치의 외부에서 인가되는 클럭의 한 주기 동안 첫 번째 DQ핀(DQi)으로는 제 1 데이터쌍(DQ_i_1, DQ_i_2) 및 제 2 데이터쌍(DQ_j_1, DQ_j_2)의 첫 번째 데이터들(DQ_i_1, DQ_j_1)을 비교한 결과가 출력된다. 두 번째 DQ핀(DQj)으로는 제 1 데이터쌍(DQ_i_1, DQ_i_2) 및 제 2 데이터쌍(DQ_j_1, DQ_j_2)의 두 번째 데이터들(DQ_i_2, DQ_j_2)을 비교한 결과가 출력된다. 따라서 외부에서 인가되는 클럭의 한 주기 동안에 한 개의 DQ핀을 통해서 한 개의 데이터가 출력된다.
도 5는 도 4에 도시된 제 1 및 제 2 비교회로의 내부 회로도이다. 도 5를 참조하면 비교회로는 낸드 게이트(510), 노어 게이트(520), 피모스 트랜지스터(530), 엔모스 트랜지스터(540) 및 출력버퍼(550)를 포함한다.
낸드 게이트(510)는 두 개의 입력(IN1, IN2)이 모두 논리 '하이'일 때에만 논리 '로우'를 출력하고 그 외에는 논리 '하이'를 출력한다.
노어 게이트(520)는 두 개의 입력(IN1, IN2)이 모두 논리 '로우'일 때에만 논리 '하이'를 출력하고 그 외에는 논리 '로우'를 출력한다.
피모스 트랜지스터(530)는 소스가 전원전압(VDD)에 연결되고, 게이트가 낸드 게이트(510)의 출력에 연결된다.
엔모스 트랜지스터(540)는 소스가 접지전위(Vss)에 연결되고, 게이트가 노어 게이트(520)의 출력에 연결된다.
출력버퍼(550)는 피모스 트랜지스터(530) 및 엔모스 트랜지스터(540)의 드레인에서 입력받아 출력 신호를 생성한다. 또, 출력버퍼(550)에는 출력제어신호(MRS)가 인가된다.
도 5에 도시된 비교회로는 출력제어신호(MRS)가 비활성화된 경우에는 하이 임피던스를 출력한다.
도 5에 도시된 비교회로는 출력제어신호(MRS)가 활성화된 경우에는 두 개의 입력(IN1, IN2)을 비교하여 그 비교결과를 출력한다. 두 개의 입력(IN1, IN2)이 논리 '하이'로 같을 때는 논리 '하이'를 출력하고, 논리 '로우'로 같을 때는 논리 '로우'를 출력하고, 두 개의 입력(IN1, IN2)이 다를 때는 하이 임피던스를 출력한다.
도 6은 도 5에 도시된 비교회로의 동작을 설명하기 위한 도표이다. 도 6에 도시된 내용은 출력제어신호(MRS)가 활성화된 경우에 대한 것임을 밝혀둔다.
도 5 및 도 6을 참조하면 먼저 두 개의 입력(IN1, IN2)이 논리 '로우'로 같을 때에는 낸드 게이트(510) 및 노어 게이트(520)의 출력이 모두 논리 '하이'가 된다. 따라서 피모스 트랜지스터(530)는 오프되고, 엔모스 트랜지스터(540)는 온 되어 결국 논리 '로우'가 출력된다.
두 개의 입력(IN1, IN2)이 논리 '하이'로 같을 때에는 낸드 게이트(510) 및 노어 게이트(520)의 출력이 모두 논리 '로우'가 된다. 따라서 피모스 트랜지스터(530)는 온되고, 엔모스 트랜지스터(540)는 오프 되어 결국 논리 '하이'가 출력된다.
두 개의 입력(IN1, IN2)이 다를 때에는 낸드 게이트(510)의 출력은 논리 '하이'가 되고, 노어 게이트(520)의 출력은 논리 '로우'가 된다. 따라서, 피모스 트랜지스터(530) 및 엔모스 트랜지스터(540)가 모두 오프되어 결국 하이 임피던스가 출력된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 저속의 테스트 장비를 사용하여 고속의 반도 체 메모리 장치를 테스트할 수 있다. 본 발명의 동기식 반도체 메모리 장치는 반도체 메모리 장치의 테스트시에 복수개의 출력 데이터를 비교한 비교결과를 출력한다. 따라서 반도체 메모리 장치의 데이터 레이트(data rate)를 테스터가 따라올 수 있을 정도로 떨어뜨려서 테스트를 수행할 수 있다. 결과적으로 저가의 테스트 장비를 사용한 고성능 반도체 메모리 장치의 테스트 수행이 가능하여 테스트 비용을 절감하여 생산성을 향상시킬 수 있다.
또한, 서로 다른 DQ핀으로 출력될 두 개의 데이터를 비교하게 되어 비교되는 두 개의 데이터가 같은 데이터일 개연성이 높고, 따라서 효과적인 테스트의 수행이 가능하다. 즉, 통상의 테스트 패턴에서 서로 다른 DQ핀으로 출력될 두 개의 데이터가 같게 되는 경우가 많고 따라서 순차적으로 동일한 핀을 통하여 출력될 두 개의 데이터를 비교하는 경우에 비하여 효과적으로 테스트를 수행할 수 있다.
나아가, 비교결과를 논리 '하이', 논리 '로우' 및 하이 임피던스의 3가지 종류로 출력할 수 있다. 따라서, 비교대상인 두 개의 데이터에 모두 에러가 발생하는 경우에도 불량을 검출할 수 있어 정밀하고 효과적인 테스트 수행이 가능하다.

Claims (9)

  1. 각각 데이터를 입/출력하는 제 1 및 제 2 입/출력 노드;
    복수의 셀들로 구성되어 데이터를 저장하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 제 1 및 제 2 데이터쌍을 읽어와서 상기 제 1 및 제 2 입/출력 노드로 출력될 신호를 생성하는 데이터 출력회로를 포함하고,
    상기 데이터 출력회로는
    노멀모드시에는 상기 제 1 데이터쌍의 데이터들을 순차적으로 상기 제 1 입/출력 노드로 출력하고, 상기 제 2 데이터쌍의 데이터들을 순차적으로 상기 제 2 입/출력 노드로 출력하며,
    테스트모드시에는 상기 제 1 데이터쌍과 상기 제 2 데이터쌍을 비교하여 그 결과를 상기 제 1 및 제 2 입/출력 노드로 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제 1 항에 있어서 상기 데이터 출력회로는
    상기 노멀모드시에는 상기 제 1 및 제 2 입/출력 노드로 상기 동기식 반도체 메모리 장치에 인가되는 클럭의 한 주기에 각각 두 개의 데이터를 출력하고,
    상기 테스트모드시에는 상기 제 1 및 제 2 입/출력 노드로 상기 클럭의 한 주기에 각각 한 개의 상기 비교 결과를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제 2 항에 있어서 상기 데이터 출력회로는
    상기 테스트모드시에 상기 제 1 데이터쌍의 첫 번째 데이터와 상기 제 2 데이터쌍의 첫 번째 데이터를 비교하여 그 비교결과를 상기 제 1 입/출력 노드로 출력하고,
    상기 제 1 데이터쌍의 두 번째 데이터와 상기 제 2 데이터쌍의 두 번째 데이터를 비교하여 그 비교결과를 상기 제 2 입/출력 노드로 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제 3 항에 있어서 상기 데이터 출력회로는
    상기 제 1 및 제 2 입/출력 노드로 출력되는 비교결과로 각각 비교되는 두 개의 데이터가 논리 '하이'로 같을 때에는 논리 '하이'를 출력하고,
    상기 비교되는 두 개의 데이터가 논리 '로우'로 같을 때에는 논리 '로우'를 출력하고,
    상기 비교되는 두 개의 데이터가 다를 때에는 하이 임피던스를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제 4 항에 있어서 상기 데이터 출력회로는
    상기 비교되는 두 개의 데이터를 입력받는 낸드 게이트;
    상기 비교되는 두 개의 데이터를 입력받는 노어 게이트;
    소스에 전원전압이 인가되고, 게이트에 상기 낸드 게이트의 출력신호가 인가되는 피모스 트랜지스터;
    소스에 접지전위가 인가되고, 게이트에 상기 노어 게이트의 출력신호가 인가되는 엔모스 트랜지스터; 및
    상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터의 드레인에 연결되어 비교결과를 생성하는 출력버퍼를 포함하는 비교회로를 1개 이상 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제 1 데이터쌍을 메모리 셀 어레이로부터 읽어오는 단계;
    제 2 데이터쌍을 상기 메모리 셀 어레이로부터 읽어오는 단계;
    노멀모드시에 상기 제 1 데이터쌍의 데이터들을 순차적으로 제 1 입/출력 노드로 출력하고, 상기 제 2 데이터쌍의 데이터들을 순차적으로 제 2 입/출력 노드로 출력하는 단계; 및
    테스트모드시에 상기 제 1 데이터쌍과 상기 제 2 데이터쌍을 비교하여 그 결과를 상기 제 1 및 제 2 입/출력 노드로 출력하는 단계를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입/출력 방법.
  7. 제 6 항에 있어서 상기 출력하는 단계는
    상기 노멀모드시에는 상기 제 1 및 제 2 입/출력 노드로 상기 동기식 반도체 메모리 장치에 인가되는 클럭의 한 주기에 각각 두 개의 데이터를 출력하고,
    상기 테스트모드시에는 상기 제 1 및 제 2 입/출력 노드로 상기 클럭의 한 주기에 각각 한 개의 상기 비교 결과를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입/출력 방법.
  8. 제 7 항에 있어서 상기 출력하는 단계는 상기 테스트모드시에
    상기 제 1 데이터쌍의 첫 번째 데이터와 상기 제 2 데이터쌍의 첫 번째 데이터를 비교하여 그 비교결과를 상기 제 1 입/출력 노드로 출력하고,
    상기 제 1 데이터쌍의 두 번째 데이터와 상기 제 2 데이터쌍의 두 번째 데이터를 비교하여 그 비교결과를 상기 제 2 입/출력 노드로 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입/출력 방법.
  9. 제 8 항에 있어서 상기 출력하는 단계는 상기 테스트모드시에
    상기 제 1 및 제 2 입/출력 노드로 출력되는 비교결과로 각각 비교되는 두 개의 데이터가 논리 '하이'로 같을 때에는 논리 '하이'를 출력하고,
    상기 비교되는 두 개의 데이터가 논리 '로우'로 같을 때에는 논리 '로우'를 출력하고,
    상기 비교되는 두 개의 데이터가 다를 때에는 하이 임피던스를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 데이터 입/출력 방법.
KR1020040064061A 2004-08-13 2004-08-13 저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및이 장치의 데이터 입/출력 방법 KR20060015208A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040064061A KR20060015208A (ko) 2004-08-13 2004-08-13 저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및이 장치의 데이터 입/출력 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040064061A KR20060015208A (ko) 2004-08-13 2004-08-13 저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및이 장치의 데이터 입/출력 방법

Publications (1)

Publication Number Publication Date
KR20060015208A true KR20060015208A (ko) 2006-02-16

Family

ID=37124046

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040064061A KR20060015208A (ko) 2004-08-13 2004-08-13 저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및이 장치의 데이터 입/출력 방법

Country Status (1)

Country Link
KR (1) KR20060015208A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8036052B2 (en) 2007-02-22 2011-10-11 Samsung Electronics Co., Ltd. Semiconductor memory device and test method thereof
WO2023231273A1 (zh) * 2022-05-30 2023-12-07 长鑫存储技术有限公司 一种测试方法、测试设备和计算机存储介质

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8036052B2 (en) 2007-02-22 2011-10-11 Samsung Electronics Co., Ltd. Semiconductor memory device and test method thereof
US8243540B2 (en) 2007-02-22 2012-08-14 Samsung Electronics, Co., Ltd. Semiconductor memory device and test method thereof
WO2023231273A1 (zh) * 2022-05-30 2023-12-07 长鑫存储技术有限公司 一种测试方法、测试设备和计算机存储介质

Similar Documents

Publication Publication Date Title
US6816422B2 (en) Semiconductor memory device having multi-bit testing function
US6178532B1 (en) On-chip circuit and method for testing memory devices
KR20110121184A (ko) 반도체 메모리 장치의 리페어 회로 및 리페어 방법
JP3860436B2 (ja) 半導体記憶装置
US9373420B2 (en) Semiconductor test device
GB2373906A (en) High speed wafer level test of a semiconductor memory device
JP2019169221A (ja) 半導体装置
KR100308191B1 (ko) 빌트-인패럴테스트회로를구비한반도체메모리장치
KR100493027B1 (ko) 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법
KR20050064036A (ko) 클럭신호를 이용한 데이터 스트로브 회로
US6778450B2 (en) Programmable weak write test mode
KR20190047860A (ko) 결함 정보 저장 회로 및 이를 포함하는 반도체 장치
KR100310715B1 (ko) 동기형반도체기억장치
US6496432B2 (en) Method and apparatus for testing a write function of a dual-port static memory cell
US5365482A (en) Semiconductor memory device with provision of pseudo-acceleration test
US20190115091A1 (en) Byte enable memory built-in self-test (mbist) algorithm
KR20060015208A (ko) 저속 테스트모드를 가지는 동기식 반도체 메모리 장치 및이 장치의 데이터 입/출력 방법
US6873556B2 (en) Semiconductor memory device with test mode and testing method thereof
US7948912B2 (en) Semiconductor integrated circuit with test mode
Cheng et al. A new march test for process-variation induced delay faults in srams
JP2006323964A (ja) 半導体記憶装置
JP2006216177A (ja) 半導体記憶装置及びテスト方法
JP2011159332A (ja) 半導体記憶装置
US20100223514A1 (en) Semiconductor memory device
KR100541160B1 (ko) 고속 동작에 적합한 ｘ 주소 추출기 및 메모리

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination