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Die
Erfindung betrifft einen Frequenzmultiplizierer, auch Frequenzvervielfacher
bezeichnet, nach dem Oberbegriff des Patentanspruchs 1 und ein zugehöriges Verfahren
zur Frequenzvervielfachung sowie einen Datenausgabepuffer und einen
Halbleiterbaustein mit einem solchen Frequenzmultiplizierer.
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Bei
der Entwicklung eines Halbleiterbausteins werden Speicherchips getestet,
ob irgendwelche Speicherzellen nach deren Herstellung Defekte aufweisen.
Speicherzellentests zur Überprüfung der normalen
Funktion können
während
des Halbleiterherstellungsprozesses oder danach durchgeführt werden.
Bei einem Test, der nach der Herstellung des Speicherchips durchgeführt wird,
werden Daten in den Halbleiterbaustein eingegeben und vom Ausgabeanschluss
ausgegeben und getestet. Die Tests werden mit einem Testaufbau für den Halbleiterbaustein
durchgeführt.
Der Testaufbau legt ein externes Taktsignal an den Halbleiterbaustein
an und empfängt
ein Ausgabesignal als Reaktion auf Da ten, die vom Halbleiterbaustein
in die Speicherzellen geschrieben werden. Das vom Testaufbau empfangene Ausgabesignal
des Halbleiterbausteins wird daher benutzt, um festzustellen, ob
die Speicherzelle irgendeinen Defekt hat.
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Um
diese Tests durchzuführen,
sollten die Taktsignalfrequenzen des Halbleiterbausteins und des
Testaufbaus gleich sein, so dass der Testaufbau fehlerlos die Ausgabedaten
des Halbleiterbausteins detektieren kann. Die Betriebsgeschwindigkeiten
des Halbleiterbausteins und des Testaufbaus sind jedoch häufig verschieden.
Insbesondere kann die Betriebsgeschwindigkeit des Testaufbaus bei
zunehmendem Ansteigen der Betriebsgeschwindigkeit von Halbleiterbausteinen
nicht mehr mithalten. Deshalb müssen die
Tests mit der Betriebsgeschwindigkeit des Testaufbaus durchgeführt werden.
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Ist
die Betriebsgeschwindigkeit des Halbleiterbausteins beispielsweise
400MHz und die Betriebsgeschwindigkeit des Testaufbaus 100MHz, dann
müssen
die Tests mit der Betriebsgeschwindigkeit des Testaufbaus, d.h.
mit 100MHz, durchgeführt werden.
Da die Betriebsgeschwindigkeit des Testaufbaus konstant ist und
nur durch einen Austausch des Testaufbaus verändert werden kann, müssen die Tests
mit der Betriebsgeschwindigkeit des Testausaufbaus durchgeführt werden.
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Für einen
Halbleiterbaustein mit einer niedrigen Betriebsgeschwindigkeit ist
die begrenzte Betriebsgeschwindigkeit des Testaufbaus tolerierbar. Da
die Betriebsgeschwindigkeit und die Speicherkapazität der Halbleiterbausteine
immer mehr zunehmen, sind die Betriebsgeschwindigkeiten des Halbleiterbausteins
und des Testaufbaus jedoch häufig verschieden.
Deshalb steigt die benötigte
Testzeit an und die Tests werden ineffizient. Da die benötigte Testzeit
direkt mit den Herstellungskosten des Halbleiterbausteins zusammenhängt, kann
die verlängerte
Testzeit ein Ansteigen der Herstellungskosten verursachen, was zu
einem Ansteigen der Halbleiterbausteinkosten führen kann. Deshalb wird ein
Halbleiterbaustein benötigt,
der mit einem Testaufbau bei einer niedrigen Testgeschwindigkeit
getestet und mit einer hohen Betriebsgeschwindigkeit betrieben werden
kann.
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In
der Offenlegungsschrift
EP
1 168 369 A2 ist ein synchroner Halbleiterspeicherbaustein
offenbart, der in einem Testmodus mit gegenüber dem Normalbetrieb doppelter
Betriebsgeschwindigkeit arbeitet, ohne die Betriebsfrequenz einer
zugehörigen Testeinheit
zu erhöhen.
Dazu beinhaltet der synchrone Halbleiterspeicherbaustein unter anderem
einen Taktsignalgenerator mit einem frequenzverdoppelnden Pulssignalgenerator.
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In
der Patentschrift
US 5.959.915 ist
ein Testverfahren für
synchrone Speicherbausteine hoher Geschwindigkeit unter Verwendung
einer Testeinheit beschrieben, die einen aus zwei parallelen Pulssignalgeneratoren
aufgebauten Frequenzverdoppler beinhaltet.
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In
der Offenlegungsschrift
DE
199 17 320 A1 ist ein Taktgenerator für ein Halbleiter-Prüfsystem
offenbart, der unter anderem eine variable Verzögerungsschaltung mit mehreren
in Reihe geschalteten Flip-Flops beinhaltet, die mit einem ersten
Taktsignal synchronisiert sind und deren Ausgangssignale einem Multiplexer
zugeführt
werden. Dessen Ausgangssignal wird über eine Gatterschaltung mit
einem zweiten Taktsignal synchronisiert.
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Aufgabe
der Erfindung ist es, einen Halbleiterbaustein sowie einen zugehörigen Frequenzmultiplizierer
und ein zugehöriges
Verfahren sowie einen Datenausgabepuffer derart zur Verfügung zu
stellen, dass der Halbleiterbaustein fehlerfrei bei genügend niedriger
Testgeschwindigkeit getestet werden kann, auch wenn er im normalen
Betrieb mit höherer
Betriebsgeschwindigkeit arbeitet.
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Die
Erfindung löst
diese Aufgabe durch einen Frequenzmultiplizierer mit den Merkmalen
des Patentanspruchs 1, durch einen Datenausgabepuffer mit den Merkmalen
des Patentanspruchs 11, durch einen Halbleiterbaustein mit den Merkmalen
des Patentanspruchs 14 oder 15 und durch ein Frequenzvervielfachungsverfahren
mit den Merkmalen des Patentanspruchs 16.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Es zeigen:
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1 ein
schematisches Blockschaltbild eines Halbleiterbausteins und eines
Testaufbaus;
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2 ein
Schaltbild eines herkömmlichen Frequenzmultiplizierers;
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3 ein
Zeitablaufdiagramm von verschiedenen Signalen des Frequenzmultiplizierers
aus 2;
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4 ein
Schaltbild eines ersten Ausführungsbeispiels
eines erfindungsgemäßen Frequenzmultiplizierers;
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5 ein
Zeitablaufdiagramm von verschiedenen Signalen des Frequenzmultiplizierers
aus 4;
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6 ein
Blockschaltbild eines erfindungsgemäßen Datenausgabepuffers eines
Halbleiterbausteins;
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7 ein
Zeitablaufdiagramm von verschiedenen Signalen des Datenausgabepuffers
aus 6; und
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8 ein
Blockschaltbild eines ertindungsgemäßen Halbleiterbausteins mit
Frequenzmultiplizierer und Datenausgabepuffer.
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1 zeigt
eine schematische Darstellung eines Halbleiterbausteins und eines
Testaufbaus. Wie aus 1 ersichtlich ist, ist ein zu
testender Halbleiterspeicherbaustein 100 mit einem Testaufbau 110 verbunden.
Die Betriebsgeschwindigkeit des Halbleiterbausteins 100 und
des Testaufbaus 110 sind jedoch verschieden.
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Deshalb
stellt die vorliegende Erfindung einen Frequenzmultiplizierer zur
Verfügung,
der externe Taktsignale CLK und CLKB vom Testaufbau 110 empfängt und
die Frequenzen der externen Taktsignale CLK und CLKB mit einem Faktor
N multipliziert. Zudem wird ein Datenausgabepuffer zur Datenausgabe
zur Verfügung
gestellt, der an einem Ausgabeanschluss des Halbleiterbausteins 100 Daten
an den Testaufbau 110 ausgibt.
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2 zeigt
ein Schaltbild eines herkömmlichen
Frequenzmultiplizierers 200 und 3 zeigt
ein Zeitablaufdiagramm von verschiedenen Signalen des Frequenzmultiplizierers
aus 2. Der Frequenzmultiplizierer 200 umfasst
einen Differenzverstärker 210,
einen ersten Pulssignalgenerator 220, einen zweiten Pulssignalgenerator 230 und
eine ODER-Schaltung 240.
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Der
Differenzverstärker 210 empfängt die
externen Taktsignale CLK und CLKB, verstärkt die Differenz zwischen
den externen Taktsignalen CLK und CLKB und gibt das verstärkte Signal
an den ersten Pulssignalgenerator 220 und an den zweiten
Pulssignalgenerator 230 aus. Der erste Pulssignalgenerator 220 umfasst
eine Mehrzahl von Invertern 221, 222, 223 und 225 und
ein NAND-Gatter 224, um ein erstes Pulssignal A mit einer
vorgegebenen Pulsbreite an einer ansteigenden Flanke des externen
Taktsignals CLK auszugeben.
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Der
zweite Pulssignalgenerator 230 umfasst eine Mehrzahl von
Invertern 231, 232, 233, 235 und 236 und
ein NAND-Gatter 234, um ein zweites Pulssignal B mit einer
vorgegebenen Pulsbreite an einer abfallenden Flanke des externen
Taktsignals CLK auszugeben. Die ODER-Schaltung 240 gibt eine logische
Summe des ersten Pulssignals A und des zweiten Pulssignals B als
internes Taktsignal PCLK aus.
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Wie
aus 3 ersichtlich ist, entsteht ein Versatz bei der
Erzeugung des zweiten Pulssignals B. Dieser wird durch die Zeitdifferenz
zwischen dem ersten Pulssignalgenerator 220 und dem zweiten Pulssignalgenerator 230 hervorgerufen,
d.h. die Verzögerung
des Inverters 236 des zweiten Pulssignalgenerators 230,
die nachfolgend mit α bezeichnet wird,
ruft den Versatz hervor.
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4 zeigt
ein Schaltbild eines ersten Ausführungsbeispiels
eines erfindungsgemäßen Frequenzmultiplizierers 400 und 5 zeigt
ein Zeitablaufdiagramm von verschiedenen Signalen des Frequenzmultiplizierers 400 aus 4.
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Der
Frequenzmultiplizierer 400 umfasst einen ersten Pulssignalgenerator 410,
einen zweiten Pulssignalgenerator 420, einen dritten Pulssignalgenerator 430,
einen vierten Pulssignalgenerator 440 und eine ODER-Schaltung 450.
Der erste Pulssignalgenerator 410 empfängt ein erstes Taktsignal CLK und
ein zweites Taktsignal CLKB und gibt ein erstes Pulssignal A aus.
Der zweite Pulssignalgenerator 420 wird durch ein erstes
Steuersignal DE oder ein zweites Steuersignal QE freigegeben und
empfängt eine
Referenzspannung VREF und das erste Taktsignal CLK und gibt ein
zweites Pulssignal B aus. Der dritte Pulssignalgenerator 430 wird
durch das zweite Steuersignal QE freigegeben und empfängt die
Referenzspannung VREF und das zweite Taktsignal CLKB und gibt ein
drittes Pulssignal C aus. Der vierte Pulssignalgenerator 440 wird
durch das zweite Steuersignal QE freigegeben und empfängt die
Referenzspannung VREF und das zweite Taktsignal CLKB und gibt ein
viertes Pulssignal D aus.
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In
diesem Ausführungsbeispiel
umfasst der erste Pulssignalgenerator 410 einen Differenzverstärker 411 und
eine Mehrzahl logischer Schaltungen 412, 413, 414, 415 und 416.
Der Differenzverstärker 411 empfängt das
erste Taktsignal CLK an einem ersten Eingabeanschluss und das zweite
Taktsignal CLKB an einem zweiten Eingabeanschluss, verstärkt die
Differenz zwischen dem ersten Taktsignal CLK und dem zweiten Taktsignal
CLKB und gibt das verstärkte
Signal aus.
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Eine
Mehrzahl von Invertern 412, 413 und 414 sind
in Reihe geschaltet, wobei der Inverter 412 das Ausgabesignal
des Differenzverstärkers 411 empfängt und
das invertierte Ausgabesignal des Differenzverstärkers 411 ausgibt.
Der Inverter 413 empfängt
das Ausgabesignal des Inverters 412 und gibt das invertierte
Ausgabesignal des Inverters 412 aus. Der Inverter 414 empfängt das
Ausgabesignal des Inverters 413 und gibt das invertierte
Ausgabesignal des Inverters 413 aus.
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Ein
NAND-Gatter 415 empfängt
das Ausgabesignal des Differenzverstärkers 411 und das
Ausgabesignal des Inverters 415 und bildet die logische Summe
der Ausgabesignale und gibt die logische Summe aus. Der Inverter 416 empfängt das
Ausgabesignal des NAND-Gatters 415, invertiert das empfangene
Ausgabesignal und gibt das erste Pulssignal A aus.
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Der
zweite Pulssignalgenerator 420 umfasst einen Differenzverstärker 421 und
eine Mehrzahl logischer Schaltungen 422, 423, 424, 425 und 426.
Der dritte Pulssignalgenerator 430 umfasst einen Differenzverstärker 431 und
eine Mehrzahl logischer Schaltungen 432, 433, 434, 435 und 436.
Der vierte Pulssignalgenerator 440 umfasst einen Differenzverstärker 441 und
eine Mehrzahl logischer Schaltungen 442, 443, 444, 445 und 446.
Der zweite Pulssignalgenerator 420, der dritte Pulssignalgenerator 430 und der
vierte Pulssignalgenerator 440 haben die gleiche Konfiguration
wie der erste Pulssignalgenerator 410, d.h. die Differenzverstärker 421, 431 und 441,
die Mehrzahl von Invertern 422, 423, 424, 432, 433, 434, 442, 443 und 444,
die NAND-Gatter 425, 435 und 445 und
die Inverter 426, 436 und 446 sind auf
die gleiche Weise miteinander verbunden wie im ersten Pulssignalgenerator 410.
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Ein
erster Eingabeanschluss des Differenzverstärkers 421 des zweiten
Pulssignalgenerators 420 empfängt die Referenzspannung VREF
und ein zweiter Eingabeanschluss des Differenzverstärkers 421 empfängt das
erste Taktsignal CLK. Ein erster Eingabeanschluss des Differenzverstärkers 431 des dritten
Pulssignalgenerators 430 empfängt das zweite Taktsignal CLKB
und ein zweiter Eingabeanschluss des Differenzverstärkers 431 empfängt die Referenzspannung
VREF. Ein erster Eingabeanschluss des Differenzverstärkers 441 des
vierten Pulssignalgenerators 440 empfängt die Referenzspannung VREF
und ein zweiter Eingabeanschluss des Differenzverstärkers 441 empfängt das
zweite Taktsignal CLKB.
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Der
zweite Pulssignalgenerator 420 umfasst weiter eine logische
Schaltung 427, welche die logische Summe des ersten Steuersignals
DE und des zweiten Steuersignals QE bildet, einen Inverter 428, der
das Ausgabesignal der logischen Schaltung 427 invertiert
und ausgibt, einen PMOS-Transistor MP2, dessen Gateanschluss mit
dem Ausgabeanschluss des Inverters 428 verbunden ist, dessen
Drainanschluss mit einer Versorgungsspannung VDD und dessen Sourceanschluss
mit einem positiven Versorgungsspannungsanschluss des Differenzverstärkers 421 verbunden
ist, und einen NMOS-Transistor MN2, dessen Gateanschluss mit dem
Ausgabeanschluss des Inverters 428 verbunden ist, dessen
Drainanschluss mit dem Ausgabeanschluss des Differenzverstärkers 421 verbunden
ist und dessen Sourceanschluss mit einer Massespannung VSS verbunden ist.
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Der
dritte Pulssignalgenerator 430 und der vierte Pulssignalgenerator 440 empfangen
jeweils das zweite Steuersignal QE und umfassen einen Inverter 437,
der das zweite Steuersignal QE invertiert, jeweils einen PMOS-Transistor
MP3 bzw. MP4, deren Gateanschlüsse
mit dem Ausgabeanschluss des Inverters 437 verbunden sind,
deren Drainanschlüsse
mit der Versorgungsspannung VDD und deren Sourceanschlüsse mit
dem Versorgungsspannungsanschluss des zugehörigen Differenzverstärkers 431 bzw. 441 verbunden
sind, und jeweils einen NMOS-Transistor
MN3 bzw. MN4, deren Gateanschlüsse
mit dem Ausgabeanschluss des Inverters 437 verbunden sind,
deren Drainanschlüsse
mit dem Ausgabeanschluss des Differenzverstärkers 431 bzw. 441 verbunden
sind und deren Sourceanschlüsse
mit der Massespannung VSS verbunden sind.
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Unter
Bezugnahme auf die 4 und 5 wird nun
die Funktionsweise des Frequenzmultiplizierers beschrieben. In 5 sind
das erste Taktsignal CLK und die Referenzspannung VREF dargestellt.
Sind das erste Steu ersignal DE und das zweite Steuersignal QE gesperrt,
dann sind die PMOS-Transistoren MP2, MP3 und MP4 sperrend geschaltet, wodurch
die Differenzverstärker 421, 431 und 441 nicht
arbeiten. Zusätzlich
sind die NMOS-Transistoren MN2, MN3 und MN4 leitend geschaltet und
die Ausgabeanschlüsse
der Differenzverstärker 421, 431 und 441 sind
zurückgesetzt.
In diesem Fall arbeitet nur der Differenzverstärker 411 und das erste Pulssignal
A wird erzeugt. Dadurch wird in diesem Fall die Frequenz nicht vervielfacht.
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Ist
nur das erste Steuersignal DE freigegeben und das zweite Steuersignal
QE gesperrt, dann arbeiten die PMOS-Transistoren MP3 und MP4 nicht und
die NMOS-Transistoren MN3 und MN4 sind leitend geschaltet. Dadurch
werden das dritte Pulssignal C und das vierte Pulssignal D nicht
ausgegeben. Nach dem Freischalten des ersten Steuersignals DE gibt
die Logikschaltung 427 jedoch ein logisches Signal mit
einem hohen Pegel aus, so dass der Inverter 428 ein logisches
Signal mit einem niedrigen logischen Pegel ausgibt. Dadurch werden
der PMOS-Transistor
MP2 leitend und der NMOS-Transistor sperrend geschaltet. In diesem
Fall arbeitet der zweite Pulssignalgenerator 420. Das zweite
Pulssignal B wird durch den zweiten Pulssignalgenerator 420 erzeugt
und die Logikschaltung 450 gibt ein Taktsignal aus, das
eine Frequenz hat, die zweimal so groß ist wie die Frequenz der
externen Taktsignale CLK bzw. CLKB.
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Wird
das zweite Steuersignal QE freigeschaltet, dann werden die PMOS-Transistoren
MP2, MP3 und MP4 leitend und die NMOS-Transistoren MN2, MN3, MN4 sperrend
geschaltet, unabhängig davon,
ob das erste Steuersignal DE freigeschaltet oder gesperrt ist. Ist
das zweite Steuersignal QE freigeschaltet, dann arbeiten der erste
bis vierte Pulssignalgenerator 410 bis 440 und
erzeugen das erste Pulssignal A, das zweite Pulssignal B, das dritte
Pulssignal C bzw. das vierte Pulssignal D. Daher gibt die ODER-Schaltung 450 ein
Taktsignal mit einer Fre quenz aus, die viermal so groß ist wie
die Frequenz der externen Taktsignale CLK bzw. CLKB.
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Wie
oben bereits ausgeführt
wurde, wird das externe Taktsignal mit zwei multipliziert, wenn
das erste Steuersignal freigeschaltet ist, und wenn das zweite Steuersignal
freigeschaltet ist, wird das externe Taktsignal mit vier multipliziert.
Deshalb wird der Fall, in dem das erste Steuersignal DE freigeschaltet ist,
als Zweifachflankenmodus und der Fall, in dem das zweite Steuersignal
QE freigeschaltet ist, als Vierfachflankenmodus bezeichnet.
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Vorzugsweise
sind die Pulsbreiten des ersten bis vierten Pulssignals A bis D
gleich lang. Die Pulsbreite wird durch Summieren der Verzögerungszeiten
der Mehrzahl von Invertern 412, 413, 414, 422, 423, 424, 432, 433 und 434 bestimmt,
die sich vor einem Eingabeanschluss des jeweiligen NAND-Gatters 415, 425, 435 und 445 befinden.
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Das
bedeutet, dass es durch den Frequenzmultiplizierer 400 möglich ist,
den Versatz der durch die entsprechenden Pulssignalgeneratoren erzeugten
Pulssignale zu entfernen. Zusätzlich
ist es möglich,
den Frequenzmultiplizierer im Zweifachflankenmodus oder im Vierfachflankenmodus
durch Freigabe des ersten oder von beiden Steuersignalen entsprechend
den korrespondierenden Pulssignalgeneratoren zu betreiben.
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Der
gezeigte Frequenzmultiplizierer 400 kann im Zweifachflankenmodus
oder im Vierfachflankenmodus betrieben werden. Für den Fachmann ist klar, dass
der Frequenzmultiplizierer 400 je nach Bedarf so konfiguriert
werden kann, dass er in der Lage ist, das externe Taktsignal mit
2, 4, 8, 16 usw. zu multiplizieren, und so in einem beliebigen Mehrfachflankenmodus
betrieben werden kann.
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6 zeigt
ein Blockschaltbild eines erfindungsgemäßen Datenausgabepuffers 600 eines Halbleiterbausteins.
Wie aus 6 ersichtlich ist, umfasst der
Datenausgabepuffer 600 eine Mehrzahl von Flip-Flops 601, 602, 603 und 604,
eine ODER-Schaltung 605 und eine Ausgabeschaltung 606.
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Das
erste Flip-Flop 601 empfängt Daten DATA von einem nicht
dargestellten Halbleiterbaustein und ist mit einem ersten Taktsignal
CLK1 synchronisiert und gibt die Ausgabedaten DATA aus. Das zweite
Flip-Flop 602 empfängt das
Ausgabesignal des ersten Flip-Flops 601, ist mit dem ersten
Taktsignal CLK1 synchronisiert und gibt das Ausgabesignal des ersten
Flip-Flops 601 aus. Analoges gilt für das dritte und vierte Flip-Flop 603, 604.
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Die
in 6 gezeigte Verschaltung der Mehrzahl von Flip-Flops 601, 602, 603 und 604 und des
Datenausgabepuffers 605 führt zu einer Betriebsweise,
wie sie in 7 als Zeitablaufdiagramm dargestellt
ist.
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Die
ODER-Schaltung 605 empfängt
die Ausgabesignale der Mehrzahl von Flip-Flops 601, 602, 603 und 604,
bildet die logische Summe der Ausgangssignale und gibt die logische
Summe aus. Die Ausgabeschaltung 606 empfängt das
Ausgabesignal der ODER-Schaltung 605, ist mit einem zweiten
Taktsignal CLK2 synchronisiert und gibt das Ausgabesignal der ODER-Schaltung 605 aus.
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Der
Datenausgabepuffer 600 kann N Flip-Flops umfassen, wobei
N eine natürliche
Zahl größer als
zwei ist und wobei bei dem Datenausgabepuffer 600 aus 6 N
beispielsweise vier ist. Die Taktfrequenz des ersten Taktsignal
CLK1 ist vorzugsweise N-mal so groß wie die Taktfrequenz des
zweiten Taktsignals CLK2.
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Nun
wird unter Bezugnahme auf 6 die Funktionsweise
des Datenausgabepuffers 600 beschrieben. Nach dem Testen
des Halbleiterbausteins werden auszugebende Daten DATA in den Datenausgabepuffer 600 eingegeben.
Da der Halbleiterbaustein mit einer höheren Geschwindigkeit als der nicht
dargestellte Testaufbau arbeitet, dient der Datenausgabepuffer als
Schnittstelle zum Anpassen von Daten, die mit einer hohen Geschwindigkeit
ausgegeben werden, an die Betriebsgeschwindigkeit des Testaufbaus
anzupassen.
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Das
erste Flip-Flop 601 empfängt die Daten DATA synchronisiert
mit dem ersten Taktsignal CLK1 und gibt die Daten DATA aus. Das
zweite Flip-Flop 602 empfängt das Ausgabesignal des ersten Flip-Flops 601 synchronisiert
mit dem ersten Taktsignal CLK1 und gibt das Ausgabesignal des ersten Flip-Flops 601 aus.
Das dritte Flip-Flop 603 empfängt das Ausgabesignal des zweiten
Flip-Flops 602 synchronisiert mit dem ersten Taktsignal
CLK1 und gibt das Ausgabesignal des zweiten Flip-Flops 602 aus. Das vierte Flip-Flop 604 empfängt das
Ausgabesignal des dritten Flip-Flops 603 synchronisiert
mit dem ersten Taktsignal CLK1 und gibt das Ausgabesignal des dritten
Flip-Flops 603 aus.
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Werden
die Daten DATA aufeinander folgend ausgegeben, dann haben die entsprechenden Flip-Flops 601, 602, 603 und 604 aufeinander
folgende Daten. Die ODER-Schaltung 605 empfängt die Ausgabesignale
der Flip-Flops 601, 602, 603 und 604 und
gibt die Ausgabesignale nach der logischen Summenbildung aus. Die
Ausgabeschaltung 606 empfängt das Ausgabesignal der ODER-Schaltung 605 und
gibt das Ausgabesignal der ODER-Schaltung 605 als Reaktion
auf das zweite Taktsignal CLK2 aus. Das Ausgabesignal der Ausgabeschaltung 606 wird
nach extern ausgegeben und in den nicht dargestellten Testaufbau
eingegeben. Auf diese Weise kann der Halbleiterbaustein unter Benutzung des
Ausgabesignals der Ausgabeschaltung 606 getestet werden.
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Die
Daten DATA sind beispielsweise repräsentativ für das Testergebnis des Halbleiterbausteins.
Das bedeutet, dass während
des Tests des Halbleiterbausteins Daten mit dem Wert „1" in eine Speicherzelle
geschrieben und wieder ausgelesen werden. Anstatt ein Bit nach dem
anderen zu testen, wird eine Mehrzahl von Bits auf einmal getestet,
was als Parallelbittest (PBT) bezeichnet wird.
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Eine
Vergleichsschaltung ist im Halbleiterbaustein enthalten. Die Vergleichsschaltung
vergleicht die Mehrzahl von Bits und gibt Daten aus. Die Vergleichsschaltung
kann so konfiguriert sein, dass sie die Mehrzahl von Bits und Ausgabedaten
logisch multipliziert. Wird von der Vergleichsschaltung als Vergleichsergebnis
kein logischer Wert „1" ausgegeben, dann
ist die Speicherzelle defekt und der Speicherchip wird als defekt
bestimmt.
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7 zeigt
ein Zeitablaufdiagramm, das die Betriebsweise des Datenausgabepuffers
aus 6 darstellt. Wie aus 7 ersichtlich
ist, werden vier Dateneinheiten 1, 2, 3, 4 nacheinander
in den Flip-Flops 601 bis 604 als Reaktion auf
das erste Taktsignal CLK1 gespeichert und Ausgabesignale „1234", die mit dem Vergleichsergebnis
der vier Dateneinheiten korrespondieren, werden als Reaktion auf
das zweite Taktsignal CLK2 ausgegeben.
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Das
bedeutet, wie aus 6 und 7 ersichtlich
ist, dass die getesteten Daten DATA entsprechend dem ersten Taktsignal
CLK1 verarbeitet werden, welches viermal schneller ist als das zweite Taktsignal
CLK2, und dann werden die getesteten Daten DATA zu einem Zeitpunkt
ausgegeben, der dem zweiten Taktsignal CLK2 entspricht. Daher kann auf
diese Weise die Zeit, die benötigt
wird, um den Halbleiterbaustein zu testen, stark reduziert werden.
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8 zeigt
ein Blockschaltbild eines erfindungsgemäßen Halbleiterbausteins 800 mit
Frequenzmultiplizierer und Datenausgabepuffer. Wie aus 8 ersichtlich
ist, umfasst der Halbleiterbaustein 800 einen Frequenzmultiplizierer 810 und
einen Datenausgabepuffer 830. Eine Speicherschaltung des
Halbleiterbausteins 800 wird wie folgt getestet.
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Der
Frequenzmultiplizierer 810 empfängt die externen Taktsignale
CLK und CLKB und multipliziert die externen Taktsignale CLK und
CLKB mit dem Faktor N. Ein Ausgabesignal des Frequenzmultiplizierers 810 wird
in eine Latenzsteuerschaltung 822, einen internen Spaltenadressengenerator 823,
einen Spaltenadressendecoder 824 und in eine Vergleichsschaltung 831 des
Datenausgabepuffers 830 eingegeben.
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Die
Latenzsteuerschaltung 822 steuert die Latenz des Halbleiterbausteins
als Reaktion auf ein Ausgabesignal eines Modusregisters 821 und
gibt ein vorbestimmtes Steuersignal an einen Ausgabeanschluss 832 und
an eine Eingabe-/Ausgabesteuerschaltung 826 (E/A-Steuerschaltung)
aus. Für
den Test des Halbleiterbausteins wird der interne Spaltenadressengenerator 823 mit
einem internen Taktsignal PCLK synchronisiert, erzeugt Adressen
und gibt die Adressen an den Spaltenadressendecoder 824 aus.
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Der
Spaltenadressendecoder 824 empfängt das Ausgabesignal des internen
Spaltenadressengenerators 823 und gibt ein Spaltenauswahlleitungssignal
(CSL) an eine Speicherzelle 825 aus. Daten in der Speicherzelle 825 werden
in Abhängigkeit
vom Spaltenauswahlleitungssignal über die E/A-Steuerschaltung 826 durch
den Datenausgabepuffer 830 nach außerhalb des Halbleiterbausteins
ausgegeben. Die vom Halbleiterbaustein nach extern ausgegebenen
Ausgabedaten werden in den nicht dargestellten Testaufbau eingegeben.
Daher wird durch Testen der Daten bestimmt, ob der Halbleiterbaustein abnormal
arbeitet.
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Der
Halbleiterbaustein 800 aus 8 kann in
Abhängigkeit
vom multiplizierten internen Taktsignal PCLK mit einer hohen Geschwindigkeit
betrieben werden. Zusätzlich
umfasst der Halbleiterbaustein 800 den Datenausgabepuffer 830,
der Daten synchronisiert mit einem Taktsignal ausgibt, das die gleiche
Frequenz wie das Taktsignal des nicht dargestellten Testaufbaus
hat, wenn der Halbleiterbaustein 800 getestet wird.
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Wie
oben ausgeführt
wurde, kann der erfindungsgemäße Frequenzmultiplizierer
einen Versatz in einem von einem Frequenzmultiplizierer erzeugten Pulssignal
entfernen und multiplizierte Frequenzen auf verschiedene Weise erzeugen.
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Zusätzlich können der
Datenausgabepuffer, der Frequenzmultiplizierer und der Halbleiterbaustein mit
einem solchen Datenausgabepuffer und einem solchen Frequenzmultiplizierer
entsprechend der Erfindung eine Mehrzahl von Speicherzellen gleichzeitig
mit einem Taktsignal mit einer niedrigen Frequenz testen. Dadurch
können
die benötigte
Testzeit und die Testkosten stark reduziert werden und ein herkömmlicher
Testaufbau, der mit einer niedrigen Taktfrequenz arbeitet, kann
effektiv genutzt werden.