DE69329410T2 - Datenausgangspuffer in Halbleiterspeicheranordnungen - Google Patents

Description

• Die Erfindung betrifft Halbleiterspeichervorrichtungen und insbesondere deren Datenausgabepuffer.
• Ein dynamischer RAM, wie beispielsweise ein typischer beschreibbarer/auslesbarer Speicher ist im wesentlichen mit einem Zeilen-Hinweissignal (nachstehend als "RAS" bezeichnet) und einem Spalten-Hinweissignal (nachstehend als "CAS" bezeichnet) vorgesehen, welche jeweils von einer externen Schaltung wie beispielsweise einer CPU zugeführt werden, um Daten in eine Zelle zu schreiben oder aus einer Speicherzelle zu lesen. Gemäß Fig. 1A der beigefügten Zeichnung zum Zeigen eines Taktdiagrammes für einen Lesezyklus in einem herkömmlichen, dynamischen RAM wird ein Zeilenadress-Signal RA in die Speichervorrichtung eingegeben, nachdem ein /RAS-Signal (welches ein inverses RAS-Signal anzeigt) auf einen "niedrigen" Zustand freigegeben wurde und ein Spaltenadress-Signal CA eingegeben, nachdem ein /CAS-Signal (welches ein inverses CAS-Signal anzeigt) auf einen "niedrigen" Zustand freigegeben wurde, während das /RAS-Signal sich in dem aktiven Zyklus befindet. Als ein Ergebnis werden in einer Speicherzelle gespeicherte Daten entsprechend den Adress-Signaleingängen durch einen Leseverstärker abgetastet. Die abgetasteten Daten werden durch einen Datenausgabepuffer ausgegeben. Wenn dies stattfindet, werden Datenpfade des Datenausgabepuffers entsprechend einem Ausgabe-Freigabesignal /OE (siehe Fig. 1B der beigefügten Zeichnung) verbunden oder getrennt. Es ist wohl bekannt, dass das Aufgabefreigabesignal /OE unter Verwendung eines Steuertaktes, welches von der CPU zugeführt wird, und einem Signal erzeugt wird, das in dem Speicherchip zum Datenabtasten erzeugt wird.
• In einem herkömmlichen, dynamischen RAM wird während eines /CAS-Zyklusses lediglich ein Bit der Ausgabedaten bei einer Seitenbetriebsart (page mode) und vier Bits von Ausgabedaten bei einer Halbbytebetriebsart (nibble mode) ausgegeben. Der Datenausgabebetrieb wird gesperrt, sobald das /RAS-Signal gesperrt wird, da es in einen Vorladezyklus (precharge) eintritt. In der Praxis wird jedoch ein Zeitintervall tRAC notwendigerweise bei jedem Lesezyklus benötigt, welcher sich von einem Freigabepunkt des /RAS-Signal zu einem Punkt erstreckt, an dem die Ausgabedaten im wesentlichen in Abhängigkeit von dem /RAS-Signal erzeugt werden. Eine Dateneingabe/Ausgabeleitung wird abgeglichen und während eines Zeitintervalls vorgeladen, welcher sich von einem Zeitpunkt, bei dem Daten von dem Chip bei einem /RAS-Zyklus ausgegeben werden, bis zu einem Zeitpunkt erstreckt, bei dem nachfolgende Daten wieder bei dem nächsten /RAS-Zyklus ausgegeben werden. Somit wird aus dem vorstehend beschriebenen deutlich, dass das vorstehend angeführte Zeitintervall tRAC viel länger als die Zeit ist, die zum Abgleichen und Vorladen der DateneingabeJAusgabe-Leitung benötigt wird. D. h., ein Zeitverlust zwischen einem augenblicklichen Datenausgabezyklus und einem nachfolgenden Datenausgabezyklus wird unnötigerwiese verursacht.
• Ein herkömmlicher dynamischer RAM führt eine Datenzugriffsoperation entsprechend verschiedenen Steuersignalen asynchron durch. Ferner werden ein Datenbus und ein Eingabe/Ausgabe-Bus abgeglichen und für verschiedene Zeitintervalle zwischen einem augenblicklichen und einem nachfolgenden Lesezyklus, zwischen Lese- und Schreibzyklen und zwischen einem augenblicklichen und einem nachfolgenden Schreibzyklus vorgeladen. Desweiteren empfängt eine auf einer integrierten Schaltung gebildeten Speichervorrichtung TTL-Pegelsignale, die von einer CPU bereitgestellt werden, und wandelt diese in CMOS-Pegelsignale um, bevor diese verwendet werden. Wie weiterhin bekannt, wurde die Betriebsgeschwindigkeit einer CPU bislang weit mehr verbessert als die der Speichervorrichtungen. Daher wird die Notwendigkeit, den Betrieb einer Speichervorrichtung schneller zu machen, um eine Datenzugriffszeit zu verkürzen, unter Herstellern zunehmend wahrgenommen.
• Die europäische Patentanmeldung EP 0 487 288 ist auf einen synchronen, dynamischen Schreib/Lesespeicher gerichtet, der Latch-Schaltungen aufweist, die Adress- Signale in Synchronisation mit einem Taktsignal latchen. Ein Ausgabepuffer ist zum Ausgeben von Daten vorgesehen, die in der Speichervorrichtung gespeichert werden, nachdem ein Adress-Hinweissignal aktiviert wurde. Ein Ausgabepuffer- Steuersignal wird mit einem Taktsignal synchronisiert.
• Das US-Patent 4,602,353 ist auf eine integrierte Halbleiterschaltung mit einem dynamischen Schreib/Lesespeicher gerichtet. Gemäß der in diesem Dokument offenbarten Lehre ist die Steuerung der Datenausgabe über das Spaltenadressen- Hinweissignal /CAS derart konstruiert, dass die bei der Datenausgabe vorhandenen Informationen an der Datenausgabe des Speichers konserviert wird, nachdem das Spalten-Hinweissignal /CAS abklingt, was bewirkt, dass das Auslesen für eine definierte Zeitspanne andauert, bis das nachfolgende Zeilenadress-Streifensignal- /CAS einsetzt.
• Die Betriebsgeschwindigkeit eines herkömmlichen asynchronen, dynamischen RAM kann jedoch aufgrund seiner einzigartigen Betriebsstruktur lediglich bis zu einem gewissen Grad erhöht werden. Um dieses Problem zu lösen, ist es notwendig, eine Speichervorrichtung zu entwickeln, die eine Datenlese/Schreiboperation in Synchronisation mit einem externen von einer CPU zugeführten Takt ausführen kann.
• Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung zielen darauf, einen Datenausgabepuffer vorzusehen, der einen effektiven Datenausgabebetrieb ausführen kann welcher für eine Speichervorrichtung verwendet wird, die in Synchronisation mit einem von einer externen Quelle zugeführten Takt arbeitet.
• Es ist ein weiteres Ziel, eine Halbleiterspeichervorrichtung mit einer Datenausgabepuffer-Steuervorrichtung vorzusehen, die Daten selbst während eines /RAS- Vorladezyklus ausgeben kann.
• Es ist ebenfalls ein weiteres Ziel, eine Halbleiterspeichervorrichtung mit einer Vorrichtung zum Steuern eines Datenausgabepuffers in Synchronisation mit einem von einer externen Quelle zugeführten Takt vorzusehen.
• Gemäß der vorliegenden Erfindung ist eine synchrone Halbleiterspeichervorrichtung vorgesehen, die einen Datenausgabepuffer zum Ausgeben von in der Speichervorrichtung gespeicherten Daten, nachdem ein Adresshinweissignal (CAS) aktiviert wurde, und ein Latenzsignal-Verarbeitungsmittel, wobei das Latenzsignal-Verarbeitungsmittel auf ein Latenzsignal (RLINF1 bis RLINFi; CLINF1 bis CLINFi) zum Steuern der Datenausgabespanne anspricht und ein Datenausgabepuffer-Steuersignal (RCLAT) zum Steuern des Datenausgabepuffers erzeugt, um die Anzahl der Ausgabepuffer-Steuersignale (RCLAT) frei zu justieren, welches mit dem Taktsignal (SC) synchronisiert wird, und mit dem Latenzsignal (RLINF1 bis RLINFi; CLINF1 bis CLINFi) korreliert wird, und in das das Datenausgabepuffer Daten durch Steuerung des Datenausgabepuffer-Steuersignales (RCLAT) als das Ausgabefreigabesignal ausgibt, wobei der Datenausgabepuffer Daten selbst während einer Speichervorladeperiode (RAS PRECHARGE) der Speichervorrichtung ausgibt.
• Das Adresshinweissignal kann ein Zeilen-Hinweissignal, ein Spalten-Hinweissignal oder beides aufweisen.
• Der Takt wird vorzugsweise von einer externen Quelle zugeführt.
• Das Kombinationssignal ist vorzugsweise ein Adresskombinationssignal.
• Gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung einschließlich eines Datenausgabepuffers vorgesehen, welches ein Adresshinweissignal und einen Takt empfängt, wobei die Vorrichtung aufweist: Verschiebemittel einschließlich einer Vielzahl von Taktabschnitten zum Übertragen des Adresshinweissignales in Abhängigkeit von dem Takt mit einem vorbestimmten Zyklus; Mittel zum Extrahieren eines Datenausgabespannesignales für einen vorbestimmten Taktabschnitt aus den Taktabschnitten, und Mittel zum Empfangen des Datenausgabespannesignales zum Erzeugen eines Datenausgabepuffer-Steuersignales in Abhängigkeit von den Ausgangssignalen der Taktabschnitte und der Adresssignaleingangssignale, um demn Datenausgabepuffer mit den Datenausgabepuffer- Steuersignal vorzusehen.
• Der Takt wird vorzugsweise von einer externen Quelle der Halbleiterspeichervorrichtung zugeführt.
• Gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung mit einem Datenausgabepuffer vorgesehen, welcher ein Zeilenadresshinweissignal und ein Spaltenadresshinweissignal empfängt, wobei die Vorrichtung aufweist:
• erste Schiebemittel mit einer Vielzahl von Taktabschnitten zum Übertragen des Zeilenadresshinweissignales in Abhängigkeit von einem Takt mit einem vordefinierten Zyklus;
• Mittel zum Extrahieren eines Datenausgabespannesignales von einer vorbestimmten Stufe unter den Stufen des ersten Schiebemittels;
• erstes Kombiniermittel, welches das Datenausgabespannesignal empfängt, zum Erzeugen einer Vielzahl von ersten Latenzsignalen mit Informationen über die Zeilenadresshinweissignale durch Kombinieren der Zeilenadress-Signale und der Signale, die von den entsprechenden Taktstufen des ersten Schiebemittels extrahiert wurden;
• zweites Schiebmittel, mit einer Vielzahl von Taktstufen zum Übertragen des Spaltenadress-Hinweissignales in Abhängigkeit von dem Takt;
• zweites Kombiniermittel, welches das Datenausgabespannesignal empfängt, zum Erzeugen einer Vielzahl von zweiten Latenzsignalen mit Informationen über das Spaltenadressabtastsignal durch Kombinieren von Spaltenadress-Signalen und den Signalen, welche von den jeweiligen Taktstufen des zweiten Verschiebemittels extrahiert werden, und
• drittes Kombiniermittel, welches die ersten und zweiten Latenzsignale empfängt, zum Erzeugen eines Datenausgabe-Steuersignales des Datenausgabepuffers.
• Der Takt wird vorzugsweise von einer externen Quelle der Halbleiterspeichervorrichtung zugeführt.
• Gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung weist eine Halbleiterspeichervorrichtung ein erstes Schiebe-Register mit einer Vielzahl von Taktstufen zum Übertragen eines /RAS-Signales in Abhängigkeit von dem Takt, eine Schaltung zum Extrahieren eines Datenausgabespannesignales von einer vorbestimmten Stufe unter den Stufen der ersten Schiebeschaltung, erste Latch-Schaltungen, die jeweils das Datenausgabespannesignal empfangen, zum Erzeugen einer Vielzahl von ersten Latenzsignalen mit Informationen über das /RAS-Signal durch Kombinieren von Zeilenadress-Signalen und den Signalen, die von den jeweiligen Taktstufen der ersten Schiebeschaltung extrahiert wurden, eine zweite Schiebeschaltung mit einer Vielzahl von Taktstufen zum Übertragen eines /CAS-Signales in Abhängigkeit von dem Takt, zweite Latch-Schaltungen, welche jeweils das Datenausgabespannesignal empfangen, zum Erzeugen einer Vielzahl von zweiten Latenzsignalen mit Informationen über das /CAS-Signal durch Kombinieren von Spaltenadress-Signalen und den Signalen, die von den jeweiligen Taktstufen der zweiten Schiebeschaltung extrahiert wurden, und eine Latenzkombinierschaltung, welche die ersten und zweiten Latenzsignale empfängt, zum Erzeugen eines Datenausgabe-Steuersignales an den Datenausgabepuffer, so dass der Datenausgabepuffer eine Datenausgabe selbst während eines /RAS-Vorladezyklus erzeugen kann.
• Zur Verbesserung des Verständnisses der Erfindung und zur Veranschaulichung der Ausführung der Erfindung wird nachstehend beispielhaft auf die Fig. 2 bis 6 der beigefügten Zeichnung verwiesen, in denen:
• Fig. 2 eine Pin-Konfiguration eines dynamischen RAM zeigt, welches einen externen Systemtakt verwendet, auf den Ausführungsbeispiele der vorliegenden Erfindung angewandt werden können;
• Fig. 3 eine schematische Darstellung eines Datenausgabepuffers und einer entsprechende Steuerschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
• Fig. 4A ein detailliertes Schaltbild eines in Fig. 3 gezeigten /RAS- Signalprozessor 100;
• Fig. 4B ein detailliertes Schaltbild eines in Fig. 3 gezeigten /CAS- Signalprozessor 200;
• Fig. 4C ein Taktdiagramm eines Beispieles eines Lesebetriebes gemäß Fig. 3;
• Fig. 4D ein Taktdiagramm eines anderen Beispieles eines Lesebetriebes gemäß Fig. 3;
• Fig. 5 eine schematische Darstellung eines Datenausgabepuffers und einer entsprechenden Steuerschaltung gemäß eines anderen Ausführungsbeispieles der vorliegenden Erfindung;
• Fig. 6A ein detailliertes Schaltbild eines in Fig. 5 gezeigten /RAS- Signalprozessor 100';
• Fig. 6B ein detailliertes Schaltbild eines in Fig. 5 gezeigten /CAS- Signalprozessor 200';
• Fig. 6C ein Taktdiagramm eines Beispieles eines Lesebetriebes gemäß Fig. 5, und
• Fig. 6D ein Taktdiagramm eines anderen Beispieles eines Lesebetriebes gemäß Fig. 5 zeigt.
• Ein Beispiel eines Datenausgabepuffers gemäß der vorliegenden Erfindung wird auf eine Speichervorrichtung 10 angewandt, die alle Signale in Abhängigkeit von einem Takt (nachstehend als "Systemtakt" beschrieben) verarbeitet, welcher gemäß Fig. 2 von einer externen Quelle zugeführt wird, die eine grundlegende Pinkonfiguration eines synchronen, dynamischen RAM veranschaulicht, welcher in Synchronisation mit dem Systemtakt SC arbeitet. In der Zeichnung zeigt Vcc einen Energieversorgungspin, /W einen Schreibsteuersignaleingangspin, DIN einen Dateneingabepin, A0-A10 Adresseingabepins, DOUT einen Datenausgabepin, TF einen Testpin, Vss einen Erdspannungspin, /RAS einen Zeilenadresshinweissignaleingangspin und /CAS einen Spaltenadresshinweissignaleingangspin jeweils an. Ferner ist ein Pin SC zum Empfangen eines Systemtaktes von einer CPU (nicht gezeigt) veranschaulicht. In dieser Offenbarung werden verschiedene Ausführungsbeispiele der vorliegenden Erfindung zur Vereinfachung der Erläuterung der erfinderischen Idee auf ein dynamisches RAM angewandt. Es sollte jedoch angemerkt werden, dass andere Speichervorrichtungen wie beispielsweise ein statisches RAM für den gleichen Zweck verwendet werden können. Es sollte ferner angemerkt werden, dass in der nachfolgenden Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung auch auf in einer Speicherzelle gespeicherten Daten in Synchronisation mit dem Systemtakt als einem Referenztakt zugegriffen wird.
• Fig. 3 zeigt eine Erzeugung eines Latenzsignales RCLAT zum Steuern eines Datenausgabepuffers 400 und die Arbeitsweise des Datenausgabepuffers 400, welches das Latenzsignal RCLAT verwendet. In der Zeichnung empfängt ein /RAS- Signalprozessor 100 einen Systemtakt SC, einen /RAS-Mastertakt PIR, und Zeilenadresskombinationssignale RL1-RLm und gibt /RAS-Latenzsignale RLINF1 bis RLINFi und ein Datenausgabespannesignaf PIRD aus, das zum Sicherstellen der Ausgabe von Daten selbst während eines /RAS-Vorladezyklus verwendet wird. Der /RAS- Mastertakt PIR stellt ein Signal dar, das in Synchronisation mit dem Systemtakt SC erzeugt wird, welcher getriggert wird, nachdem das /RAS-Signal in einen aktiven Zyklus eintritt oder freigegeben wurde. Hierbei bezieht sich der Begriff "/RAS- Latenz" auf einen Zeitintervall, der sich von einem Freigabepunkt des /RAS-Signal zu einem Punkt erstreckt, an dem eine Ausgabe in Abhängigkeit von dem /RAS- Signal erzeugt wird. Andererseits empfängt ein /CAS-Signalprozessor 200 einen Systemtakt SC, einen /CAS-Mastertakt PIC, Spaltenadresskombinationssignale CL1-CLn und das Datenausgabespannesignal PIRD, das von den /RAS-Signalprozessor 100 erzeugt wurde, und erzeugt /CAS-Latenzsignale CLINF1 bis CLINFj. Der /CAS-Mastertakt PIC wird wie bei dem Signal PIR in Synchronisation mit dem Systemtakt SC erzeugt, der getriggert wird, nachdem ein /CAS-Signal in einen aktiven Zyklus hineintritt oder freigegeben wurde. Der Begriff "CAS-Latenz" bezieht sich auf einen Zeitintervall, der sich von einem Freigabepunkt des /CAS-Signal zu einem Punkt erstreckt, an dem eine Ausgabe entsprechend dem /CAS-Signal erzeugt wird.
• Die /RAS-Latenzsignale RLINF1-RNLINFi und /CAS-Latenzsignale CLINF1-CLINFj werden jeweils von dem RAS-Signalprozessor 100 und den /CAS-Signalprozessor 200 erzeugt, werden in eine Latenzkombinationsschaltung 300 eingegeben, die logische Gatter wie beispielsweise NOR-Gatter, ein NAND-Gatter und Inverter aufweist. Die Latenzkombinationsschaltung 300 erzeugt das Latenzsignal RCLAT unter Verwendung der /RAS-Latenzsignale RLINF1-RLINFi und der /CAS-Latenzsignale CLINF1-CLINFj, wobei die Informationen der /RAS-Latenzsignale und der /CAS-Latenzsignale in das Latenzsignal RCLAT eingeschlossen werden und gibt das Latenzsignal RCLAT an den Datenausgabepuffer 400 aus. Es kann verstanden werden, dass das Latenzsignal RCLAT Datenübertragungspfade des Datenausgabepuffers 400 und seinen entsprechenden Zeitintervall steuert, bei dem Daten ausgegeben werden. Das Latenzsignal RCLAT dient als das Ausgabe(Freigabesignal /OE in dem herkömmlichen in Fig. 1B gezeigten Datenausgabepuffer. Es sei angemerkt, dass das Latenzsignal RCLAT aus dem /RAS-Signal und dem /CAS- Signal oder aus einem der beiden Signale erzeugt werden kann. Wenn lediglich das /RAS-Signal entsprechend einem Ausführungsbeispiel der vorliegenden Erfindung von Fig. 3 verwendet wird, kann beispielsweise das Latenzsignal RCLAT durch Ändern eines der /RAS-Latenzsingale RLINF1-RLINFj lediglich unter Verwendung des /RAS-Signalprozessors 100 und durch Entfernen des /CAS-Signalprozessor 200 in einen aktiven Zustand und dann durch Eingeben des aktivierten Signales in die Latenzkombinationsschaltung 300 erzeugt werden.
• Fig. 4A und 4B zeigen Beispiele der detaillierten Schaltungskonfigurationen des /RAS-Signalprozessors 100 und des /CAS-Signalprozessors 200, die jeweils in Fig. 3 durch einen Block gekennzeichnet sind. Wie in Fig. 4A gezeigt, weist der /RAS-Signalprozessor 100 einen Schieberegister 110 mit m Taktstufen RCS1- RCSm, m-1 NAND-Gatter RND2-RNDm auf, welche jeweils die Zeilenadress-Signale RL2-RLm und die Spannungen an den Knoten RN2-RNm empfangen, die jeweils in allen Taktstufen außer der ersten Taktstufe angeordnet sind, Inverter 113, 114, die in Reihe zum Zuführung des Datenausgabespannesignales PIRD verbunden sind, das von einem Knoten einer Taktstufe (in dem Fall von Fig. 4A ein Knoten RN3 in der dritten Taktstufe RCS3) extrahiert wurde, an den /CAS-Signalprozessor 200, NAND-Gatter 106 und 108, welche jeweils Signale empfangen, die von zwei benachbarten NAND-Gatter unter den NAND-Gatter RND2-RNDm ausgegeben wurden, andere NAND-Gatter 107 und 109, welche jeweils das Datenausgabespannesignal PIRD empfangen, und die Latch-Schaltungen RNDL1-RNDLi zum Erzeugen von i /RAS-Latenzsignale RLINF1-RLINFi aufweist.
• Diejenigen Latchschaltungen der Latchschaltungen RNDL1-RNDLi, die mit den Taktstufen verbunden sind, die vor (oder auf der linken Seite) einer Taktstufe positioniert sind, von der das Datenausgabespannesignal PIRD extrahiert wird, werden mit den Ausgabesignalen der NAND-Gatter gekoppelt, welche die Signale empfangen, die von den benachbarten beiden Taktstufen unter den Taktstufen RCS2-RCSm ausgegeben wurde, und die restlichen Latchschaltungen der Latchschaltungen RNDL1-RNDLi, die hinter (oder auf der rechten Seite) einer Taktstufe positioniert sind, von der das Datenausgabespannesignal PIRD extrahiert wird, werden mit dem NAND-Gatter gekoppelt, die die Signalausgaben von nachfolgenden drei Taktstufen empfangen. Falls das Datenausgabespannesignal PIRD von einem Knoten RN1 der ersten Taktstufe RCS1 anstatt von einem Knoten RN3 der dritten Taktstufe RCS3 extrahiert wird, empfangen alle Latch-Schaltungen RNDL1- RNDLi jeweils die Ausgangssignale der nachfolgenden drei NAND-Gatter RND2/RND3/RND4; RND5/RND6/RND7; ...; und RNDm-2/RNDm-1/RNDm.
• Die erste Taktstufe RCS1 weist ein Transfergatter TG1 und ein Latch L1 auf, die in Reihe geschaltet sind und empfängt das /RAS-Master-C1ock PIR über in Reihe geschaltenen Inverter I11 und I12 auf. Von den Transfergattern TG1 bis TG10, die in den jeweiligen Stufen eingeschlossen sind, werden p-Typtransfer-Gatter TG1, TG3, TG5, TG7, TG9 und n-Typetransfergatter TG2, TG4, TG6, TG8, TG10 abwechselnd angeordnet und alle werden entsprechend dem Systemtakt SC gesteuert. Wenn dementsprechend der Systemtakt SC in einen "hohen"-Zustand geht, werden alle n-Typetransfergatter TG2, TG4, TG6, TG8, TG10 eingeschalten. Gemäß dem Ausführungsbeispiel von Fig. 4A werden ferner zwei Bits der Ausgabedaten erzeugt, selbst nachdem das /RAS-Signal in den Vorladezyklus eingetreten ist, da das Datenausgabespannesignal PIRD von dem Knoten RN3 der dritten Taktstufe RCS3 extrahiert wird. Die Extrahierposition des Datenausgabespannesignales PIRD kann jedoch in Abhängigkeit davon geändert werden, wieviele Bits der Ausgabedaten selbst während des /RAS-Vorladezyklus erzeugt werden sollen. Die Beziehung zwischen einer Extrahierposition des Datenausgabespannesignales PIRD und der Anzahl der Ausgabedatenbits, die während des /RAS-Vorladezyklus erzeugt werden sollen, wird nachstehend detailliert beschrieben.
• Gemäß Fig. 4B weist der /CAS-Signalprozessor 200 einen Schieberegister 210, der wie bei dem Fall einer Schaltungskonfiguration des in Fig. 4A veranschaulichten / RAS-Signalprozessor 100 aus n Taktstufen CCS 1-CCSn aufgebaut ist, und ebenfalls n NAND-Gatter CND1-CNDn auf, die jeweils Signale an den Knoten CN1- CNn der entsprechenden Taktstufe CCS1-CCSn und Spaltenadresskombinationssignale CL1-CLn empfängt. Von dem NAND-Gatter CND1-CNDn werden die von den zwei benachbarten Taktstufen ausgegebene Signale jeweils an die NAND- Gatter 207 und 209 eingegeben. NAND-Gatter 208 und 210 welche jeweils die Ausgangssignale eines NOR-Gatters 206 zum Empfangen des Datenausgabespannesignales PIRD und eines Schreib-Masterclock PIWR empfangen, um den Zustand des Datenausgabespannesignales PIRD anzuzeigen, zusammen mit den NAND- Gattern 207 und 209 bilden j Latchschaltungen CNDL1-CNDLj zum Erzeugen von j /CAS-Latenzsignale CLINF1-CLINFj.
• Fig. 4C veranschaulicht das Betriebstiming für den Fall, dass das Datenausgabespannesignal PIRD von dem Knoten RN3, wie in Fig. 4 gezeigt, extrahiert wird.
• Ferner zeigt Fig. 4D eine Betriebstiming für den Fall, dass das Datenausgabespannesignal PIRD von einem Knoten RN2 extrahiert wird.
• Gemäß Fig. 4C wird der /RAS-Mastertakt PIR in Synchronisation mit einer steigenden Flanke des Systemtaktes SC auf einem "hohen"-Zustand freigegeben, nachdem das /RAS-Signal sich in einem aktiven Zyklus in einen "niedrigen"-Zustand befindet. Auf ähnliche Weise wird ein /CAS-Mastertakt PIC in Synchronisation mit der steigenden Flanke des Systemtaktes SC in einen "hohen" Zustand freigegeben, nachdem das /CAS-Signal in einen aktiven Zyklus in einem "niedrigen"-Zustand eingetreten ist. Wie in Fig. 4A gezeigt wird das von der Taktstufe RCS1 zugeführte /RAS-Mastertakt PlR zu dem Knoten RN3 bei einer steigenden Flanke des dritten Pulses des Systemtaktes SC übertragen. Es sei angemerkt, dass ein Anfangswert jeder Taktstufe der Schieberegister 110 und 210, die jeweils in Fig. 4A und 4B veranschaulicht sind, sich jeweils in einem "niedrigen"-Zustand befinden und das lediglich das Zeilenadress-Signal RL3 aus den Zeilenadresskombinationssignalen RL2 bis RLm sich in einem "hohen"-Zustand befindet. Auf ähnliche Weise befindet sich lediglich das Signal CL2 unter den Spaltenadresskombinationssignalen CL1 bis CLn auf einem "hohen"-Zustand. Auf eine detaillierte Beschreibung des Setzens der Zeilenadresskombinationssignale wurde verzichtet, da es sich um eine wohlbekannte Technologie handelt. Es sei aus dem vorher Beschriebenen angemerkt, dass einige der Zeilen- und Spaltenadresskombinationssignale anfänglich auf einem "hohen"-Zustand gesetzt werden und dass anfänglich auf einem "hohen"-Zustand gesetzte Signal wird in Abhängigkeit davon bestimmt, wieviele Pulse des Systemtaktes SC nach der Aktivierung des /RAS-Signales oder des /CAS-Signales erzeugt werden sollen. D. h., wie in den Taktdiagrammen gezeigt, werden Ausgabedaten durch einen in Fig. 3 veranschaulichten Datenausgabepuffer 400 bei einer steigenden Flanke eines Pulses P3 des Systemtaktes SC erzeugt, welcher nach dem /RAS-Signal aktiviert wird, wenn lediglich das Signal RL3 unter den Zeilenadresskombinationssignalen RL2-RLm, wie in Fig. 4A gezeigt, dem NAND-Gatter RND3 in einem "hohen"-Zustand zugeführt wird. Ausgabedaten werden durch den in Fig. 3 veranschaulichten Datenausgabepuffer 400 bei einer steigenden Flanke des Pulses P3 des Systemtaktes SC nachdem das /CAS-Signal aktiviert ist, erzeugt, wenn lediglich das Signal CL2 unter den Spaltenadresskombinationssignalen CL1- CLn, wie in Fig. 4B gezeigt, dem NAND-Gatter CND2 in einem "hohen"-Zustand zugeführt wird.
• Die Ausgangssignale der NAND-Gatter RND2, RND4-RNDm außer dem NAND- Gatter RND3 befinden sich alle in einem "hohen"-Zustand, da das Potential an dem Knoten RN3, ein Ausgangssignal der Taktstute RCS3 sich in einem "hohen"- Zustand, das Zeilenadresskombinationssignal RL3 sich in einem "hohen"-Zustand und alle verbleibenden Spaltenadresskombinationssignale RL2, RL4-RLm sich in einem "niedrigen"-Zustand befinden. Andererseits weistdas Datenausgabespannesignal PIRD, welches durch die in Reihe geschalteten Inverter 113 und 114 erzeugt wurde, von dem Knoten RN3 einen aktiven Zyklus in einem "hohen"-Zustand auf, der um drei Pulse des Systemtaktes SC verglichen mit einem aktiven Zyklus in einem "niedrigen"-Zustand des /RAS-Signales verzögert ist. Dies ergibt sich daraus, dass das Datenausgabespannesignal PIRD von der dritten Taktstufe RCS3 eines Schieberegisters 111 extrahiert wird. Wenn dementsprechend das Datenausgabespannesignal PIRD sich in einem "hohen"-Zustand eines aktiven Zyklus befindet, empfängt das NAND-Gatter 106 das Signal in einem "niedrigen"-Zustand, welches von dem NAND-Gatter RND3 zugeführt wird, und daher wird lediglich das /RAS- Latenzsignal RLINF1 in einem "hohen"-Zustand erzeugt, welches ein Ausgangssignal der Latch-Schaltung RNDL1 darstellt.
• Wie in Fig. 3 gezeigt, wird das /RAS-Latenzsignal RLINF1 in einem "hohen"- Zustand der Latenzkombinationsschaltung 300 zugeführt und das Datenausgabespannesignal PIRD wird dem /CAS-Signalprozessor 200 zugeführt. Bei dem /CAS- Signalprozessor 200 von Fig. 4B geht das Potential an den Knoten CN2 der zweiten Taktstufe CCS2 auf einen "hohen"-Zustand bei einer steigenden Flanke des Pulses P3 des Systemtaktes SC, welches erst nachdem der /CAS-Mastertakt PIC auf einem "hohen"-Zustand aktiviert wurde auftaucht. Da ebenfalls lediglich das Signal CL2 unter den Spaltenadresskombinationssignalen CL1-CLn sich entsprechend den vorstehend beschriebenen Zuständen auf einem "hohen"-Zustand befindet, wird lediglich ein Ausgangssignal des NAND-Gatters CND2 unter den NAND-Gattern CND1-CNDn in einem "niedrigen"-Zustand erzeugt. Ferner wird das Datenausgabespannesignal PIRD umgekehrt und dann in ein NOR-Gatter 206 zusammen mit einem Schreibmastertakt PIWR eingegeben, welcher während eines Lesebetriebes auf einem "niedrigen"-Zustand gehalten wird. Ein Ausgangssignal des NOR-Gatters 206 wird in NAND-Gatter 208 und 210 der Latch-Schaltungen CNDL1-CNDLj eingegeben. Daher erzeugen die Latch-Schaltungen CNDL1-CNDLj ähnlich wie in Fig. 4A, die /CAS-Latenzsignale CLINF1-CLINFj in Abhängigkeit von Ausgangssignalen derNAND-GatterCND1-CNDn. Dementsprechend wird lediglich das /CAS-Latenzsignal CLINF1 in einem "hohen"-Zustand ausgegeben, während das Datenausgabespannesignal PIRD sich in einem aktiven Zyklus in einem "hohen"-Zustand befindet. Das /CAS-Latenzsignal CLINF1 wird zusammen mit dem /RAS-Latenzsignal RLINF1 der Latenzkombinationsschaltung 300 von Fig. 3 zugeführt. Schließlich ändert sich lediglich eines unter den /RAS-Latenzsignalen RLINF1-RLINFi, die in die Latenzkombinationsschaltung 300 eingegeben wurden, in einen "hohen"-Zustand und lediglich eines unter den /CAS-Latenzsignalen CLINF1-CLINFj geht auf einen "hohen"-Zustand. Dementsprechend wird das Latenzsignal RCLAT, welches ein Ausgangssignal der Latenzkombinationsschaltung 300 darstellt, in einem "hohen"-Zustand erzeugt, bevor es dem Datenausgabepuffer 400 zugeführt wird. Wie in den Taktdiagrammen gezeigt, werden die Daten, die von der Speicherzelle durch den Datenausgabepuffer 400 erfasst wurden, ausgegeben, da das Latenzsignal RCLAT auf einem "hohen"-Zustand bleibt, während das Datenausgabespannesignaf PIRD auf einem "hohen"-Zustand aufrechterhalten wird. Es sei insbesondere angemerkt, dass zwei Bits der Ausgabedaten erzeugt werden, selbst nachdem das /RAS-Signal in einem Vorladezyklus in einen "hohen"-Zustand eintritt. In herkömmlichen Speichervorrichtungen können jedoch Daten nicht ausgegeben werden, während das /RAS-Signal sich in einem Vorfadezyklus befindet.
• Fig. 4D veranschaulicht im Gegensatz zu dem Diagramm von Fig. 4A ein Lesetiming für den Fall, wenn das Datenausgabespannesignal PIRD von dem Knoten RN2 der zweiten Taktstufe RCS2 extrahiert wird. Dies ist zur Veranschaulichung, dass die Anzahl der Datenbits, die während des /RAS-Vorladezyklus auszugeben sind, frei entsprechend einer Extrahierposition des Datenausgabespannesignales PIRD für den Fall justiert werden kann, dass die Ausführungsbeispiele der vorliegenden Erfindung auf eine Speichervorrichtung angewandt werden. Wie aus dem Timingzustand ersichtlich, wird das Datenausgabespannesignal PIRD mit ·der steigenden Flanke des Pulses P2 des Systemtaktes SC synchronisiert, welches erzeugt wird, nachdem das /RAS-Signal aktiviert wurde, und dann auf einen "hohen"-Zustand aktiviert wird. Wenn dies ebenfalls mit dem Punkt der /CAS- Aktivierung, wie in Fig. 4C gezeigt, verglichen wird, wird die in Fig. 4C gezeigt /CAS-Aktivierung um einen Zyklus des Systemtaktes SC verzögert. Daher wird es offensichtlich, dass das /CAS-Latenzsignal CLINF1 in die Latenzkombinationsschaltung 300 von Fig. 3 eingegeben wird, nachdem es um einen Systemtaktzyklus verzögert wird, wenn es mit dem /RAS-Latenzsignal RLINF1 verglichen wird. Dementsprechend ändert sich das Latenzsignal zum Steuern des Datenausgabepuffers 400 auf einen "hohen"-Zustand, wenn das /RAS- und das /CAS-Latenzsignal RLINF1 und CLINF1 beide auf einen "hohen"-Zustand freigegeben werden, wodurch der Datenausgabepuffer 400 zum Ausgeben der Daten freigegeben wird. Ferner wird die Anzahl der Ausgabedatenbits, die nachdem das /RAS-Signal vorgeladen wurde, gesichert sind, 1, da die Aktivierungsperiode des Datenausgabespannesignal PIRD um ein Systemtaktzyklus hinsichtlich des Falles von Fig. 4C verkürzt wird. Wie in Fig. 4C und 4D gezeigt, kann die Anzahl der Ausgabedaten, die erzeugt wurden, nachdem das /RAS-Signal entsprechend einer Extrahierposition des Datenausgabespannesignales PIRD vorgeladen wurde, frei erweitert oder verkürzt werden, bevor ein nächster /RAS-Zyklus beginnt, d. h., während einer Zeitspanne ohne die Zeit, die zum Abgleichen und zum Vorladen der Eingabe/Ausgabeleitungen benötigt wird.
• Gemäß Fig. 5, welches ein weiteres Ausführungsbeispiel der vorliegenden Erfindung zeigt, weisen ein /RAS-Signalprozessor 100' und ein /CAS-Signalprozessor 200', Schieberegister auf, welche jeweils Taktstufen aufweisen, die die gleiche Struktur wie die der Schiebewiderstände 110 und 210 von Fig. 4A und Fig. 4B aufweisen, aber die Anzahl der in den Schieberegistern eingeschlossenen Taktstufen ist um eins weniger als die der Schiebewiderstände 110 und 210 von Fig. 4A und Fig. 4B. Ferner ist eine Schiebestufe 305 mit einem Ausgang der Latenzkombinationsschaltung 300 von Fig. 3 verbunden, um das Latenzsignal RCLAT durch die Schiebestufe 305 zu erzeugen. Die anderen Konfigurationen sind dieselben, wie bei dem vorstehend beschriebenen Ausführungsbeispiel der vorliegenden Erfindung. Das detaillierte Schaltbild des /RAS-Signalprozessors und des ICAS- Signalprozessors 100', 200' von Fig. 5 ist jeweils in Fig. 6A und 6B veranschaulicht. Das Taktdiagramm von Fig. 6C zeigt eine Datenleseoperation für den Fall, wenn das Datenausgabespannesignal PIRD von einem Knoten RN2 der zweiten Stufe RCS2 eines Schieberegisters des in Fig. 6A gezeigten /RAS-Signalprozessors 100', extrahiert wird. Das Taktdiagramm von Fig. 6B zeigt eine Datenleseoperation für den Fall, wenn das Datenausgabespannesignal PIRD von einem Knoten RN1 der ersten Stufe RCS1 extrahiert wird. Ein Betrieb gemäß einem anderen in Fig. 5 sowie in Fig. 6A bis 6D gezeigten Ausführungsbeispiel der vorliegenden Erfindung überlappt mit der Beschreibung des Ausführungsbeispieles der vorliegenden Erfindung, welches in Fig. 3 und Fig. 4A bis 4D gegeben wurde, und wird daher nicht weiter beschrieben.
• In den vorstehend beschriebenen Ausführungsbeispielen der vorliegenden Erfindung wurde das Latenzsignal RCLAT als ein Signal mit Informationen über das /RAS- Signal und das /CAS-Signal beschrieben. Es kann entweder unter Verwendung des /RAS-Signales oder des /CAS-Signales erzeugt werden. Wenn beispielsweise das /RAS-Signal lediglich in der Schaltung von Fig. 3 verwendet wird, wird eines unter den /RAS-Latenzsignalen RLINF1-RLINFi in einen aktiven Zustand lediglich unter Verwendung des RAS-Signalprozessors 100 geändert und der Latenzkombinationsschaltung 300 zugeführt, ohne Konfigurieren des /CAS-Signalprozessors 200 zum Erzeugen des /CAS-Latenzsignales.
• Die vorstehend beschriebenen Beispiele der Speichervorrichtung der vorliegenden Erfindung können Ausgabedaten in Synchronisation mit dem Systemtakt CAS steuern, welcher von einer fernen Quelle unter Verwendung von Informationen über die /RAS- und/oder /CAS-Adresshinweissignale zugeführt wird. Daher können Ausführungsbeispiele der Erfindung eine Speichervorrichtung erlauben, die einen Hochfrequenztakt verwendet, die von der CPU zugeführt wird, um die Datenausgabe für eine größere Betriebsgeschwindigkeit zu kontrollieren. Desweiteren können Ausführungsbeispiele der Erfindung in der Lage sein, normale Ausgabedaten selbst nach dem /RAS-Vorladen zumindest bis zum Beginn des nächsten /RAS-Zyklus zu erzeugen. Daher können Ausführungsbeispiele der vorliegenden Erfindung mehr Ausgabedaten erzeugen, als die Anzahl der Ausgabedaten, die durch herkömmliche Speichervorrichtungen während eines /RAS-Zyklus erzeugt werden.

Claims (6)

1. Synchrone Halbleiterspeichervorrichtung (10), mit

einem Datenausgabepuffer (400) zum Ausgeben von in der Speichervorrichtung (10) gespeicherten Daten nachdem ein Adresshinweissignal (CAS) aktiviert wurde, und

einem Latenzsignal-Verarbeitungsmittel (300),

dadurch gekennzeichnet, dass das Latenzsignal-Verarbeitungsmittel (300) auf ein Latenzsignal (RLiNF1 bis RLINFi; CLINF1 bis CLINFi) zum Steuern der Datenausgabespanne anspricht und ein Datenausgabepuffer-Steuersignales (RCLAT) zum Steuern des Datenausgabepuffers (400) erzeugt, um die Anzahl der während des RAS-Vorladezyklus auszugebenden Datenbits frei einzustellen, wobei das Datenausgabepuffer-Steuersignal (RCLAT) mit dem Taktsignal (SC) synchronisiert und mit dem Latenzsignaf (RLINF1 bis RLINFi; CLINF1 bis CLINFi) korreliert wird, und der Datenausgabepuffer (400) Daten durch Steuerung des Datenausgabepuffer- Steuersignales (RCLAT) als das Ausgabe-Freigabe-Signal ausgibt, wobei der Datenausgabepuffer (400) Daten selbst während einer Speichervorladeperiode (RAS PRECHARGE) der Speichervorrichtung (10) ausgibt.

2. Synchrone Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Adress-Hinweissignal (RAS, CAS) ein Zeilenadress-Hinweissignal (RAS) darstellt.

3. Synchrone Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Adress-Hinweissignal (RAS,CAS) ein Spaltenadress-Hinweissignal (~) darstellt.

4. Synchrone Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Adress-Hinweissignal (RAS, CAS) sowohl ein Zeilenadress-Hinweissingal (RAS) als auch ein Spaltenadress-Hinweissignal (CAS) darstellt.

5. Synchrone Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Taktsignal (SC) von einer externen Quelle zugeführt wird.

6. Synchrone Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Vorrichtung aufweist:

erste Verschiebemittel mit einer Vielzahl von Taktstufen zum Übertragen des Zeilenadress-Hinweissignales in Abhängigkeit von einem Takt mit einem vorbestimmten Zyklus,

Mittel zum Extrahieren eines Datenausgabe-Spannesignales aus einer vorherbestimmten Stufe unter den Stufen des ersten Verschiebemittels,

erste das Datenausgabe-Spannesignal empfangende Kombiniermittel zum Erzeugen einer Vielzahl von ersten Latenzsignalen mit Informationen über das Zeilenadress-Hinweissignal durch Kombinieren von Zeilenadress-Signalen und den Signalen, die von den jeweiligen Taktstufen des ersten Verschiebemittels extrahiert werden,

zweite Verschiebemittel mit einer Vielzahl von Taktstufen zum Übertragen des Spaltenadress-Hinweissignales in Abhängigkeit von dem Takt,

zweite das Datenausgabe-Spannesignal empfangende Kombiniermittel zum Erzeugen einer Vielzahl von zweiten Latenzsignalen mit Informationen über das Spaltenadress-Hinweissignal durch Kombinieren von Spaltenadress-Signalen und den Signalen, die von den jeweiligen Taktstufen des zweiten Verschiebemittels extrahiert werden, und

dritte die ersten und zweiten Latenzsignale empfangende Kombiniermittel zum Erzeugen eines Datenausgabe-Steuersignales für den Datenausgabepuffer.