CN1054940C

CN1054940C - 同步半导体存储器装置的数据输出缓冲器

Info

Publication number: CN1054940C
Application number: CN93114141A
Authority: CN
Inventors: 李镐哲
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1992-10-02
Filing date: 1993-09-30
Publication date: 2000-07-26
Anticipated expiration: 2013-09-30
Also published as: EP0591008B1; EP1026692A3; DE69329410D1; JP3717949B2; EP1026692A2; DE69332728D1; US5384750A; EP1026692B1; KR950010564B1; DE69329410T2; CN1089748A; EP0591008A2; EP0591008A3; KR940010083A; TW229308B; DE69332728T2; JPH06203563A

Abstract

一种数据输出缓冲器用来同步半导体存储装置，与外部时钟同步地进行数据的读/写，半导体存储装置包括第一移位寄存器，含有转送RAS信号的大量时钟级；从第一移位电路预定级取出数据输出边缘信号的电路；第一锁存电路，产生具有RAS信号信息的大量第一等待信号；第二移位电路，具传送CAS信号的大量时钟级；第二锁存电路，产生含CAS信号信息的大量第二等待信号；等待组合电路，接收第一和第二等待信号，以产生数据输出控制信号到数据输出缓冲器。

Description

同步半导体存储器装置的数据输出缓冲器

本发明是关于半导体存储装置，更具体地说是关于与外部提供时钟同步的进行数据读写操作的同步半导体存储器装置的数据输出缓冲器。

动态RAM，典型的可读/可写存储器，是由外部电路例如CPU分别提供和地址迭通脉冲(以后称为“RAS”)和列地址迭通脉冲(以后称为“CAS”)信号，以对存储单元进行读和/或写数据。图1A示出了通常使用的动态RAM的读周期的时序图，在 RAS信号(被表示为RAS信号的非信号)被启动的“低”状态后，行地址信号RA被输入到存储器装置，在 CAS信号(被表示为CAS的非信号)被启动到“低”状态后，输入到地址信号CA，与此同时RAS信号一直保持在有效的周期。结果，读出放大器读出对应地址信号输入的存储器单元的存储数据。读出的数据通过数据输出缓冲器读出，当上述情况发生时，根据输出启动信号OE(见图1B)接通或者断开数据输出缓冲器的数据道径，众所周知，输出启动信号 OE是由CPU提供的控制时钟和存储器芯片为数据读出而产生的信号产生的。在惯例的动态RAM中，在一个 CAS周期内，在页模式的情况仅输出数据的一二进制位被读出，而在半字节的模式下输出数据的四位被读出，一旦 RAS信号去启动而进入预冲电周期时，就禁止数据的读出操作，在实际上，在每一个读周期内，从 RAS信号的启动点到对应 RAS信号实质上已产生输出数据的那点的时间间隔t_RAC复盖是必须要求的，在一个 RAS周期内从芯片内数据输出到下一个RAS周期再读出下一个数据的时间间隔内，数据输入/输出线被补偿并进行预充电，这很明显，上述的时间间隔t_RAC要比补偿和预充电数据输入/输出线所须的时间要长得多，这就是说，当前数据输出周期和下一个数据输出周期之间产生的时间损失是不必要的。

同样，根据各种控制信号惯例的动态RAM非同步地进行数据存取操作，近而，在当前的和下一个读周期之间在读和写周期之间内和在当前的和下一个写的周期内的各种时间间隔内，数据总线和输入/输出总线被补偿和进行预充电，而由集成电路构成的存储器装置在接收从CPU来的TTL电平信号，在使用它们之前需把它们变换成CMOS电平信号。众所周知直到现在为止CPU的操作速度已经改进和远远超过存储器装置的速度，使存储器的操作更快的需要，以缩短数据存取时间，在制造者中普遍地增加了这种想法。

但由于它们各自的操作结构，使得惯用的异步动态RAM的操作速度仅能起增加到一定程度而不能再增加了。为了解决这个问题，这就需要发展这样的存储器装置即该装置能够与由CPU提供的外部时钟同步地进行数据读/写操作。

因此本发明的目的是提供一种能够有效地进行数据操作的并用来使存储器装置与外源提供时钟同步操作的数据输出缓冲器。

本发明的另一个目的是提供一个控制装置能够在 RAS预充电周期输出数据的数据输出缓冲器的半导体存储装置。

本发明的另一个目的是提供一个半导体存储器装置，该装置具有一能控制数据输出缓冲器与外源提供的时钟同步的装置。

根据本发明的一个方面，半导体存储器装置包括了第一个移位寄存器，该寄存器具有大量的时钟级为传送 RAS信号以响应时钟；一电路，该电路从第一个移位电路的各级中的某一预定级中取出数据输出边缘信号；第一个锁存器电路组，其中每一个接收输出边缘信号，通过把诸行地址信号和从第一个移位电路的相应的时钟级取出的信号组合以产生包括 RAS信号的信息的大量的第一个等待诸信号；第二个移位电路，该电路具有大量的时钟级以传送 CAS信号以响应时钟；第二个锁存电路组，其中每一个接收数据输出边缘信号，通过把列地址诸信号和从第二个移位电路的相应的时钟级取出的诸信号组合，以产生包括 CAS信号的信息的大量的第二等待诸信号；和接收第一和第二等待信号组的等待组合电路，以产生数据输出控制信号到数据输出缓冲器，这样，在 RAS预充电周期内数据输出缓冲器能产生数据输出。

仅作为实例参考附图将更详细地介绍本发明。

图1是用来描述惯用动态RAM的数据输出过程的时序图；

图1B是惯用动态RAM数据输出缓冲器的电路图；

图2示出了使用外部系统时钟的应用了本发明的动态RAM的管脚图；

图3是根据本发明实施例的数据输出缓冲器的线路原理图和它的控制线路原理图。

图4A是在图3示出的 RAS信号处理器100的详细的电路图；

图4B是在图3示出的 CAS信号处理器200的详细的电路图；

图4C是依图3的读操作示例的时序图；

图4D是依图3的读操作另一个示例的时序图；

图5是依本发明另一个实施例的数据输出缓冲器的线路原理图和它的控制线路；

图6A是图5内所示 RAS信号处理器100’的详细电路图；

图6B是图5所示 CAS信号处理器200’的详细电路图；

图6C是依图5的读操作的一个实施例的时序图；

图6D是依图5的读操作的另一个实施例的时序图；

依本发明的数据输出缓冲器应用到存储器装置10，该装置处理所有的信号以响应由外源提供的时钟(以后称为“系统时钟”)，如图2所示，它示意地给出了与系统时钟SC同步操作的同步动态RAM的基本管脚结构图。在图中，Vcc表示电源针脚， W是写控制信号输入针脚，D_IN是数据输入针脚，A0-A10是地址输入针脚，Dout是数据输出针脚，TF是测试针脚，V_SS是接地针脚， RAS是行地址选通脉冲输入针脚， CAS是列地址选通信号输入针脚，而，以CPU未示出接收系统时钟的针脚SC也示出，在该公开中，本发明的各种实施例将使用动态RAM，以简化解释发明的概念，应注意，然而，其它的存储器装置例如静态RAM也能用来作同样的目的使用，还应注意的是，在下面描述本发明的实施例中，存储单元的数据是同步系统时钟并以它为参考时钟进行存取的。

图3示出了产生等待信号RCLAT以控制数据输出缓冲器400和数据输出缓冲器400如何操作使用等待信号RCLAT，在图中，RAS信号处理器100接收系统时钟SC， RAS主时钟PIR和行地址组合信号RL1-RLm和输出 RAS等待信号RLINF1至RLINFi，和甚至在 RAS预充电周期间数据输出边缘信号PIRD能确保数据输出 RAS主时钟PIR是在 RAS信号已经进入有效周期或者已经被启动后为同步系统时钟SC触发而产生的信号，这里术语“ RAS等待”是指一个时间间隔，该间隔从 RAS信号启动点到对应 RAS信号已产生输出所包括的时间间隔，另一方面，CAS信号处理器200接收系统时钟SC， CAS主时钟PIC，列地址组合信号CL1-CLn和由 RAS信号处理器100产生的数据输出边缘信号PIRD和产生 CAS等待信号CLINF1到CLINFj， CAS主时仲信号PIC，和PIR的信号的情况一样，是在 CAS信号已经进入有效周期或已经被启动以后由同步系统时钟SC而触发产生的信号，术语“ CAS等待”是指一个时间间隔，它是从 CAS信号的启动点到对应 CAS信号产生输出的时间点所包括的时间间隔。

由 RAS信号处理器100和 CAS信号处理器200分别产生的 RAS等待信号RLINF1-RLINFi和 CAS等待信号CLINF1-CLINFj均输入到等待组合电路300，它包括有逻辑门电路例如或门，与非门和反相器，等待组合电路300使用RAS等待信号，RLINF1-RLINFi和 CAS等待信号CLINF1-CLINFj产生包括 RAS等待信号和 CAS等待信号的等待信号RCLAT，然后输入等待信号RCLAT到数据输出缓冲器400，可以这样理解，等待信号RCLAT控制着数据输出缓冲器400的数据传输路径和数据输出的时间间隔，等待信号RCLAT作为图1B所示惯用的数据输出缓冲器的输出启动信号OE应注意，等待信号RCLAT能由 RAS信号和 CAS信号共同产生或由这些信号中任一个产生，例如根据本发明图3实施例仅使用RAS信号时，在仅使用 RAS信号处理器100时通过变化 RAS等待信号RLINF1-RLINFj中的一个为有效状态时产生等待信号RCLAT和移去 CAS信号处理器200和输入有效的信号进入组合电路300。

图4A和4B是在图3中分别用方框标出的 RAS信号处理器100和 CAS信号处理器200的详细电路组态的实例，如图4A所示， RAS信号处理器100是由移位寄存器110组成，它包括有m个时钟级RCS1-RCSm，m个与非门RND2-RNDm每个分别地接收行地址信号RL2-RLm和分别位于所有时钟级(不算第一时钟级)的节点RN2-RNm的电压，反相器113、114串联联接以提供数据输出边缘信号PIPD，该信号从某一时钟级的结点取出(在图4A的情况，在第三时钟级RCS3的结点RN3)送到 CAS信号处理器200，与非门106和108每个接收与非门RND2-RNDm当中两个相邻与非门的输出信号，另外的与非门107和109每个分别接收数据输出边缘信号PIRD，和j个锁存电路RNDL1-RNDLi产生第i个 RAS锁存信号RLINF1-RLINFi。

在锁存器RNDL1-RNDLi当中，与数据输出边缘信号PIRD被取出的时钟级之前的(或左手测的)那些时钟级所联的相应的锁存器电路，联连到接收时钟级RCS2-RCSm中相邻两个时钟级的输出信号的与非门的输出信号，位于数据输出边缘信号PIRD被取出的时钟级的后边(右手侧)的余下的锁存电路联接到接收连续三个时钟级输出信号的与非门，如果数据输出边缘信号PIRD是从第一时钟级RCS1的节点RN1中取出而不是从第三时钟级RCS3的节点RN3，所有锁存电路RNDL1-RNDLi分别连续接收三个与非门RND1/RND2/RND3；RND4/RND5/RND6……和RND_m-2/RND_m-1/RNDm。

第一个时钟级RCS1是由转送门TG1和锁存器L1相串联和通过反相器111和112相串联接收 RAS主时钟PIR所组成，转送门TG1-TG10包括在相应的各级中，P-型传送门TG1、TG3、TG5、TG7、TG9和n-型转送门TG2、TG4TG6、TG8、TG10分别设置并且都受系统时钟SC的控制，当系统时钟SC进入“高”状态时，n型传送门TG2、TG4、TG6、TG8、TG10都打开，根据图4A的实施例，甚至在RAS信号已经进入预充电周期之后进一步产生两个输出数据，这是因为数据输出边缘信号PIRD是从第三个时钟级RCS3的节点RN3取出的，然而，甚至在 RAS预充电周期内根据应产生多少个输出数据位而改变数据输出边缘信号PIRD的取出位置。数据输出边缘信号PIRD的取出位置和在 RAS预充电周期内希望产生输出数据位的数目之间的关系将在下面详细地加以解释。

参看图4B， CAS信号处理器200具有移位寄存器210、它和在图4A示出的 RAS的信号处理器100电路组态的情况一样由n个时钟级CCS1-CCSn，以及n个与非门CND1-CNDn每一个接收相应时钟级CCS1-CCSn的结点CN1-CNn的信号和列地址组合信号CL1-CLn。从两个相邻时钟级输出的信号分别输入到相邻与非门207和209，与非门208和210各接收或非门206的输出信号或非门206接收数据输出边缘信号PIRD和写主时钟PIWR到通知数据输出边缘信号PIRD的状态，此与非门208和210和与非门207和209一块构成j个锁存器电路CNDL1-CNDLj以产生了个等待信号CLINF1-CLINFj。

参看图4C，在 RAS信号已经进入有效周期的“低”状态后，RAS时钟PIR与系统时钟SC的上升缘同步被启动到“高”状态。类似地，在 CAS信号已经进入到有效周期并在“低”状态后， CAS主时钟PIC与系统时钟SC的上升缘同步被启动到“高”状态。如图4A所示，提供到时钟级RCS1的 RAS主时钟PIR在系统时钟SC的第三个脉冲的上升沿被传送到节点RN3。应注意，分别在图4A和4B示出的移位寄存器110和210的每-时钟初始值是在“低”状态和仅仅在行地址组合信号RL2-RLm中的行地址信号RL3是在“高”状态。类似地，仅仅在列地址组合信号CL1-CLn中的信号CL2是在“高”状态。这里省略设置行地址组合信号的详细描述因为这是该领域的公知技术。如前所述，行和列地址组合信号和一些初始设置到“高”状态和信号初始设置“高”状态是由在 RAS信号或 CAS信号有效以后多少个系统时钟SC脉冲应该被产生而决定的。这就是，如时间图所示，仅当在图4A所示行地址组合信号RL2-RLm中的信号RL3被提供给与非门RND3是“高”状态时，在 RAS信号是有效的以后所产生的系统时钟SC的脉冲P3的上升缘输出数据是由图3所示的数据输出缓冲器400产生。仅当图4B所示的列地址组合信号CL1-CLn中的信号CL2提供给与非门CND2是“高”状态时在 CAS是有效的以后在系统时钟SC的脉冲P3的上升缘输出数据通过图3所示的数据缓冲器400产生。

由于节点RN3的电位，时钟级RCS3的输出，是在“高”状态，除与非门RND3外与非门RND2，RND4-RNDm的输出均在“高”状态，行地址组合信号RL3是在“高”状态，和所有其余的行地址组合信号RL2，RL4-RLm是在“低”状态。另一方面，通过串联联接并从节点RN3的反相器113和114产生的数据输出边缘信号PIRD在有效周期是“高”状态，但和 RAS信号在有效周期是“低”状态相比较，该“高”状态已经延迟了系统时钟SC的三个脉冲，这是因为数据输出边缘信号PIRD是从移位寄存器110的第三个时钟级RCS3中取出的。依此，当数据输出边缘信号PIRD在有效周期是“高”状态，与非门106从与非门RND3接收“低”状态信号，仅仅锁存器电路RLDL1的输出的RAS等待信号RLINF1是“高”状态。

如图3所示， RAS等待信号RLINF1的“高”状态提供给等待组合电路300和数据输出边缘信号PIRD提供给 CAS信号处理器200。在图4B在 CAS信号处理器200中在 CAS主时钟PIC已经启动为“高”状态后，而首先出现的系统时钟SC的脉冲P3的上升缘，第二个时钟级CCS2的节点CN2的电位升到“高”状态，同样，由于仅到地址组合信号CL1-CLn中的信号CL2根据前述的情况是在“高”状态，在与非门CND1-CNDn当中仅仅与非门CND2的输出变为“低”状态。近而，数据输出边缘信号PIRD被反相，然后，和在读操作时去启动为“低”状态的写主时钟PIWR一块输入到或非门206。或非门206的输出送到锁存电路CNDL1-CNDLj的与非门208和210。因此，类似于图4A，锁存器电路CNDL1-CNDLj产生 CAS等待信号CLINF1-CLINFj以响应与非门CND1-CNDn的输出。依此， CAS等待信号CLINF1是输出“高”状态而数据输出边缘信号PIRD在有效周期是“高”状态。 CAS等待信号CLINF1和 RAS等待信号RLINF1一块提供给图3的等待组合电路300，最后，如图3所示，仅输入到等待组合电路300内的 RAS等待信号RLINF1-RLINFj中的一个变为“高”状态。依此，在送入到数据输出缓冲器400之前，等待组合电路300的输出的等待信号RCLAT变为“高”状态。如时序图所示，由于等待信号RCLAT保持在“高”状态而同时数据输出边缘信号PIRD也维持在“高”状态，从存储阵列通过数据输出缓冲器400已经输出的数据进行输出。应特别注意的是，甚至在 RAS信号进入了预充电周期在“高”状态后仍产生两位输出数据，然而在惯用的存储装置中，在 RAS信号在预充电周期是不能输出数据的。

和图4A的图不一样，图4D示出了读时间的情况，其中数据输出边缘信号PIRD是从第二个时钟级RCS2结点RN2取出的，在本发明的实施例应用到存储装置的情况下根据数据输出边缘信号PIRD取出的位置可以看出，在 RAS预充电周期内要被输出的数据位的数目可以自由地调整。因为这可通过时间状态了解。数据输出边缘信号PIRD与在 RAS信号已经有效后而产生的系统时钟SC的脉冲P2的上升沿同步地产生和随后激活(即触发)为“高”状态。同样，当比较图4C中的 CAS触发点时，图4C所示的CAS的触发延迟了系统时钟SC的一个周期，这很明显，当和RAS等待信号RLINF和比较时在延迟一个系统时钟周期后CAS等待信号CLINF1被输入到图3等待组合电路300。依此，当 RAS和 CAS等待信号RLINF和CLINF两者均启动到“高”状态时，控制数据输出缓冲器400的等待信号RCLAT变为“高”状态，这样启动数据输出缓冲器400去输出数据。相应图4C的情况，由于数据输出边缘信号PIRD的触发周期被缩短了一个系统时钟周期，确保的输出数据位的数目在RAS信号已经被预充电后变为一位，如图4C和4D所示，根据数据输出边缘信号PIRD的取出位置，在 RAS信号已被预充电以后产生的输出数据的数目在下一个 RAS周期开始前能够自由地增加或减少；这就是说，在该时间间隔中排除了补偿和预充电输入输出线所需要的时间。

参看图5，它给出了本发明的另外一个实施例， RAS信号处理器100’和 CAS信号处理器200’分别包括了移位寄存器，每一个时钟级的结构和图4A和4B的移位寄存器110和210的结构是相同的，但包括在移位寄存器内的时钟级的数目每一个均比在图4A和4B的移位寄存器110和210的时钟级的数目少一个。近而，移位级350联到图3等待组合电路300的输出，这样通过移位级350产生等待信号RCLAT，其它的组态如前述的本发明的实施例相同。图5的RAS信号处理器和 CAS信号处理器100’，200’的详细电路图分别在图6A和6B中示出。图6C的时序图给出了数据的读操作情况，其中，数据输出边缘信号PIRD是从图6A的 RAS信号处理器100’的移位寄存器的第二级RCS2中取出。图6D的时序图给出了读操作的情况，其中，数据输出边缘信号PIRD是从第一级RCS1的节点RN1取出。根据在图5和图6A-6D示出的本发明的另一个实施例的操作和在图3和图4A-4D的本发明的实施例重复，因此就不再叙述了。

在前叙本发明的实施中，等待信号被描述为具有 RAS信号和 CAS信号的信息的信号，它可由 RAS信号或 CAS信号产生。例如在图3的电路中仅使用 RAS信号的情况下，在仅使用 RAS信号处理器100的情况下， RAS等待信号RLINF1-RLINFj中的一个变为启动的状态，并提供给等待组合电路300，而无须CAS信号处理器200以产生 CAS等待信号。

到目前为止的叙述，根据使用 RAS和/或 CAS地址选用信号的信息，本发明的存储器装置能够控制输出数据与外源提供的系统时钟SC同步。因此，本发明允许使用由CPU提供的高频时钟的存储器装置在较快的操作速度下有效地控制数据输出。近而，甚至在RAS预充电后至少直到下一个 RAS周期开始时，本发明能产生正常的数据输出。因此，在一个 RAS周期内本发明能够产生的输出数据比用惯用的存储器装置产生的输出数据的数目要多。

Claims

1.一种同步的半导体存储装置，包括：

存储装置，用以存储数据；和

数据输出缓冲装置，响应数据输出缓冲信号以输出存储在存储装置的数据；

其特征在于：

等待信号处理装置，响应时钟信号、地址选通信号和组合信号而产生所说数据输出缓冲器控制信号、以控制来自所说数据输出缓冲器的数据输出，

其中由所说等待信号处理装置产生的数据输出缓冲器控制信号与所说时钟信号同步，且当所说地址选通信号为有效时，该数据输出缓冲器控制信号至少在第一周期是有效的，当所说地址选通信号为无效时的存储器预充电期间，该数据输出缓冲器控制信号也至少在第二周期是有效的，所说数据输出缓冲器既在所说第一周期也在所说第二周期期间输出在所说存储装置中所存储的数据。

2.如权利要求1的半导体存储装置，其特征是；所说的地址选通信号是行地址选通脉冲信号。

3.如权利要求1的半导体存储装置，其特征是；所说的地址选通信号是列地址选通脉冲信号。

4.如权利要求1的半导体存储装置，其特征是；所说的地址选通信号是行和列地址选通脉冲信号。

5.如权利要求1的半导体存储装置，其特征是；所说的时钟是由外源提供的。

6.如权利要求1的半导体存储装置，其特征是；所说的组合信号是地址组合信号。

7.一种在地址选通信号和时钟信号控制下工作的包括输出缓冲器的同步半导体存储装置，其特征是，该装置包括：

有多个时钟级的移位装置，用以在所说时钟信号控制下将所说选通信号移过该移位装置；

数据取出装置，从所说时钟级中之一的预定节点取出数据输出边缘信号；

响应所说数据输出边缘信号、输入地址信号和从所说时钟级的输出，用以产生数据输出缓冲控制信号的装置，以控制所说数据输出缓冲器的数据输出。

8.根据权利要求7的同步半导体存储装置，其特征是，所说数据输出缓冲器控制信号当所说地址选通信号为有效时至少在第一周期是有效的，且当所说地址选通信号为无效时的存储器预充电周期期间至少在第二周期也是有效的，所说数据输出缓冲器在所说第一和第二周期期间输出存储在所说存储装置中的数据。

9.如权利要求7的半导体存储装置，其特征是；由半导体存储器装置的外源提供所述的时钟信号。

10.具有数据输出缓冲器并接收行地址选通信号和列地址选通信号的半导体存储装置，其特征是，该装置包括：

具有大量时钟级的第一移位装置，响应具有预定周期的时钟以使传送所说行地址选通信号；

从所说第一移位装置的级中的一预定级取出数据输出边缘信号的装置；

第一组合装置，接收所说数据输出边缘信号，通过组合行地址信号和由所说第一移位装置的各自的时钟级取出的信号，以产生具有所述行地址选通信号的信息的大量的第一等待信号；

第二移位装置，具有用于传送响应所说时钟的所说列地址选通信号的大量的时钟级；

第二组合装置，接收所说的数据输出边缘信号，通过组合列地址信号和所说第二移位装置的各自的时钟级取出的信号，产生包含有列地址选通信号信息的大量第二等待信号；和

第三组合装置，接收所说第一和第二等待信号以产生所说数据输出缓冲器的数据输出控制信号。

11.如权利要求10的半导体存储装置，其特征是，从半导体存储装置的外源提供所说的时钟。