JPH1166900A - 半導体装置 - Google Patents
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- JPH1166900A JPH1166900A JP9220288A JP22028897A JPH1166900A JP H1166900 A JPH1166900 A JP H1166900A JP 9220288 A JP9220288 A JP 9220288A JP 22028897 A JP22028897 A JP 22028897A JP H1166900 A JPH1166900 A JP H1166900A
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Abstract
(57)【要約】
【課題】半導体メモリの各々の出力データを直接外部に
出力することなく、さらには、半導体メモリの出力デー
タのスイッチングスピードを低下させたり、消費電力を
増大させることなく、半導体メモリのテストを行うこと
ができる半導体装置を提供すること。 【解決手段】第１のテストモードにおいて、半導体メモ
リから出力される各々の出力データとこれに各々対応す
る出力期待値データとを比較し、各々の出力データに対
応する比較結果の全てをワイヤードオア接続して外部出
力ピンから出力するようにし、第２のテストモードにお
いて、電源電流の変化によって半導体メモリの良否を判
定するテスト回路自身の故障を検出するようにしたこと
により、上記課題を解決する。
出力することなく、さらには、半導体メモリの出力デー
タのスイッチングスピードを低下させたり、消費電力を
増大させることなく、半導体メモリのテストを行うこと
ができる半導体装置を提供すること。 【解決手段】第１のテストモードにおいて、半導体メモ
リから出力される各々の出力データとこれに各々対応す
る出力期待値データとを比較し、各々の出力データに対
応する比較結果の全てをワイヤードオア接続して外部出
力ピンから出力するようにし、第２のテストモードにお
いて、電源電流の変化によって半導体メモリの良否を判
定するテスト回路自身の故障を検出するようにしたこと
により、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、搭載される半導体
メモリの良否判定を容易化するテスト回路を有する半導
体装置に関するものである。
メモリの良否判定を容易化するテスト回路を有する半導
体装置に関するものである。
【０００２】
【従来の技術】半導体装置において、搭載される半導体
メモリのテストは、例えばテスト回路によって半導体装
置を半導体メモリのテストモードに移行させた後、外部
入力ピンから所定の入力データを半導体メモリの各入力
端子へ直接入力し、この入力信号に応じて半導体メモリ
の出力端子から出力される全ての出力データを外部出力
ピンから直接出力し、この出力データを出力期待値デー
タと順次比較照合することによって行われる。
メモリのテストは、例えばテスト回路によって半導体装
置を半導体メモリのテストモードに移行させた後、外部
入力ピンから所定の入力データを半導体メモリの各入力
端子へ直接入力し、この入力信号に応じて半導体メモリ
の出力端子から出力される全ての出力データを外部出力
ピンから直接出力し、この出力データを出力期待値デー
タと順次比較照合することによって行われる。
【０００３】ここで、図２に、半導体メモリのテスト回
路を有する半導体装置の一例の構成概念図を示す。同図
に示されるように、半導体装置５０は、半導体メモリ５
２、この半導体メモリ５２のテスト回路となるマルチプ
レクサ５６，５８、入力バッファ６０、出力バッファ６
２、および、これらの構成要件以外の部分を概念的に示
す内部回路５４を有する。
路を有する半導体装置の一例の構成概念図を示す。同図
に示されるように、半導体装置５０は、半導体メモリ５
２、この半導体メモリ５２のテスト回路となるマルチプ
レクサ５６，５８、入力バッファ６０、出力バッファ６
２、および、これらの構成要件以外の部分を概念的に示
す内部回路５４を有する。
【０００４】半導体装置５０において、半導体メモリ５
２の入力端子ＩＮには、半導体メモリ５２への入力デー
タとして、マルチプレクサ５６の出力信号が入力され、
その出力端子ＯＵＴから出力される出力データは、内部
回路５４およびマルチプレクサ５８の一方の入力端子に
入力される。なお、図示を省略しているが、入力データ
としては、半導体メモリ５２の各々のワードに書き込ま
れる書き込みデータの他、アドレス信号や制御信号等が
含まれる。
２の入力端子ＩＮには、半導体メモリ５２への入力デー
タとして、マルチプレクサ５６の出力信号が入力され、
その出力端子ＯＵＴから出力される出力データは、内部
回路５４およびマルチプレクサ５８の一方の入力端子に
入力される。なお、図示を省略しているが、入力データ
としては、半導体メモリ５２の各々のワードに書き込ま
れる書き込みデータの他、アドレス信号や制御信号等が
含まれる。
【０００５】また、マルチプレクサ５６の一方の入力端
子には、外部入力ピンから入力バッファ６０を経て半導
体メモリ５２への入力データが入力され、その他方の入
力端子には、半導体メモリ５２への入力データとして、
内部回路５４から出力される出力信号が入力される。ま
た、マルチプレクサ５８の他方の入力端子には、内部回
路５４の出力信号が入力され、マルチプレクサ５８の出
力信号は、出力バッファ６２を経て外部出力ピンから半
導体装置５０の外部へ出力される。
子には、外部入力ピンから入力バッファ６０を経て半導
体メモリ５２への入力データが入力され、その他方の入
力端子には、半導体メモリ５２への入力データとして、
内部回路５４から出力される出力信号が入力される。ま
た、マルチプレクサ５８の他方の入力端子には、内部回
路５４の出力信号が入力され、マルチプレクサ５８の出
力信号は、出力バッファ６２を経て外部出力ピンから半
導体装置５０の外部へ出力される。
【０００６】また、上述する入力バッファ６０の出力信
号は、内部回路５４への入力信号として、内部回路５４
にも入力される。なお、半導体メモリ５２のテスト回路
となるマルチプレクサ５６，５８の選択入力端子には、
図示していないがテスト切換信号が共通に入力され、半
導体装置５０は、このテスト切換信号によって、通常の
動作モードであるノーマルモード、または、半導体メモ
リ５２のテストモードのいずれかに設定される。
号は、内部回路５４への入力信号として、内部回路５４
にも入力される。なお、半導体メモリ５２のテスト回路
となるマルチプレクサ５６，５８の選択入力端子には、
図示していないがテスト切換信号が共通に入力され、半
導体装置５０は、このテスト切換信号によって、通常の
動作モードであるノーマルモード、または、半導体メモ
リ５２のテストモードのいずれかに設定される。
【０００７】まず、テスト切換信号によって、半導体装
置５０がノーマルモードに設定された場合、マルチプレ
クサ５６，５８からは、内部回路５４の出力信号が出力
される。すなわち、外部入力ピンから入力される入力信
号は内部回路５４へ入力され、半導体メモリ５２は内部
回路５４からの出力信号に応じて動作する。また、半導
体メモリ５２の出力データは内部回路５４に入力され、
外部出力ピンからは内部回路５４の出力信号が出力され
る。
置５０がノーマルモードに設定された場合、マルチプレ
クサ５６，５８からは、内部回路５４の出力信号が出力
される。すなわち、外部入力ピンから入力される入力信
号は内部回路５４へ入力され、半導体メモリ５２は内部
回路５４からの出力信号に応じて動作する。また、半導
体メモリ５２の出力データは内部回路５４に入力され、
外部出力ピンからは内部回路５４の出力信号が出力され
る。
【０００８】一方、テスト切換信号によって、半導体装
置５０が半導体メモリ５２のテストモードに設定された
場合、マルチプレクサ５６からは、外部入力ピンから入
力される半導体メモリ５２への入力データが出力され、
マルチプレクサ５８からは半導体メモリ５２の出力デー
タが出力される。すなわち、半導体メモリ５２は、半導
体装置５０の外部から入力される入力データにより直接
制御され、その全ての出力データは外部出力ピンから直
接出力される。
置５０が半導体メモリ５２のテストモードに設定された
場合、マルチプレクサ５６からは、外部入力ピンから入
力される半導体メモリ５２への入力データが出力され、
マルチプレクサ５８からは半導体メモリ５２の出力デー
タが出力される。すなわち、半導体メモリ５２は、半導
体装置５０の外部から入力される入力データにより直接
制御され、その全ての出力データは外部出力ピンから直
接出力される。
【０００９】このように、半導体メモリ５２のテスト回
路としてマルチプレクサ５６，５８を用いる半導体装置
５０においては、外部入力ピンから直接入力する入力デ
ータによって半導体メモリ５２を動作させ、半導体メモ
リ５２の全ての出力データを外部出力ピンから直接出力
させて出力期待値データと比較することができるため、
半導体メモリ５２のテストを容易化し、テスト時間やテ
ストコストを削減することができるという利点がある。
路としてマルチプレクサ５６，５８を用いる半導体装置
５０においては、外部入力ピンから直接入力する入力デ
ータによって半導体メモリ５２を動作させ、半導体メモ
リ５２の全ての出力データを外部出力ピンから直接出力
させて出力期待値データと比較することができるため、
半導体メモリ５２のテストを容易化し、テスト時間やテ
ストコストを削減することができるという利点がある。
【００１０】しかしながら、半導体装置５０において
は、半導体メモリ５２の出力データが複数ビットである
場合、例えばノーマルモード動作時には、複数の出力デ
ータを、他の目的で使用されている複数の外部出力ピン
にマルチプレクスして出力することはできるが、複数ビ
ットの出力データを出力するための複数の外部出力ピン
が必要になるという問題点がある。例えば、出力データ
が３２ビットである場合には３２本の外部出力ピンが必
要になる。
は、半導体メモリ５２の出力データが複数ビットである
場合、例えばノーマルモード動作時には、複数の出力デ
ータを、他の目的で使用されている複数の外部出力ピン
にマルチプレクスして出力することはできるが、複数ビ
ットの出力データを出力するための複数の外部出力ピン
が必要になるという問題点がある。例えば、出力データ
が３２ビットである場合には３２本の外部出力ピンが必
要になる。
【００１１】また、半導体装置５０においては、半導体
メモリ５２の出力端子ＯＵＴからマルチプレクサ５８の
入力端子までのテストモード動作時にのみ必要な配線が
引き回されるため、この配線がノーマルモード動作時に
余分な負荷となって、半導体メモリ５２の出力データの
スイッチングスピードが低下し、その伝搬遅延時間が増
大するし、この余分な配線の負荷による充放電のために
消費電力も増大する等の問題点がある。
メモリ５２の出力端子ＯＵＴからマルチプレクサ５８の
入力端子までのテストモード動作時にのみ必要な配線が
引き回されるため、この配線がノーマルモード動作時に
余分な負荷となって、半導体メモリ５２の出力データの
スイッチングスピードが低下し、その伝搬遅延時間が増
大するし、この余分な配線の負荷による充放電のために
消費電力も増大する等の問題点がある。
【００１２】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、半導体メモリの
各々の出力データを直接外部に出力することなく、半導
体メモリのテストを行うことができる半導体装置を提供
することにある。また、本発明の他の目的は、半導体メ
モリの出力データのスイッチングスピードを低下させた
り、消費電力を増大させることなく、半導体メモリのテ
ストを行うことができる半導体装置を提供することにあ
る。
従来技術に基づく問題点をかえりみて、半導体メモリの
各々の出力データを直接外部に出力することなく、半導
体メモリのテストを行うことができる半導体装置を提供
することにある。また、本発明の他の目的は、半導体メ
モリの出力データのスイッチングスピードを低下させた
り、消費電力を増大させることなく、半導体メモリのテ
ストを行うことができる半導体装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、少なくとも２ビット以上の出力データを
出力する半導体メモリを搭載した半導体装置であって、
前記半導体メモリから出力される各々の出力データとこ
れに各々対応する出力期待値データとを比較して各々の
比較結果を出力する一致検出回路と、この一致検出回路
から出力される各々の前記比較結果の全てをワイヤード
オア接続して１本の外部出力ピンから出力する結果出力
回路と、通常の動作モードであるノーマルモード、前記
半導体メモリのファンクションテストを行うための第１
のテストモード、または、前記一致検出回路の故障を検
出するための第２のテストモードのいずれかに動作モー
ドを切り換えるモード切換回路とを有する前記半導体メ
モリの良否を判定するためのテスト回路を備えることを
特徴とする半導体装置を提供するものである。
に、本発明は、少なくとも２ビット以上の出力データを
出力する半導体メモリを搭載した半導体装置であって、
前記半導体メモリから出力される各々の出力データとこ
れに各々対応する出力期待値データとを比較して各々の
比較結果を出力する一致検出回路と、この一致検出回路
から出力される各々の前記比較結果の全てをワイヤード
オア接続して１本の外部出力ピンから出力する結果出力
回路と、通常の動作モードであるノーマルモード、前記
半導体メモリのファンクションテストを行うための第１
のテストモード、または、前記一致検出回路の故障を検
出するための第２のテストモードのいずれかに動作モー
ドを切り換えるモード切換回路とを有する前記半導体メ
モリの良否を判定するためのテスト回路を備えることを
特徴とする半導体装置を提供するものである。
【００１４】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置を詳細に説明す
る。図１は、本発明の半導体装置の一実施例の構成回路
図である。同図に示される半導体装置１０は、半導体メ
モリ１２を搭載するもので、この半導体メモリ１２のテ
スト回路となる一致検出回路１４、結果出力回路１６、
および、モード切換回路１８を有する。
施例に基づいて、本発明の半導体装置を詳細に説明す
る。図１は、本発明の半導体装置の一実施例の構成回路
図である。同図に示される半導体装置１０は、半導体メ
モリ１２を搭載するもので、この半導体メモリ１２のテ
スト回路となる一致検出回路１４、結果出力回路１６、
および、モード切換回路１８を有する。
【００１５】ここで、半導体メモリ１２は、４ビットの
出力データＤＯ＜０：３＞を出力するもので、例えばＲ
ＡＭ，ＲＯＭ等の従来より公知のいずれのものであって
もよい。なお、図示例では、説明を簡単にするために、
例えば半導体メモリへの書き込みデータ、アドレス信
号、制御信号等の入力データは図示を省略してある。ま
た、半導体メモリ１２は、何ビットの出力データを出力
するものでもよいし、書き込みデータおよび読み出しデ
ータの端子が共通のものでもよい。
出力データＤＯ＜０：３＞を出力するもので、例えばＲ
ＡＭ，ＲＯＭ等の従来より公知のいずれのものであって
もよい。なお、図示例では、説明を簡単にするために、
例えば半導体メモリへの書き込みデータ、アドレス信
号、制御信号等の入力データは図示を省略してある。ま
た、半導体メモリ１２は、何ビットの出力データを出力
するものでもよいし、書き込みデータおよび読み出しデ
ータの端子が共通のものでもよい。
【００１６】続いて、一致検出回路１４は、半導体メモ
リ１２の出力データＤＯ＜０：３＞に各々対応するＥＯ
Ｒゲート２０，２２，２４，２６を有する。ＥＯＲゲー
ト２０，２２，２４，２６の一方の入力端子には、半導
体メモリ１２の出力データＤＯ＜０：３＞が各々入力さ
れている。また、ＥＯＲゲート２０，２４の他方の入力
端子には出力期待値データＴＸＤＯ＜０＞が入力され、
ＥＯＲゲート２２，２６の他方の入力端子には出力期待
値データＴＸＤＯ＜１＞が入力されている。
リ１２の出力データＤＯ＜０：３＞に各々対応するＥＯ
Ｒゲート２０，２２，２４，２６を有する。ＥＯＲゲー
ト２０，２２，２４，２６の一方の入力端子には、半導
体メモリ１２の出力データＤＯ＜０：３＞が各々入力さ
れている。また、ＥＯＲゲート２０，２４の他方の入力
端子には出力期待値データＴＸＤＯ＜０＞が入力され、
ＥＯＲゲート２２，２６の他方の入力端子には出力期待
値データＴＸＤＯ＜１＞が入力されている。
【００１７】ここで、半導体メモリ１２のファンクショ
ンテスト時に使用するデータとしては、例えば‘０００
０’，‘１１１１’，‘０１０１’，‘１０１０’の４
通りのデータで十分である。従って、例えば偶数番目お
よび奇数番目の出力データに各々出力期待値データＴＸ
ＤＯ＜０：１＞のいずれかを入力すればよく、本発明で
は、半導体メモリ１２の出力データのビット数が何ビッ
トであっても、２ビットの出力期待値データＴＸＤＯ＜
０：１＞で対応可能である。
ンテスト時に使用するデータとしては、例えば‘０００
０’，‘１１１１’，‘０１０１’，‘１０１０’の４
通りのデータで十分である。従って、例えば偶数番目お
よび奇数番目の出力データに各々出力期待値データＴＸ
ＤＯ＜０：１＞のいずれかを入力すればよく、本発明で
は、半導体メモリ１２の出力データのビット数が何ビッ
トであっても、２ビットの出力期待値データＴＸＤＯ＜
０：１＞で対応可能である。
【００１８】なお、出力期待値データＴＸＤＯ＜０：１
＞は、外部入力ピンを経て半導体装置１０の外部から入
力される。ここで、出力期待値データＴＸＤＯ＜０：１
＞が入力される外部入力ピンは、半導体メモリ１２のフ
ァンクションテストのためだけに使用されるテスト専用
の外部入力ピンであってもよいし、あるいは、通常の動
作モード時には、他の目的のために使用されている外部
入力ピンのいずれであってもよい。
＞は、外部入力ピンを経て半導体装置１０の外部から入
力される。ここで、出力期待値データＴＸＤＯ＜０：１
＞が入力される外部入力ピンは、半導体メモリ１２のフ
ァンクションテストのためだけに使用されるテスト専用
の外部入力ピンであってもよいし、あるいは、通常の動
作モード時には、他の目的のために使用されている外部
入力ピンのいずれであってもよい。
【００１９】一致検出回路１４は、半導体メモリ１２の
各々の出力データＤＯ＜０：３＞とこれに各々対応する
出力期待値データＴＸＤＯ＜０：１＞とを比較して各々
の比較結果を出力する。例えば、半導体メモリ１２の出
力データＤＯ＜０＞と出力期待値データＴＸＤＯ＜０＞
とが一致した場合、ＥＯＲゲート２０からは‘０’が出
力され、不一致である場合には‘１’が出力される。な
お、ＥＯＲゲート２２，２４，２６についても同じであ
る。
各々の出力データＤＯ＜０：３＞とこれに各々対応する
出力期待値データＴＸＤＯ＜０：１＞とを比較して各々
の比較結果を出力する。例えば、半導体メモリ１２の出
力データＤＯ＜０＞と出力期待値データＴＸＤＯ＜０＞
とが一致した場合、ＥＯＲゲート２０からは‘０’が出
力され、不一致である場合には‘１’が出力される。な
お、ＥＯＲゲート２２，２４，２６についても同じであ
る。
【００２０】続いて、結果出力回路１６は、ＥＯＲゲー
ト２０，２２，２４，２６に各々対応するＮ型ＭＯＳト
ランジスタ（以下、ＮＭＯＳという）２８，３０，３
２，３４、および、バッファ３６を有する。ＮＭＯＳ２
８，３０，３２，３４のゲートには、各々ＥＯＲゲート
２０，２２，２４，２６の出力信号が入力され、そのソ
ースは全てグランドに接続され、そのドレインは全て一
致検出線３５にワイヤードオア接続されている。
ト２０，２２，２４，２６に各々対応するＮ型ＭＯＳト
ランジスタ（以下、ＮＭＯＳという）２８，３０，３
２，３４、および、バッファ３６を有する。ＮＭＯＳ２
８，３０，３２，３４のゲートには、各々ＥＯＲゲート
２０，２２，２４，２６の出力信号が入力され、そのソ
ースは全てグランドに接続され、そのドレインは全て一
致検出線３５にワイヤードオア接続されている。
【００２１】また、一致検出線３５はバッファ３６に入
力され、バッファ３６の出力信号ＴＤＯは、一致検出結
果として外部出力ピンを経て半導体装置１０の外部へ出
力される。なお、出力信号ＴＤＯが出力される半導体装
置１０の外部出力ピンは、半導体メモリ１２のファンク
ションテストのためだけに使用されるテスト専用の外部
出力ピンであってもよいし、あるいは、通常の動作モー
ドの時には他の目的で使用されている外部出力ピンであ
ってもよい。
力され、バッファ３６の出力信号ＴＤＯは、一致検出結
果として外部出力ピンを経て半導体装置１０の外部へ出
力される。なお、出力信号ＴＤＯが出力される半導体装
置１０の外部出力ピンは、半導体メモリ１２のファンク
ションテストのためだけに使用されるテスト専用の外部
出力ピンであってもよいし、あるいは、通常の動作モー
ドの時には他の目的で使用されている外部出力ピンであ
ってもよい。
【００２２】結果出力回路１６は、一致検出回路１４の
各々のＥＯＲゲート２０，２２，２４，２６から出力さ
れる各々の比較結果の全てを一致検出線３５にワイヤー
ドオア接続して所定の外部出力ピンから出力する。例え
ば、ＥＯＲゲート２０から‘１’が出力された場合、Ｎ
ＭＯＳ２８がオン状態になって、一致検出線３５はＮＭ
ＯＳ２８を介してディスチャージされ、一致検出結果と
なるバッファ３６の出力信号ＴＤＯは‘０’となる。
各々のＥＯＲゲート２０，２２，２４，２６から出力さ
れる各々の比較結果の全てを一致検出線３５にワイヤー
ドオア接続して所定の外部出力ピンから出力する。例え
ば、ＥＯＲゲート２０から‘１’が出力された場合、Ｎ
ＭＯＳ２８がオン状態になって、一致検出線３５はＮＭ
ＯＳ２８を介してディスチャージされ、一致検出結果と
なるバッファ３６の出力信号ＴＤＯは‘０’となる。
【００２３】このように、結果出力回路１６のＮＭＯＳ
２８，３０，３２，３４の内のどれか１つでもオン状態
になると、一致検出線３５は、ＮＭＯＳ２８，３０，３
２，３４を介してディスチャージされ、バッファ３６の
出力信号ＴＤＯは‘０’となる。これに対して、ＮＭＯ
Ｓ２８，３０，３２，３４の全てがオフ状態である場合
に限って一致検出線３５はディスチャージされず、バッ
ファ３６の出力信号ＴＤＯは‘１’になる。
２８，３０，３２，３４の内のどれか１つでもオン状態
になると、一致検出線３５は、ＮＭＯＳ２８，３０，３
２，３４を介してディスチャージされ、バッファ３６の
出力信号ＴＤＯは‘０’となる。これに対して、ＮＭＯ
Ｓ２８，３０，３２，３４の全てがオフ状態である場合
に限って一致検出線３５はディスチャージされず、バッ
ファ３６の出力信号ＴＤＯは‘１’になる。
【００２４】最後に、モード切換回路１８は、ＮＡＮＤ
ゲート３８、および、インバータ４０を有する。ＮＡＮ
Ｄゲート３８の入力端子には、テストイネーブル信号Ｔ
ＥおよびＥＯＲイネーブル信号ＴＩＮが入力されてい
る。なお、これらのテストイネーブル信号ＴＥおよびＥ
ＯＲイネーブル信号ＴＩＮは、テスト専用の外部入力ピ
ンを経て半導体装置１０の外部から入力してもよいし、
あるいは、テストモード設定用のレジスタ等から供給し
てもよい。
ゲート３８、および、インバータ４０を有する。ＮＡＮ
Ｄゲート３８の入力端子には、テストイネーブル信号Ｔ
ＥおよびＥＯＲイネーブル信号ＴＩＮが入力されてい
る。なお、これらのテストイネーブル信号ＴＥおよびＥ
ＯＲイネーブル信号ＴＩＮは、テスト専用の外部入力ピ
ンを経て半導体装置１０の外部から入力してもよいし、
あるいは、テストモード設定用のレジスタ等から供給し
てもよい。
【００２５】また、インバータ４０は、一致検出線３５
をプリチャージまたはチャージアップするＰ型ＭＯＳト
ランジスタ（以下、ＰＭＯＳという）４２、および、一
致検出線３５をディスチャージするＮＭＯＳ４４を有す
る。ＰＭＯＳ４２およびＮＭＯＳ４４のゲートにはとも
にＮＡＮＤゲート３８の出力信号が入力され、そのソー
スは各々電源およびグランドに接続され、そのドレイン
は短絡されて一致検出線３５に接続されている。
をプリチャージまたはチャージアップするＰ型ＭＯＳト
ランジスタ（以下、ＰＭＯＳという）４２、および、一
致検出線３５をディスチャージするＮＭＯＳ４４を有す
る。ＰＭＯＳ４２およびＮＭＯＳ４４のゲートにはとも
にＮＡＮＤゲート３８の出力信号が入力され、そのソー
スは各々電源およびグランドに接続され、そのドレイン
は短絡されて一致検出線３５に接続されている。
【００２６】モード切換回路１８は、テストイネーブル
信号ＴＥおよびＥＯＲイネーブル信号ＴＩＮの設定に応
じて、半導体装置１０の動作モードを、半導体装置１０
の通常の動作モード（本来の動作モード）であるノーマ
ルモード、半導体メモリ１２単体のファンクションテス
トを行うための第１のテストモード、または、一致検出
回路１４の故障検出を行うための第２のテストモードの
いずれかに切り換える。
信号ＴＥおよびＥＯＲイネーブル信号ＴＩＮの設定に応
じて、半導体装置１０の動作モードを、半導体装置１０
の通常の動作モード（本来の動作モード）であるノーマ
ルモード、半導体メモリ１２単体のファンクションテス
トを行うための第１のテストモード、または、一致検出
回路１４の故障検出を行うための第２のテストモードの
いずれかに切り換える。
【００２７】例えば、図示例では、テストイネーブル信
号ＴＥが‘０’の場合、ＥＯＲイネーブル信号ＴＩＮの
設定に係わらずノーマルモードが選択される。一方、テ
ストイネーブル信号ＴＥが‘１’の場合、ＥＯＲイネー
ブル信号ＴＩＮの設定に応じて、第１または第２のテス
トモードのいずれかが選択される。すなわち、ＥＯＲイ
ネーブル信号ＴＩＮが‘１’の場合には第１のテストモ
ードが選択され、‘０’の場合には第２のテストモード
が選択される。
号ＴＥが‘０’の場合、ＥＯＲイネーブル信号ＴＩＮの
設定に係わらずノーマルモードが選択される。一方、テ
ストイネーブル信号ＴＥが‘１’の場合、ＥＯＲイネー
ブル信号ＴＩＮの設定に応じて、第１または第２のテス
トモードのいずれかが選択される。すなわち、ＥＯＲイ
ネーブル信号ＴＩＮが‘１’の場合には第１のテストモ
ードが選択され、‘０’の場合には第２のテストモード
が選択される。
【００２８】本発明の半導体装置１０は、基本的に以上
のようなものである。なお、半導体メモリ１２のテスト
回路の具体的な回路構成は上記実施例に限定されず、例
えば内部信号の極性を反転させて、一致検出回路１４の
ＥＯＲゲート２０，２２，２４，２６、結果出力回路１
６のＮＭＯＳ２８，３０，３２，３４の代わりに、各々
ＥＮＯＲゲートおよびＰＭＯＳを使用する等、設計上の
回路変更が適宜可能なことはいうまでもないことであ
る。
のようなものである。なお、半導体メモリ１２のテスト
回路の具体的な回路構成は上記実施例に限定されず、例
えば内部信号の極性を反転させて、一致検出回路１４の
ＥＯＲゲート２０，２２，２４，２６、結果出力回路１
６のＮＭＯＳ２８，３０，３２，３４の代わりに、各々
ＥＮＯＲゲートおよびＰＭＯＳを使用する等、設計上の
回路変更が適宜可能なことはいうまでもないことであ
る。
【００２９】また、本発明の半導体装置１０において
は、半導体メモリ１２のテスト回路となる一致検出回路
１４、結果出力回路１６およびモード切換回路１８と半
導体メモリ１２とをレイアウト上一体型に構成するのが
好ましい。この場合、半導体メモリ１２の出力データＤ
Ｏ＜０：１＞の出力端子から一致検出回路１４のＥＯＲ
ゲートの入力端子までの配線距離を極力短くすることが
でき、半導体メモリ１２の出力端子における負荷を削減
することができる。
は、半導体メモリ１２のテスト回路となる一致検出回路
１４、結果出力回路１６およびモード切換回路１８と半
導体メモリ１２とをレイアウト上一体型に構成するのが
好ましい。この場合、半導体メモリ１２の出力データＤ
Ｏ＜０：１＞の出力端子から一致検出回路１４のＥＯＲ
ゲートの入力端子までの配線距離を極力短くすることが
でき、半導体メモリ１２の出力端子における負荷を削減
することができる。
【００３０】次に、半導体装置１０の動作について説明
する。下記表は、テストイネーブル信号ＴＥおよびＥＯ
Ｒイネーブル信号ＴＩＮの設定、半導体メモリ１２の出
力データＤＯ＜０：３＞とこれに対応する出力期待値デ
ータＴＸＤＯ＜０：１＞との比較結果、各々の出力デー
タＤＯ＜０：３＞の比較結果の全てをワイヤードオア接
続した一致検出結果となるバッファ３６の出力信号ＴＤ
Ｏとの関係を示すものである。
する。下記表は、テストイネーブル信号ＴＥおよびＥＯ
Ｒイネーブル信号ＴＩＮの設定、半導体メモリ１２の出
力データＤＯ＜０：３＞とこれに対応する出力期待値デ
ータＴＸＤＯ＜０：１＞との比較結果、各々の出力デー
タＤＯ＜０：３＞の比較結果の全てをワイヤードオア接
続した一致検出結果となるバッファ３６の出力信号ＴＤ
Ｏとの関係を示すものである。
【００３１】
【００３２】テストイネーブル信号ＴＥが‘０’の場合
にはノーマルモードが選択される。ノーマルモードで
は、モード切換回路１８のＮＡＮＤゲート３８の出力信
号が‘１’となり、インバータ４０のＮＭＯＳ４４がオ
ン状態となる。すなわち、一致検出線３５はディスチャ
ージされたままの状態に保持され、出力信号ＴＤＯは、
上記表に示されるように、出力データＤＯ＜０：３＞と
出力期待値データＴＸＤＯ＜０：１＞との比較結果に係
わらず常に‘０’となる。
にはノーマルモードが選択される。ノーマルモードで
は、モード切換回路１８のＮＡＮＤゲート３８の出力信
号が‘１’となり、インバータ４０のＮＭＯＳ４４がオ
ン状態となる。すなわち、一致検出線３５はディスチャ
ージされたままの状態に保持され、出力信号ＴＤＯは、
上記表に示されるように、出力データＤＯ＜０：３＞と
出力期待値データＴＸＤＯ＜０：１＞との比較結果に係
わらず常に‘０’となる。
【００３３】続いて、テストイネーブル信号ＴＥが
‘１’で、なおかつ、ＥＯＲイネーブル信号ＴＩＮが
‘１’の場合、半導体メモリ１２のファンクションテス
トを行うための第１のテストモードが選択される。第１
のテストモードでは、モード切換回路１８のＮＡＮＤゲ
ート３８の出力信号が‘０’となり、ＰＭＯＳ４２がオ
ン状態となって一致検出線３５はプリチャージされ、こ
れ以後もＰＭＯＳ４２によってチャージアップされたま
まの状態に保持される。
‘１’で、なおかつ、ＥＯＲイネーブル信号ＴＩＮが
‘１’の場合、半導体メモリ１２のファンクションテス
トを行うための第１のテストモードが選択される。第１
のテストモードでは、モード切換回路１８のＮＡＮＤゲ
ート３８の出力信号が‘０’となり、ＰＭＯＳ４２がオ
ン状態となって一致検出線３５はプリチャージされ、こ
れ以後もＰＭＯＳ４２によってチャージアップされたま
まの状態に保持される。
【００３４】なお、半導体装置１０を第１のテストモー
ドに移行させる前に、半導体メモリ１２の各々のワード
には、例えば‘００００’，‘１１１１’，‘０１０
１’，‘１０１０’の４通りのデータが書き込まれる。
また、出力期待値データＴＸＤＯ＜０：１＞としては、
半導体メモリ１２の各々のワードのデータが読み出され
る時に、各々のワードに書き込まれたデータと同じデー
タが外部入力ピンから入力されて両者の比較が行われ
る。
ドに移行させる前に、半導体メモリ１２の各々のワード
には、例えば‘００００’，‘１１１１’，‘０１０
１’，‘１０１０’の４通りのデータが書き込まれる。
また、出力期待値データＴＸＤＯ＜０：１＞としては、
半導体メモリ１２の各々のワードのデータが読み出され
る時に、各々のワードに書き込まれたデータと同じデー
タが外部入力ピンから入力されて両者の比較が行われ
る。
【００３５】ここで、例えば出力データＤＯ＜０＞と出
力期待値データＴＸＤＯ＜０＞との比較結果が不一致で
ある場合、一致検出回路１４のＥＯＲゲート２０からは
出力信号として‘１’が出力され、結果出力回路１６の
ＮＭＯＳ２８がオン状態となる。この結果、ＰＭＯＳ４
２によってチャージアップされたままの状態に保持され
ている一致検出線３５はＮＭＯＳ２８を介してディスチ
ャージされ、バッファ３６の出力信号ＴＤＯは‘０’と
なる。
力期待値データＴＸＤＯ＜０＞との比較結果が不一致で
ある場合、一致検出回路１４のＥＯＲゲート２０からは
出力信号として‘１’が出力され、結果出力回路１６の
ＮＭＯＳ２８がオン状態となる。この結果、ＰＭＯＳ４
２によってチャージアップされたままの状態に保持され
ている一致検出線３５はＮＭＯＳ２８を介してディスチ
ャージされ、バッファ３６の出力信号ＴＤＯは‘０’と
なる。
【００３６】なお、ＰＭＯＳ４２によってチャージアッ
プされたままの状態が保持されている一致検出線３５の
電位は、ＮＭＯＳ２８を介して、インバータ４０のＰＭ
ＯＳ４２のオン抵抗値と結果出力回路１６のＮＭＯＳ２
８のオン抵抗値との間の抵抗比に応じた電位までしかデ
ィスチャージされないが、バッファ３６の出力信号ＴＤ
Ｏの出力レベルは、バッファ３６のスイッチングレベル
を変更することによって適宜調整が可能である。
プされたままの状態が保持されている一致検出線３５の
電位は、ＮＭＯＳ２８を介して、インバータ４０のＰＭ
ＯＳ４２のオン抵抗値と結果出力回路１６のＮＭＯＳ２
８のオン抵抗値との間の抵抗比に応じた電位までしかデ
ィスチャージされないが、バッファ３６の出力信号ＴＤ
Ｏの出力レベルは、バッファ３６のスイッチングレベル
を変更することによって適宜調整が可能である。
【００３７】このように、一致検出回路１４によって、
出力データＤＯ＜０：３＞と出力期待値データＴＸＤＯ
＜０：１＞との比較結果が１つでも不一致になると、一
致検出線３５はディスチャージされ、出力信号ＴＤＯは
‘０’となる。これとは逆に、出力データＤＯ＜０：３
＞と出力期待値データＴＸＤＯ＜０：１＞との各々の比
較結果の全てにおいて一致が検出された場合に限って、
一致検出線３５はディスチャージされず、出力信号ＴＤ
Ｏは‘１’になる。
出力データＤＯ＜０：３＞と出力期待値データＴＸＤＯ
＜０：１＞との比較結果が１つでも不一致になると、一
致検出線３５はディスチャージされ、出力信号ＴＤＯは
‘０’となる。これとは逆に、出力データＤＯ＜０：３
＞と出力期待値データＴＸＤＯ＜０：１＞との各々の比
較結果の全てにおいて一致が検出された場合に限って、
一致検出線３５はディスチャージされず、出力信号ＴＤ
Ｏは‘１’になる。
【００３８】ところで、例えば半導体メモリ１２のテス
ト回路となる一致検出回路１４のＥＯＲゲート２０の出
力信号が‘１’にスタックしている場合、結果出力回路
１６のＮＭＯＳ２８が常にオン状態となる。従って、半
導体装置１０を第１のテストモードに設定し、半導体メ
モリ１２のファンクションテストをする場合に、ＮＭＯ
Ｓ２８を介して一致検出線３５がディスチャージされ、
出力信号ＴＤＯが常に‘０’となるため、ＥＯＲゲート
２８の故障を検出することができる。
ト回路となる一致検出回路１４のＥＯＲゲート２０の出
力信号が‘１’にスタックしている場合、結果出力回路
１６のＮＭＯＳ２８が常にオン状態となる。従って、半
導体装置１０を第１のテストモードに設定し、半導体メ
モリ１２のファンクションテストをする場合に、ＮＭＯ
Ｓ２８を介して一致検出線３５がディスチャージされ、
出力信号ＴＤＯが常に‘０’となるため、ＥＯＲゲート
２８の故障を検出することができる。
【００３９】しかし、例えばＥＯＲゲート２０の出力信
号が‘０’にスタックしている場合には、ＥＯＲゲート
２０の出力信号に係わらず、ＮＭＯＳ２８が常にオフ状
態となる。従って、例えば出力データＤＯ＜０＞と出力
期待値データＴＸＤＯ＜０＞とが不一致である場合でも
一致検出線３５はディスチャージされず、常に一致して
いるものと見なされてしまうため、ＥＯＲゲート２０の
故障を検出することができず、半導体メモリ１２の不良
もマスクされてしまう恐れがある。
号が‘０’にスタックしている場合には、ＥＯＲゲート
２０の出力信号に係わらず、ＮＭＯＳ２８が常にオフ状
態となる。従って、例えば出力データＤＯ＜０＞と出力
期待値データＴＸＤＯ＜０＞とが不一致である場合でも
一致検出線３５はディスチャージされず、常に一致して
いるものと見なされてしまうため、ＥＯＲゲート２０の
故障を検出することができず、半導体メモリ１２の不良
もマスクされてしまう恐れがある。
【００４０】なお、ＥＯＲゲート２０の場合を例示して
説明したが、これ以外のＥＯＲゲート２２，２４，２６
の場合も同じである。以下に述べる第２のテストモード
は、上述する一致検出回路１４のＥＯＲゲート２０，２
２，２４，２６の故障を検出するためのモードである。
この第２のテストモードを備えることによって、ＥＯＲ
ゲート２０，２２，２４，２６の故障を検出し、半導体
メモリ１２の不良がマスクされてしまうのを防止するこ
とができる。
説明したが、これ以外のＥＯＲゲート２２，２４，２６
の場合も同じである。以下に述べる第２のテストモード
は、上述する一致検出回路１４のＥＯＲゲート２０，２
２，２４，２６の故障を検出するためのモードである。
この第２のテストモードを備えることによって、ＥＯＲ
ゲート２０，２２，２４，２６の故障を検出し、半導体
メモリ１２の不良がマスクされてしまうのを防止するこ
とができる。
【００４１】テストイネーブル信号ＴＥが‘１’で、な
おかつ、ＥＯＲイネーブル信号ＴＩＮが‘０’の場合、
上述する一致検出回路１４の故障検出を行うための第２
のテストモードが選択される。第２のテストモードで
は、ＮＡＮＤゲート３８の出力信号が‘１’となり、Ｎ
ＭＯＳ４４がオン状態となる。すなわち、一致検出線３
５はディスチャージされたままの状態に保持され、バッ
ファ３６の出力信号ＴＤＯは常に‘０’となる。
おかつ、ＥＯＲイネーブル信号ＴＩＮが‘０’の場合、
上述する一致検出回路１４の故障検出を行うための第２
のテストモードが選択される。第２のテストモードで
は、ＮＡＮＤゲート３８の出力信号が‘１’となり、Ｎ
ＭＯＳ４４がオン状態となる。すなわち、一致検出線３
５はディスチャージされたままの状態に保持され、バッ
ファ３６の出力信号ＴＤＯは常に‘０’となる。
【００４２】また、第２のテストモードでは、各々の出
力データＤＯ＜０：３＞とこれに各々対応する出力期待
値データＴＸＤＯ＜０：１＞とが全て不一致となるよう
に、出力データＤＯ＜０：３＞および出力期待値データ
ＴＸＤＯ＜０：１＞を設定する。例えば、半導体メモリ
１２に予め‘０’を書き込んでおき、出力期待値データ
として‘１’を入力する。これにより、全てのＥＯＲゲ
ート２０，２２，２４，２６からは、出力信号として常
に‘１’が出力される。
力データＤＯ＜０：３＞とこれに各々対応する出力期待
値データＴＸＤＯ＜０：１＞とが全て不一致となるよう
に、出力データＤＯ＜０：３＞および出力期待値データ
ＴＸＤＯ＜０：１＞を設定する。例えば、半導体メモリ
１２に予め‘０’を書き込んでおき、出力期待値データ
として‘１’を入力する。これにより、全てのＥＯＲゲ
ート２０，２２，２４，２６からは、出力信号として常
に‘１’が出力される。
【００４３】ここで、例えばＥＯＲゲート２０の出力信
号が‘０’にスタックしている場合、ＥＯＲゲート２０
を構成するＰＭＯＳ（図示せず）を介して、電源からグ
ランドに電源電流（直流電流）ＩＤＤＳが流れる。これ
に対し、ＥＯＲゲート２０の出力信号が‘０’にスタッ
クしていない場合、一致検出線３５はＮＭＯＳ２８を介
してディスチャージされるが、出力信号ＴＤＯは‘０’
のまま変化しないし、電源電流ＩＤＤＳも変化しない。
号が‘０’にスタックしている場合、ＥＯＲゲート２０
を構成するＰＭＯＳ（図示せず）を介して、電源からグ
ランドに電源電流（直流電流）ＩＤＤＳが流れる。これ
に対し、ＥＯＲゲート２０の出力信号が‘０’にスタッ
クしていない場合、一致検出線３５はＮＭＯＳ２８を介
してディスチャージされるが、出力信号ＴＤＯは‘０’
のまま変化しないし、電源電流ＩＤＤＳも変化しない。
【００４４】このように、本発明の半導体装置１０で
は、電源電流ＩＤＤＳの変化によって一致検出回路１４
の故障を検出することができるため、半導体メモリ１２
の不良がマスクされるのを防止することができる。な
お、一致検出回路１４としてＥＮＯＲゲートを使用した
場合には逆に、ＥＮＯＲゲートの出力信号が‘１’にス
タックしている場合が問題になることは言うまでもない
ことである。本発明の半導体装置１０は、基本的に以上
のように動作する。
は、電源電流ＩＤＤＳの変化によって一致検出回路１４
の故障を検出することができるため、半導体メモリ１２
の不良がマスクされるのを防止することができる。な
お、一致検出回路１４としてＥＮＯＲゲートを使用した
場合には逆に、ＥＮＯＲゲートの出力信号が‘１’にス
タックしている場合が問題になることは言うまでもない
ことである。本発明の半導体装置１０は、基本的に以上
のように動作する。
【００４５】以上、本発明の半導体装置について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
【００４６】
【発明の効果】以上詳細に説明した様に、本発明の半導
体装置においては、第１のテストモードにおいて、半導
体メモリから出力される各々の出力データとこれに各々
対応する出力期待値データとを比較し、各々の出力デー
タに対応する比較結果の全てをワイヤードオア接続して
１本の外部出力ピンから出力する。また、本発明の半導
体装置においては、第２のテストモードにおいて、電源
電流の変化によって半導体メモリのテスト回路となる一
致検出回路の故障を検出する。本発明の半導体装置によ
れば、半導体メモリの各々の出力データを外部へ直接出
力するための複数の外部出力ピンが必要ないという効果
がある。なお、この効果は、半導体メモリの出力データ
のビット数が多くなるほど効果が高いのはもちろんであ
る。また、本発明の半導体装置によれば、半導体メモリ
のテスト回路を半導体メモリと一体型に構成することに
より、半導体メモリの出力端子からテスト回路となる一
致検出回路の入力端子までの配線を極力短くすることが
できるため、半導体メモリの良否を判定するためのテス
ト回路のために、半導体装置の通常の動作モード時に、
半導体メモリの出力データのスイッチングスピードを低
下させたり、消費電力を増大させることがないという効
果もある。
体装置においては、第１のテストモードにおいて、半導
体メモリから出力される各々の出力データとこれに各々
対応する出力期待値データとを比較し、各々の出力デー
タに対応する比較結果の全てをワイヤードオア接続して
１本の外部出力ピンから出力する。また、本発明の半導
体装置においては、第２のテストモードにおいて、電源
電流の変化によって半導体メモリのテスト回路となる一
致検出回路の故障を検出する。本発明の半導体装置によ
れば、半導体メモリの各々の出力データを外部へ直接出
力するための複数の外部出力ピンが必要ないという効果
がある。なお、この効果は、半導体メモリの出力データ
のビット数が多くなるほど効果が高いのはもちろんであ
る。また、本発明の半導体装置によれば、半導体メモリ
のテスト回路を半導体メモリと一体型に構成することに
より、半導体メモリの出力端子からテスト回路となる一
致検出回路の入力端子までの配線を極力短くすることが
できるため、半導体メモリの良否を判定するためのテス
ト回路のために、半導体装置の通常の動作モード時に、
半導体メモリの出力データのスイッチングスピードを低
下させたり、消費電力を増大させることがないという効
果もある。
【図１】 本発明の半導体装置の一実施例の構成回路図
である。
である。
【図２】 従来の半導体装置の一例の構成概念図であ
る。
る。
１０，５０ 半導体装置 １２，５２ 半導体メモリ １４ 一致検出回路 １６ 結果出力回路 １８ モード切換回路 ２０，２２，２４，２６ ＥＯＲ（排他的論理和）ゲー
ト ２８，３０，３２，３４，４４ Ｎ型ＭＯＳトランジス
タ ３５ 一致検出線 ３６，６２ 出力バッファ ３８ ＮＡＮＤゲート ４０ インバータ ４２ Ｐ型ＭＯＳトランジスタ ５４ 内部回路 ５６，５８ マルチプレクサ ６０ 入力バッファ
ト ２８，３０，３２，３４，４４ Ｎ型ＭＯＳトランジス
タ ３５ 一致検出線 ３６，６２ 出力バッファ ３８ ＮＡＮＤゲート ４０ インバータ ４２ Ｐ型ＭＯＳトランジスタ ５４ 内部回路 ５６，５８ マルチプレクサ ６０ 入力バッファ
Claims (1)
- 【請求項１】少なくとも２ビット以上の出力データを出
力する半導体メモリを搭載した半導体装置であって、 前記半導体メモリから出力される各々の出力データとこ
れに各々対応する出力期待値データとを比較して各々の
比較結果を出力する一致検出回路と、この一致検出回路
から出力される各々の前記比較結果の全てをワイヤード
オア接続して１本の外部出力ピンから出力する結果出力
回路と、通常の動作モードであるノーマルモード、前記
半導体メモリのファンクションテストを行うための第１
のテストモード、または、前記一致検出回路の故障を検
出するための第２のテストモードのいずれかに動作モー
ドを切り換えるモード切換回路とを有する前記半導体メ
モリの良否を判定するためのテスト回路を備えることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9220288A JPH1166900A (ja) | 1997-08-15 | 1997-08-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9220288A JPH1166900A (ja) | 1997-08-15 | 1997-08-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166900A true JPH1166900A (ja) | 1999-03-09 |
Family
ID=16748829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9220288A Pending JPH1166900A (ja) | 1997-08-15 | 1997-08-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1166900A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| US7562269B2 (en) | 2003-04-08 | 2009-07-14 | Elpida Memory, Inc. | Semiconductor storage device |
| US9056363B2 (en) | 2008-11-25 | 2015-06-16 | Solvay Fluor Gmbh | Anticorrosive flux |
-
1997
- 1997-08-15 JP JP9220288A patent/JPH1166900A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562269B2 (en) | 2003-04-08 | 2009-07-14 | Elpida Memory, Inc. | Semiconductor storage device |
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Ｏｋｉセミコンダクタ株式会社 | メモリテスト回路 |
| US9056363B2 (en) | 2008-11-25 | 2015-06-16 | Solvay Fluor Gmbh | Anticorrosive flux |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060306 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060704 |