KR20040104903A - 테스트 모드에서 더 낮은 율로 데이터 비트들을 출력하는반도체 메모리장치 및 동작방법 - Google Patents

테스트 모드에서 더 낮은 율로 데이터 비트들을 출력하는반도체 메모리장치 및 동작방법 Download PDF

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Abstract

반도체장치들은 제1데이터 율(data rate)로 병렬로 데이터 비트들을 출력하는 메모리셀 어레이를 포함한다. 출력회로는, 정상 모드에서는 상기 데이터 비트들을 상기 제1데이터 율로 외부 터미널로 직렬로 출력하고 테스트 모드에서는 상기 제1데이터 율보다 낮은 제2데이터 율로 상기 데이터 비트들을 상기 외부 터미널로 직렬로 출력한다. 따라서 테스트 모드에서 상기 메모리셀 어레이는 상기 제1데이터 율로 동작하는 반면에 상기 출력회로는 상기 제1데이터 율보다 낮은 상기 제2데이터 율로 데이터를 상기 외부 터미널로 출력할 수 있다.

Description

테스트 모드에서 더 낮은 율로 데이터 비트들을 출력하는 반도체 메모리장치 및 동작방법{Semiconductor memory devices and operating methods that are configured to output data bits at a lower rate in a test mode of operation}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치를 테스트하기 위한 회로 및 방법에 관한 것이다.
반도체 메모리장치는 여러 응용분야에 사용되고 있으며 가장 널리 사용되고 있는 메모리장치가 DRAM이다. 동기식 DRAM(Synchronous DRAM, SDRAM)은 클럭신호의 상승에지 또는 하강 에지에 동기하여 데이터를 기입하고 독출할 수 있도록 설계된다. 특히 이중 데이터율(Dual Data Rate, DDR) SDRAM은 클럭신호의 상승에지와 하강에지 모두에 응답하여 데이터를 기입하고 독출함으로써 종래의 SDRAM(Single Data Rate(SDR) SDRAM이라 불린다.)보다 고주파수에서 동작할 수 있도록 설계된다. 여기에서 용어 "데이터 율(data rate)"은 한 클럭 싸이클 내에서 메모리장치에 의해 외부 입출력단으로 또는 외부 입출력단으로부터 메모리장치 내부로 전달되는 비트 수를 의미한다.
도 1은 종래의 SDR SDRAM과 종래의 DDR SDRAM의 동작을 비교하는 타이밍도이다. 이 SDRAM들은 모두 4의 버스트 길이(Burst Length, BL)와 2의 칼럼어드레스 스트로브(CAS) 레이턴시를 갖는다. 그러므로 도 1에 도시된 바와 같이 BL이 4이고 CL이 2인 SDRAM에 대해서, 독출명령(R)에 응답하여 4비트 데이터(Q1-Q3)가 독출되고 데이터(Q1-Q3)의 각 비트는 클럭(CLK)의 상승에지에 응답하여 출력된다. 이와 마찬가지로 기입명령(W)에 응답하여 4비트 데이터가 클럭(CLK)의 상승에지에 응답하여 순차적으로 입력된다.
대조적으로 도 1에 도시된 바와 같이 DDR SDRAM에 대해서는, 저장된 데이터(Q0-Q3)가 데이터 스트로브 신호(DQS)의 상승에지 및 하강에지에 응답하여 메모리장치로부터 출력된다. 데이터 스트로브 신호(DQS)는 클럭신호(CLK)로부터 발생된다. 또한 기입명령에 응답하여 데이터(D0-D3)가 DQS의 상승에지 및 하강에지에응답하여 메모리장치 내에 기입되고 그래서 이중 데이터 율이 얻어진다. SDR SDRAM 및 DDR SDRAM을 포함하는 SDRAM의 설계 및 동작은 당업자에게 잘 알려져 있이므로 여기에서 상세한 설명은 생략된다.
높은 데이터 율에 기인하여, DDR SDRAM과 같은 고주파 메모리장치를 테스트하는 것이 어려울 수 있다. 또한 SDR SDRAM을 테스트하기 위해 설계된 저주파 테스트 장비를 사용하여 DDR SDRAM과 같은 고주파 메모리장치를 테스트하는 것은 특히 어려울 수 있다. 예컨데, 미국 특허 5,933,379가 "Method and Circuit for Testing a Semiconductor Memory Device Operating at High Frequency"를 개시하고 있다. 상기 미국 특허 5,933,379에 개시된 바와 같이, 반도체 메모리장치를 테스트하기 위한 회로는 외부 클럭신호의 레이턴시를 제어하는 레이턴시 제어기, 칼럼어드레스 신호를 발생하는 내부 칼럼어드레스 발생기, 및 모드 신호를 발생하는 모드 레지스터를 구비한다. 또한 상기 반도체 메모리장치를 테스트하기 위한 회로는, 상기 내부 칼럼어드레스 발생기의 출력 어드레스 신호를 디코딩하는 칼럼어드레스 디코더, 데이터를 저장하는 메모리셀, 상기 레이턴시 제어기의 출력신호에 따라 상기 메모리셀의 데이터 입출력을 제어하는 입출력 제어부, 그리고 데이터 입력버퍼 및 데이터 출력버퍼를 구비한다. 또한 상기 외부 클럭신호의 주파수의 n배에 해당하는 주파수를 갖는 내부 클럭신호를 발생하는 주파수 멀티플라이어가 더 제공된다. 위에 언급된 개선에 의해, 종래의 테스트 장비가 고주파 메모리장치들을 테스트하는 데 사용될 수 있다.
미국특허 6,163,491는 "Synchronous semiconductor memory device which canbe inspected even with low speed tester"를 개시하고 있다. 상기 미국특허 6,163,491에 개시된 바와 같이, 싱크로너스 반도체 메모리장치가 짝수 및 홀수 어드레스들에 해당하는 제1 및 제2메모리셀들로부터 각각 독출된 제1 및 제2데이터를 수신하는 프리페치(prefetch) 선택기를 구비한다. 상기 프리페치 선택기는 정상동작시 클럭주기의 한 주기내에서 상기 제1 및 제2데이터를 상기 데이터 입출력단으로 순차적으로 출력한다. 상기 프리페치 선택기는 테스트 모드에서 상기 제1데이터와 상기 제2데이터가 일치하는 지를 판단하고 상기 클럭 주기의 한 주기내에서 상기 판단결과를 상기 데이터 입출력 단으로 출력한다.
마지막으로 미국특허 6,212,113은 "Semiconductor memory device input circuit"을 개시한다. 상기 미국특허 6,212,113에는, 일반적인 메모리 테스트 장치로 테스트 할 수 있도록 구성되는 DDR 메모리장치가 개시되어 있다. 상기 DDR 메모리장치는 DDR 입력회로, SDR 입력회로, 워드라인 제어회로, 비트라인 제어회로, 및 메모리셀 어레이를 구비한다. DDR 입력회로를 선택함으로써 정상 기입동작들이 수행될 수 있으며 SDR 입력회로를 선택함으로써 테스트 기입동작들이 수행될 수 있다. 이러한 구성은 DDR 메모리장치가 일반적인 SDR 메모리 테스트 장치로 테스트될 수 있도록 한다.
또한 고주파 메모리장치는 제조공정 변화들에 의해 야기되는 비교적 작은 유효 데이터 윈도우 마진(valid data window margin)을 갖기 때문에, DDR SDRAM과 같은 고주파 메모리장치를 테스트하기가 어렵다. 그러므로, DDR SDRAM과 같은 고주파 메모리장치가 DDR SDRAM용 고주파 테스트 장비로 테스트될 수 있을 지라도, 다수개의 DDR SDRAM 장치들을 병렬로 테스트하는 것은 어렵다.
따라서 본 발명이 이루고자하는 기술적 과제는, 테스트 모드에서 유효 출력 데이터 윈도우를 확장하기 위해 테스트 모드에서 더 낮은 율로 데이터 비트들을 출력하는 반도체 메모리장치 및 동작방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 DDR 및 SDR 메모리장치에 의해 수행되는 동작들의 타이밍도이다.
도 2는 본 발명의 일실시예에 따른 메모리장치 및 동작 방법을 나타내는 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 메모리장치 및 동작 방법을 나타내는 블록도이다.
도 4는 도 3의 실시예에 사용되는 멀티플렉서의 회로도이다.
도 5 및 도 6은 도 3 및 4의 실시예들에서 수행되는 동작들의 타이밍도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리장치 및 동작 방법을 나타내는 블록도이다.
도 8은 도 7의 실시예에 사용되는 멀티플렉서의 회로도이다.
도 9는 도 7의 실시예에 사용되는 출력버퍼의 회로도이다.
도 10은 도 7 내지 도 9의 실시예들에 의해 수행되는 동작들의 타이밍도이다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리장치 및 동작 방법을 나타내는 블록도이다.
도 12는 도 11의 실시예에 사용되는 출력버퍼의 회로도이다.
도 13은 도 11 및 도 12의 실시예들에 의해 수행되는 타이밍도이다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리장치 및 동작 방법을 나타내는 블록도이다.
도 15A 및 도 15B는 도 14의 실시예에 사용되는 분할기(divider) 회로들의 블록도들이다.
도 16은 도 14, 15A, 및 15B의 실시예들에 의해 수행되는 동작들의 타이밍도이다.
도 17은 본 발명의 여러 실시예들에 따라 수행되는 동작들의 플로우차트이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들은 제1데이터 율로 병렬로 복수의 데이터 비트들을 출력하도록 구성되는 메모리셀 어레이를 구비하는 반도체 메모리장치를 제공한다. 출력회로는 정상 모드에서는 상기 제1데이터 율로 상기 복수의 데이터 비트들을 외부 터미널로 직렬로 출력하고 테스트 모드에서는 상기 제1데이터 율보다 낮은 제2데이터 율로 상기 복수의 데이터 비트들을 상기 외부 터미널로 직렬로 출력하도록 구성된다.
일실시예들에서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고, 상기 제1데이터 율은 상기 클럭신호의 상승에지 및 하강에지 양쪽에 응답하여 생성되고 상기 제2데이터 율은 상기 클럭신호의 상승에지 및 하강에지중 어느 하나에만 응답하여 생성된다. 다른 일실시예들에서는, 상기 메모리셀 어레이는 대응되는 복수개의 제1데이터 라인들 상으로 상기 제1데이터 율로 병렬로 상기 복수의 데이터 비트들을 출력하도록 구성되고, 상기 출력회로는 상기 정상 모드에서는 대응되는 복수개의 제2데이터 라인들을 이용하여 상기 제1데이터 율로 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하고 그리고 상기 테스트 모드에서는 상기 복수개의 제2데이터 라인들을 이용하여 상기 제2데이터 율로 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하도록 구성된다.
일실시예들에서, 상기 출력회로는 상기 테스트 모드에서 상기 복수의 데이터 비트들의 제1부분을 복제하여 이 복제된 제1부분을 상기 제2데이터 율로 상기 외부 터미널로 직렬로 출력하고 상기 복수의 데이터 비트들의 제2부분을 복제하여 이 복제된 제2부분을 상기 제2데이터 율로 상기 외부 터미널로 직렬로 출력하도록 구성된다. 특히 이들 실시예들의 일부에서는, 상기 메모리셀 어레이는 대응되는 복수개의 제1데이터 라인들 상으로 상기 제1데이터 율로 병렬로 상기 복수의 데이터 비트들을 출력하도록 구성되고, 상기 출력회로는 대응되는 복수개의 제2데이터 라인들 상으로 상기 제1데이터 라인들 상의 독출 데이터를 멀티플렉스하는 멀티플렉서 및 상기 제2데이터 라인들 상의 데이터를 상기 외부 터미널로 직렬로 출력하는 출력버퍼를 구비한다.
이들 실시예들의 일부에서 상기 멀티플렉서는 상기 정상 모드에서는 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하고 상기 테스트 모드의 제1테스트 모드에서는 각각의 짝수번째 제1데이터 라인을 각각의 짝수번째 제2데이터 라인으로 연결하고 상기 테스트 모드의 제2테스트 모드에서는 각각의 홀수번째 제1데이터 라인을 각각의 홀수번째 제2데이터 라인으로 연결하도록 구성된다. 일부 실시예들에서, 상기 멀티플렉서는 상기 제1테스트 모드에서 각각의 짝수번째 제1데이터 라인을 각각의 짝수번째 제2데이터 라인으로 연결하는 제1스위치, 상기 제2테스트 모드에서 각각의 홀수번째 제1데이터 라인을 각각의 홀수번째 제2데이터 라인으로연결하는 제2스위치, 및 상기 제1 및 제2테스트 모드에서 각각의 홀수번째 제2데이터 라인을 각각의 이웃하는 짝수번째 제2데이터 라인으로 연결하는 등화회로를 구비한다. 또한 복수개의 명령신호들에 응답하고, 상기 멀티플렉서를 상기 테스트 모드의 상기 제1 및 제2테스트 모드에 놓기 위하여 제1 및 제2테스트 모드 신호들을 발생하는 모드 레지스터 셋트가 더 제공될 수 있다.
다른 일실시예들에서, 상기 멀티플렉서는 상기 정상 모드에서는 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하고 상기 테스트 모드의 상기 제1테스트 모드에서는 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하고 상기 테스트 모드의 상기 제2테스트 모드에서는 각각의 홀수번째 및 짝수번째 제1데이터 라인을 각각의 짝수번째 및 홀수번째 제2데이터 라인으로 크로스 연결(cross-couple)하도록 구성된다. 이들 일실시예들에서, 상기 출력버퍼는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드의 상기 제1 및 제2테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호중 어느 하나에만 응답한다.
이들 일실시예들에서는 상기 멀티플렉서는, 상기 제1테스트 모드에서 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하는 제1스위치, 및 상기 제2테스트 모드에서 각각의 홀수번째 및 짝수번째 제1데이터 라인을 각각의 짝수번째 및 홀수번째 제2데이터 라인으로 크로스 연결하는 제2스위치를 구비한다. 또한 일실시예들에서 상기 출력버퍼는, 각각의 제1데이터 라인 상의 독출 데이터를 저장하는복수개의 레지스터들, 각각 이웃한 한쌍의 레지스터들과 관련되고, 제1클럭신호에 응답하여 첫번째 이웃한 레지스터로부터 출력되는 데이터를 래치하고 제2클럭신호에 응답하여 두번째 이웃한 레지스터로부터 출력되는 데이터를 래치하는 복수개의 래치들, 및 상기 래치들에 응답하며, 상기 정상 모드에서는 상기 제1 및 제2내부 클럭신호들에 응답하고 상기 제1 및 제2테스트 모드동안에는 상기 제1 및 제2내부 클럭신호들중 하나에만 응답하는 병렬-직렬 변환기(parallel-to serial converter)를 구비한다.
또 다른 실시예들에서, 상기 출력회로는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호에 교대로 응답한다. 특히 일부 실시예들에서, 상기 메모리셀 어레이는 대응되는 복수개의 제1데이터 라인들 상으로 상기 제1데이터 율로 병렬로 상기 복수의 데이터 비트들을 출력하고, 상기 출력회로는 데이터를 상기 외부 터미널로 직렬로 출력하는 출력버퍼를 구비한다.
일실시예들에서, 상기 출력버퍼는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드의 제1테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호중 어느 하나에만 응답하고 상기 테스트 모드의 제2테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호중 다른 하나에만 응답한다. 일실시예들에서 상기 출력버퍼는, 각각의 제1데이터 라인 상의 독출 데이터를 저장하는 복수개의 레지스터들, 및 각각 이웃한 한쌍의 레지스터들과 관련되고, 제1클럭신호에 응답하여 첫번째 이웃한 레지스터로부터 출력되는 데이터를 래치하고 제2클럭신호에 응답하여 두번째 이웃한 레지스터로부터 출력되는 데이터를 래치하는 복수개의 래치들을 구비한다. 또한 상기 래치들에 응답하며, 상기 정상 모드에서는 상기 제1 및 제2내부 클럭신호들에 응답하고 상기 제1테스트 모드동안에는 상기 제1 및 제2내부 클럭신호들중 하나에만 응답하고 상기 제2테스트 모드동안에는 상기 제1 및 제2내부 클럭신호들중 다른 하나에만 응답하는 병렬-직렬 변환기(parallel-to serial converter)가 더 구비될 수 있다.
또 다른 일실시예들에 따르면, 상기 출력회로는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드에서는 상기 제1내부 클럭신호로부터 발생되는 분할된 제1내부 클럭신호 및 상기 제2내부 클럭신호로부터 발생되는 분할된 제2내부 클럭신호에 응답한다. 상기 분할된 제1내부 클럭신호 및 상기 분할된 제2내부 클럭신호의 주파수는 각각 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호의 주파수의 절반이다.
또한 상기 클럭신호의 상승에지 및 테스트 모드 선택 신호에 응답하여 상기 분할된 제1내부 클럭신호를 발생하는 제1분할회로, 및 상기 클럭신호의 하강에지 및 상기 테스트 모드 선택 신호에 응답하여 상기 분할된 제2내부 클럭신호를 발생하는 제2분할회로가 더 구비될 수 있다. 일실시예들에서, 상기 제1분할회로는 상기클럭신호의 상승에지 및 상기 테스트 모드 신호에 응답하는 제1분할기를 포함하고, 상기 제2분할회로는 상기 클럭신호의 하강에지 및 상기 테스트 모드 신호에 응답하는 제2분할기 및 상기 제2분할기에 응답하는 제2지연소자를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예들은 제1데이터 율로 병렬로 복수의 데이터 비트들을 출력하는 메모리셀 어레이를 갖는 반도체장치를 동작시키는 방법을 제공한다. 일실시예들에 따르면, 상기 복수의 데이터 비트들이 정상 모드에서 상기 제1데이터 율로 상기 메모리셀 어레이로부터 외부 터미널로 직렬로 출력된다. 테스트 모드에서는 상기 복수의 데이터 비트들이 상기 제1데이터 율보다 낮은 제2데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 직렬로 출력된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 메모리장치 및 동작 방법을 나타내는 블록도이다.
도 2에 도시된 바와 같이, 메모리장치(200)는 제1데이터 율(data rate)(DR1)로 병렬로 복수의 데이터 비트들을 출력하도록 구성되는 메모리셀 어레이(211)를구비한다. 상기 메모리셀 어레이(211)의 설계는 당업자에게 잘 알려져 있으므로 여기에서 상세한 설명은 생략된다.
도 2를 참조하면, 출력회로(213)는 정상 모드에서는 상기 제1데이터 율로 상기 복수의 데이터 비트들을 외부 터미널(217)로 직렬로 출력하고 테스트 모드에서는 상기 제1데이터 율(DR1)보다 낮은 제2데이터 율(DR2)로 상기 복수의 데이터 비트들을 상기 외부 터미널(217)로 직렬로 출력하도록 구성된다. 한편 복수의 메모리셀 어레이(211), 복수의 출력회로들(213), 및/또는 복수의 외부 터미널들(217)이 하나의 메모리장치(200) 내에 제공될 수 있음은 당업자에게 자명하다.
메모리셀 어레이(211)는 대응되는 복수의 제1데이터 라인들(212) 상으로 제1데이터 율(DR1)로 병렬로 복수의 데이터 비트들을 출력하도록 구성된다. 그러므로, 메모리셀 어레이(211)로부터 병렬로 출력되는 각 비트에 대해 하나의 제1데이터 라인(212)이 할당된다. 또한 출력회로(213)는, 대응되는 복수의 제2데이터 라인들(214)을 이용하여, 정상 모드에서는 상기 제1데이터 율로 상기 복수의 데이터 비트들을 외부 터미널(217)로 직렬로 출력하고 그리고 테스트 모드에서는 상기 제1데이터 율보다 낮은 상기 제2데이터 율로 상기 복수의 데이터 비트들을 상기 외부 터미널(217)로 직렬로 출력하도록 구성된다. 예컨대 4개의 제1데이터 라인들(212)과 4개의 제2데이터 라인들(214)이 사용될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리장치 및 동작방법을 나타내는 블록도이다. 도 3을 참조하면, 출력회로(313)는 병렬로 메모리셀 어레이(211)로부터 출력되는 복수의 데이터 비트들의 제1부분을 복제(replicate)하고 그럼으로써테스트 모드에서 상기 제2데이터 율로 외부 터미널(217)로 상기 복수의 데이터 비트들의 상기 제1부분을 직렬로 출력하도록 구성된다. 또한 출력회로(313)는 병렬로 메모리셀 어레이(211)로부터 출력되는 상기 복수의 데이터 비트들의 제2부분을 복제하고 그럼으로써 테스트 모드에서 제2데이터 율로 외부 터미널(217)로 상기 복수의 데이터 비트들의 제2부분을 직렬로 출력하도록 구성된다.
특히 도 3에 도시된 바와 같이, 메모리셀 어레이(211)는 대응되는 복수의 제1데이터 라인들(212) 상으로 제1데이터 율로 병렬로 복수의 데이터 비트들을 출력하도록 구성된다. 도 3에서 제1데이터 라인들(212)은 RDIO_0 내지 RDIO_3으로 표시된다. 그러나, 더 적거나 더 많은 수의 제1데이터 라인들(212)이 사용될 수도 있다. 또한 도 3에 도시된 바와 같이, 출력회로(313)는 대응되는 복수의 제2데이터 라인들(DO_0 내지 DO_3) 상으로 제1데이터 라인들(212) 상의 독출 데이터를 멀티플렉스하도록 구성되는 멀티플렉서(313a)를 구비한다. 출력회로(313)는 또한 외부 터미널(217)로 제2데이터 라인들(DO_0 내지 DO_3) 상의 데이터를 직렬로 출력하도록 구성되는 출력버퍼(313b)를 구비한다. 도 3에는 4개의 제2데이터 라인들(214) 만이 도시되어 있으나 더 적거나 더 많은 수의 제2데이터 라인들이 사용될 수 있다.
멀티플렉서(313a)는 정상 모드(@NORMAL)에서 각각의 제1데이터 라인(RDIO_0 내지 RDIO_3)을 각각의 제2데이터 라인(DO_0 내지 DO_3)에 연결시키도록 구성된다. 멀티플렉서(313a)는 제1테스트 모드(@TEST MODE1)에서는 각각의 짝수번째 제1데이터 라인들(RDIO_0,RDIO_2)을 각각의 짝수번째 제2데이터 라인들(DO_0,DO_2) 및 각각의 이웃한 홀수번째 제2데이터 라인들(DO_1,DO_3)에 연결한다. 멀티플렉서(313a)는 제2테스트 모드(@TEST MODE2)에서는 각각의 홀수번째 제1데이터 라인들(RDIO_1,RDIO_3)을 각각의 홀수번째 제2데이터 라인들(DO_1,DO_3) 및 각각의 이웃한 짝수번째 제2데이터 라인들(DO_0,DO_2)에 연결한다. 여기에서는 두가지 테스트 모드들만이 설명되었지만 그 이상의 테스트 모드들이 지원되도록 구성될 수 있음은 자명하다.
따라서 정상 모드에서는, DDR SDRAM의 데이터 율에 해당하는 제1데이터 율로 출력버퍼(313)로부터 데이터를 출력하기 위해서 제1데이터 라인들(RDIO_0 내지 RDIO_3)이 대응되는 제2데이터 라인들(DO_0 내지 DO_3)에 연결된다. 제1테스트 모드 동안에는, 짝수번째 제1데이터 라인들(RDIO_0 및 RDIO_2)의 데이터가 짝수번째 및 홀수번째 제2데이터 라인들(DO_0 - DO_3) 상으로 복제된다. 그래서 이 데이터가 복제된 형태로 출력버퍼(313b)에 제공되고 그럼으로써 SDR SDRAM 데이터 율에 해당하는 제2데이터 율로 외부 터미널(217)로 출력된다. 제2데이터 율은 제1데이터 율보다 낮다. 마지막으로 제2테스트 모드에서는, 홀수번째 제1데이터 라인들(RDIO_1 및 RDIO_3)의 데이터가 홀수번째 및 짝수번째 제2데이터 라인들(DO_0 - DO_3) 상으로 복제되고 그럼으로써 이 데이터가 제1데이터 율보다 낮은 제2데이터 율로 출력버퍼(313b)에 제공된다. 따라서 테스트 모드에서는, 출력버퍼(313b)의 출력 데이터(DOUT)의 데이터 윈도우가 메모리셀 어레이(211)로부터 독출된 데이터의 데이터 윈도우와 비교하여 확장된다. 그러므로 데이터 윈도우가 확장되었기 때문에 DDR SDRAM이 DDR SDRAM 테스트 장비 및/또는 다수의 SDR SDRAM 테스트 장비에 의해 테스트될 수 있다.
모드 레지스터 셋트(MRS)(315)는 복수의 명령신호들에 응답하고 멀티플렉서(313a)를 제1 및 제2테스트 모드로 놓이게 하는 제1 및 제2테스트 모드 신호들(TM1,TM2)을 발생한다. 명령신호들은 로우어드레스 스트로브 신호(RASB), 칼럼어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB), 및 어드레스 신호들을 포함한다. MRS(315)는 본 발명의 실시예에 따른 메모리장치(300) 내부에 포함되기 때문에 테스팅이 페키징 후 수행될 수도 있다.
도 4는 도 3의 실시예에 사용되는 멀티플렉서의 회로도이다. 도 4에 도시된 바와 같이 멀티플렉서(313a)는 제1테스트 모드(TM1)에서 각각의 짝수번째 제1데이터 라인(RDIO_0,RDIO_2)을 각각의 짝수번째 제2데이터 라인(DO_0, DO_2)에 연결시키도록 구성되는 제1스위치(420)를 구비한다. 제2스위치(430)는 제2테스트 모드(TM2)에서 각각의 홀번째 제1데이터 라인(RDIO_1, RDIO_3)을 각각의 홀수번째 제2데이터 라인(DO_1, DO_3)에 연결시키도록 구성된다. 등화회로(440)는 제1 및 제 2테스트 모드에서 각각의 홀수번째 제2데이터 라인(DO_1, DO_3)을 각각의 이웃한 짝수번째 제2데이터 라인(DO_0, DO_2)에 연결시키도록 구성된다. 따라서 메모리셀 어레이(211)로부터 제1데이터 라인들(212) 상에 독출된 제1독출 데이터(RDIO_0,RDIO_2)는 제1테스트 모드 신호(TM1)에 응답하여 제2데이터 라인들(214) 상의 제2독출 데이터(DO_0, DO_2)로 각각 전달된다. 동시에, 등화회로(440)는 짝수/홀수번째 제2독출 데이터(DO_0/1, DO_2/3)의 각 쌍이 동일한 레벨로 유지되도록 활성화되고, 반면에 제2테스트 모드 신호(TM2)를 수신하는 제2스위치(430)는 비활성화된다. 홀수번째 독출 데이터(RDIO_1, RDIO_3)도 위와 유사하게 처리될 수 있으며, 따라서 출력 데이터(DOUT)의 유효 데이터 윈도우가 정상 모드에 비해 두배로 확장될 수 있다. 정상 모드시에 등화회로(440)는 비활성화된다.
도 5는 도 3 및 4의 실시예들에 따른 메모리장치로부터 데이터를 독출하는 정상 모드 및 테스트 모드의 타이밍도이다. 도 5에 도시된 바와 같이, 정상 모드에서 독출 데이터(D0-D3)는 유효 데이터 윈도우(W1)를 갖고 클럭신호(CLK)의 상승 및 하강에지들에 응답하여 외부 터미널(DOUT)로 전달된다. 또한 짝수 및 홀수번째 데이터(DO_0/2, DO_1/3)는 테스트 모드에서 확장된 데이터 윈도우(W2)를 갖고 각각 외부 클럭신호(CLK)의 상승에지에 응답하여 외부 터미널(DOUT)로 전달된다.
도 6은 도 3-5의 실시예들에 따른 출력회로들에 의해 수행되는 동작들을 나타내는 상세한 타이밍도이다. 도 6에 도시된 바와 같이 제1내부 클럭신호(CDQ_F)는 클럭신호(CLK)의 상승에지에 응답하여 발생된다. 제2내부 클럭신호(CDQ_S)는 클럭신호(CLK)의 하강에지에 응답하여 발생된다. 정상 모드에서, 출력 데이터(D0-D3)는 클럭신호(CLK)의 상승에지 및 하강에지에 대응되는 제1내부 클럭신호(CDQ_F) 및 제2내부 클럭신호(CDQ_S)에 응답하여 외부 터미널(DOUT)로 전달된다. 제1테스트 모드에서는, 짝수 및 홀수번째 데이터가 동일한 레벨로 유지되기 때문에 출력 데이터(D0,D2)는 확장된 데이터 윈도우를 갖고 외부 터미널(DOUT)로 전달된다. 제2테스트 모드에서도 출력 데이터(D1,D3)에 대해 유사한 동작들이 제공된다.
도 7 내지 도 10은 본 발명의 다른 실시예들에 따른 메모리장치들 및 동작방법들을 나타낸다. 이들 실시예들에서는, 메모리셀 어레이(211)는 상승에지 및 하강에지를 갖는 클럭신호(CLK)에 응답한다. 출력회로(733)는 정상 모드시 클럭신호(CLK)의 상승에지에 응답하여 발생되는 제1내부 클럭신호(CDQ_F) 및 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호(CDQ_S)에 응답한다. 그러나 테스트 모드에서는, 출력회로는 제1내부 클럭신호 또는 제2내부 클럭신호중 하나에만 응답한다. 그러므로 데이터 비트들은 테스트 모드에서 제1데이터 율보다 낮은 제2데이터 율로 출력될 수 있다.
특히 이들 실시예들에서는, 출력회로(733)는 정상 모드(@NORMAL)에서 각각의 제1데이터 라인(212)을 각각의 제2데이터 라인(214)으로 연결하도록 구성되는 멀티플렉서(733a)를 구비한다. 제1테스트 모드(@TEST MODE1)에서는 각각의 제1데이터 라인(212)이 각각의 제2데이터 라인(214)에 연결된다. 마지막으로 제2테스트 모드(@TEST MODE2)에서는 각각의 홀수 및 짝수번째 제1데이터 라인들(212)이 각각의 짝수 및 홀수번째 제2데이터 라인들(214)로 크로스(cross) 연결된다.
또한 출력회로(733)에는 출력버퍼(733b)가 포함된다. 출력버퍼(733b)는 정상 모드에서 클럭신호(CLK)의 상승에지에 응답하여 발생되는 제1내부 클럭신호(CDQ_F) 및 클럭신호(CLK)의 하강에지에 응답하여 발생되는 제2내부 클럭신호(CDQ_S)에 응답한다. 테스트 모드에서는 즉 제1 및 제2테스트 모드에서는, 출력버퍼(733b)는 제1내부 클럭신호(CDQ_F) 및 제2내부 클럭신호(CDQ_S)중 하나에만 응답한다. 어느 실시예들에서는 도 7에 도시된 바와 같이, 출력버퍼(733b)가 테스트 모드에서 제1내부 클럭신호(CDQ_F)에만 응답하고 제2내부 클럭신호(CDQ_S)는 디스에이블된다.
따라서 도 7은 출력버퍼(733b)의 출력 데이터(DOUT)의 유효 데이터 윈도우가어떻게 소정의 값 만큼 확장되는 가를 나타낸다. 여기에서 출력 데이터(DOUT)의 유효 데이터 윈도우는, 테스트 모드에서 제2내부 클럭신호(CDQ_S)를 디스에이블시킴으로써, 메모리셀 어레이(211)로부터 출력된 독출 데이터(RDIO_0 - RDIO_3)의 유효 데이터 윈도우에 비해 2배가 된다. 그러므로, 출력버퍼(733b)는 독출 데이터(DO_0 -DO_3)가 확장된 유효 데이터 윈도우를 갖고 외부 터미널(217)로 출력되도록 제2내부 클럭신호(CDQ_S)에 의해서는 동작되지 않는다.
도 8은 도 7의 실시예에 사용되는 멀티플렉서의 회로도이다. 도 8에 도시된 바와 같이, 멀티플렉서(733a)는 정상 모드 및 제1테스트 모드(TM1)에서 각각의 제1데이터 라인(RDIO_0 - RDIO_3)을 각각의 제2데이터 라인(DO_0 - DO_3)에 연결시키도록 구성되는 제1스위치(820)를 구비한다. 제2스위치(830)는 제2테스트 모드(TM2)에서 각각의 홀수 및 짝수번째 제1데이터 라인들을 각각의 짝수 및 홀수번째 제2데이터 라인들로 크로스 연결시키도록 구성된다. 따라서 메모리셀 어레이(211)로부터 독출된 제1데이터 라인들(212) 상의 제1독출 데이터(RDIO_0 - RDIO_3)가 제1테스트 모드 신호(TM1)에 응답하여 제2데이터 라인들(214, DO_0 - DO_3)로 각각 전달된다. 또한, 메모리셀 어레이(211)로부터 독출된 제1데이터 라인들(212) 상의 제1독출 데이터(RDIO_0 - RDIO_3)의 각각은 제2테스트 모드 신호(TM2)에 응답하여 이웃하는 제2데이터 라인들(214, DO_1/DO_0, DO_3/DO_2)로 각각 전달된다.
도 9는 도 7의 실시예에 사용되는 출력버퍼의 회로도이다. 도 9에 도시된 바와 같이, 출력버퍼(733b)는 대응되는 복수개의 레지스터들(910a -910d)을 포함하고 이 레지스터들 각각은 각각의 제1데이터 라인(212) 상의 독출 데이터를 저장하도록구성된다. 래치(920a)는 이웃한 2개의 레지스터들(910a/910b)과 관련되고 래치(920b)는 이웃한 2개의 레지스터들(910c/910d)와 관련된다. 각각의 래치(920a,920b)는 제1내부 클럭신호(1st FCLK, 2nd FCLK)에 응답하여 첫번째 이웃한 레지스터(910a,910c)로부터 출력되는 데이터를 래치하고 그리고 제2내부 클럭신호(1st SCLK, 2nd SCLK)에 응답하여 두번째 이웃하는 레지스터(910b,910d)로부터 출력되는 데이터를 래치하도록 구성된다. 멀티플렉서(930)로 구성되는 병렬-직렬 변환기(parallel-to serial converter)는 래치들(920a,920b)에 응답하고 정상 모드에서는 제1 및 제2내부 클럭신호들에 응답한다. 멀티플렉서(930)는 제1 및 제2테스트 모드동안에는 제1 및 제2내부 클럭신호들중 하나에만 응답한다.
좀더 상세하게는, 제2데이터 라인들(214) 상의 제2독출 데이터(DO_0 -DO_3)는 내부 클럭신호(INTCLK)에 응답하여 병렬로 레지스터들(910a - 910d)로 전달된다. 레지스터들(910a,910b)에 저장된 데이터(DO_0,DO_1)는 제1상승 및 제1하강 클럭(1st FCLK 및 1st SCLK)의 발생에 응답하여 제1래치(920a)로 순차적으로 전달된다. 반면에 레지스터들(910c,910d)에 저장된 데이터(DO_2,DO_3)는 정상 모드에서 제2상승 및 제2하강 클럭(2nd FCLK 및 2nd SCLK)의 발생에 응답하여 제2래치(920b)로 순차적으로 전달된다. 그러므로, 데이터(DO_0 -DO_3)는 정상 모드에서는 순차적으로 활성화되는 제1 및 제2내부 클럭신호(CDQ_F, CDQ_S)에 응답하여 외부 터미널(217)로 출력된다. 그러나 테스트 모드에서는, 두 레지스터들(910a,910b)에 저장된 데이터(DO_0,DO_1)가 제1상승 및 제1하강 클럭(1st FCLK 및 1st SCLK)의 발생에 응답하여 제1래치(920a)로 순차적으로 전달되더라도, 단지 제1내부클럭신호(CDQ_F) 만이 활성화되기 때문에 데이터(DO_0)만이 제1데이터 율보다 낮은 제2데이터 율을 갖고 외부 터미널(217)로 전달된다. 또한 두 레지스터들(910c,910d)에 저장된 데이터(DO_2,DO_3)가 제2상승 및 제2하강 클럭(2nd FCLK 및 2nd SCLK)의 발생에 응답하여 제2래치(920b)로 순차적으로 전달되더라도, 데이터(DO_2)만이 제1데이터 율보다 낮은 제2데이터 율을 갖고 외부 터미널(217)로 전달된다. 즉 데이터(DO_2)를 위한 다음 상승 클럭(CDQ_F)이 입력될 때까지 데이터(DO_0)가 출력된다. 그러므로, 유효 데이터 윈도우가 확장된다.
제1독출 데이터(RDIO_1,3) 각각은 제2테스트 모드(TM2)에서 제2독출 데이터(DO_0,2)로 전달된다. 그리고 나서 데이터(DO_0,2)는 확장된 데이터 윈도우를 갖고 외부 터미널(217)로 전달된다. 그러므로, 데이터(RDIO_1 - RDIO_3) 모두가 두 테스트 모드(TM1,TM2)에서 외부로 출력될 수 있다. 도 9는 또한 제1 및 제2테스트 모드(TM1,TM2) 동안에 하강 클럭(CDQ_S)을 디스에이블하기 위해 사용될 수 있는 논리회로(940)를 도시하고 있다.
도 10은 도 7 내지 도 9의 실시예들에서 정상 모드 및 테스트 모드 동안에 출력 데이터의 발생을 나타내는 타이밍도이다. 도 10에 도시된 바와 같이, 정상 모드 동안에 출력회로(733)는 클럭 신호(CLK)의 상승에지에 응답하여 발생되는 제1내부 클럭신호(CDQ_F) 및 클럭 신호(CLK)의 하강에지에 응답하여 발생되는 제2내부 클럭신호(CDQ_S)에 응답하여 제1데이터 율로 외부 터미널(217)에 복수의 데이터 비트들(D0-D3)를 직렬로 출력한다. 테스트 모드 동안에는, 도 10에 도시된 바와 같이, 출력회로(733)는 제1내부 클럭신호(CDQ_F) 및 제2내부 클럭신호(CDQ_S)중 어느하나에만 응답한다. 여기에서는 제1내부 클럭신호(CDQ_F)에 응답하는 경우가 도시되었다. 제1테스트 모드 동안에는 짝수번째 제2데이터 라인들(DO_0 및 DO_2) 상의 데이터가 제1데이터 율보다 낮은 제2데이터 율로 출력된다. 도 10에는 도시되지 않았지만, 홀수번째 제2데이터 라인들(DO_1 및 DO_3) 상의 데이터가 짝수번째 테스트 라인들로 전달된다는 것을 제외하고는 동일한 동작들이 제2테스트 모드에서 수행된다. 따라서, 데이터(D1,D3)가 출력되는 것을 제외하고는 제2테스트 모드의 동작은 제1테스트 모드의 동작과 동일하다.
도 11-13은 본 발명의 또 다른 실시예들에 따른 메모리장치들 및 동작방법들을 나타낸다. 이 실시예들에서는 출력회로는 정상 동작모드에서 클럭 신호(CLK)의 상승에지에 응답하여 발생되는 제1내부 클럭신호(CDQ_F) 및 클럭 신호(CLK)의 하강에지에 응답하여 발생되는 제2내부 클럭신호(CDQ_S)에 응답한다. 출력회로는 테스트 모드에서는 제1내부클럭 신호 및 제2내부 클럭신호에 교대로 응답한다. 특히 도 11을 참조하면, 메모리셀 어레이(211)는 대응되는 복수개의 제1데이터 라인들(212) 상으로 제1데이터 율로 복수의 데이터 비트들을 병렬로 출력하도록 구성된다. 출력회로는 외부 터미널(217)로 데이터를 직렬로 출력하도록 구성되는 출력버퍼(1143)를 구비한다.
특히 도 11을 참조하면, 메모리셀 어레이(211)는 상승에지들과 하강에지들을 갖는 클럭신호에 응답한다. 출력버퍼(1143)는 정상 모드 동안에는 클럭 신호(CLK)의 상승에지에 응답하여 발생되는 제1내부 클럭신호(CDQ_F) 및 클럭 신호(CLK)의 하강에지에 응답하여 발생되는 제2내부 클럭신호(CDQ_S)에 응답한다. 제1테스트 모드(TM1)에서는, 출력버퍼(1143)는 제1내부 클럭신호(CDQ_F) 및 제2내부 클럭신호(CDQ_S)중 어느 하나에만 응답한다. 여기에서는 제1내부 클럭신호(CDQ_F)에 응답하는 경우가 도시되었다. 제2테스트 모드(TM2)에서는, 출력버퍼(1143)는 제1내부 클럭신호(CDQ_F) 및 제2내부 클럭신호(CDQ_S)중 다른 하나에만 응답한다. 여기에서는 제2내부 클럭신호(CDQ_S)에 응답하는 경우가 도시되었다.
그러므로 도 11에서 출력버퍼(1143)의 출력 데이터(DOUT)의 유효 데이터 윈도우는 테스트 모드에서 제1내부 클럭신호(CDQ_F) 및 제2내부 클럭신호(CDQ_S)를 교대로 디스에이블시킴으로써 확장될 수 있다. 어느 실시예들에서는 제2테스트 모드에서 제1내부 클럭신호(CDQ_F)가 디스에이블되고 제1테스트 모드에서는 제2내부 클럭신호(CDQ_S)가 디스에이블된다. 그러므로, 독출 데이터가 확장된 윈도우를 갖고 출력될 수 있다.
도 12는 도 11의 출력버퍼의 회로도이다. 도 12에 도시된 바와 같이, 출력버퍼(1143)는 제1데이터 라인들 상의 독출 데이터를 저장하도록 구성되는 복수개의 레지스터들(1210a-1210d)를 구비한다. 래치(1220a)는 이웃한 2개의 레지스터들(1210a/1210b)과 관련되고 래치(1220b)는 이웃한 2개의 레지스터들(1210c/1210d)와 관련된다. 래치(1220a)는 제1상승 및 제1하강 클럭신호(1st FCLK, 1st SCLK)에 응답하여 첫번째 이웃한 레지스터(1210a,1210b)로부터 출력되는 데이터를 래치하도록 구성된다. 그리고 래치(1220b)는 제2상승 및 제2하강 클럭신호(2nd FCLK, 2nd SCLK)에 응답하여 두번째 이웃한 레지스터(1210c,1210d)로부터 출력되는 데이터를 래치하도록 구성된다. 병렬-직렬변환기(parallel-to-serial converter)(1230)는 정상 모드에서는 래치들(1220a,1220b)에 응답하고 제1 및 제2내부 클럭신호들(CDQ_F,CDQ_S)에 응답한다. 병렬-직렬 변환기(1230)는 제1테스트 모드(TM1)동안에는 제1 및 제2내부 클럭신호들중 하나에만 응답하고 제2테스트 모드(TM2)동안에는 제1 및 제2내부 클럭신호들중 다른 하나에만 응답한다. 도 12에는 제2테스트 모드에서는 제1내부 클럭신호(CDQ_F)를 디스에이블시키고 제1테스트 모드에서는 제2내부 클럭신호(CDQ_S)를 디스에이블시키도록 구성되는 논리회로들(1230,1250)이 도시되어 있다.
도 13은 도 11 및 12의 실시예들에서 수행되는 타이밍도이다. 도 13에 도시된 바와 같이, 정상 모드에서 출력회로는 제1 및 제2내부 클럭신호(CDQ_F',CDQ_S')에 응답한다. 제1내부 클럭신호(CDQ_F 또는 CDQ_F')는 클럭신호(CLK)의 상승에지에 응답하고 제2내부 클럭신호(CDQ_S 또는 CDQ_S')는 클럭신호(CLK)의 하강에지에 응답한다. 제1테스트 모드에서는, 제2내부 클럭신호(CDQ_S')가 디스에이블되고 출력회로는 제1내부 클럭신호(CDQ_F')에만 응답한다. 제2테스트 모드에서는, 출력회로는 제2내부 클럭신호(CDQ_S')에만 응답한다. 그러므로 도 12에 도시된 바와 같이, 레지스터(1210a,1210b)에 저장된 데이터(DQ_0, DQ_2)는 제1 및 제2상승 클럭신호(1st FCLK, 2nd FCLK)에 응답하여 래치들(1220a,1220b)로 전달된다. 그후, 데이터(DQ_0)는 데이터(DO_2)가 출력되는 시점인 제1내부 클럭신호(CDQ_F')의 다음 상승까지 출력된다. 제2테스트 모드에서는, 레지스터들(1210b,1210d)에 저장된 홀수 데이터(DO_1,DO_3)가 제1 및 제2하강 클럭신호들(1st SCLK, 2nd SCLK)에 응답하여 래치들(1220a,1220b)로 전달된다. 그래서 데이터(DO_1)은 데이터(DO_3)가 출력되는 시점인 제2내부 클럭신호(CDQ_S')의 다음 상승까지 출력된다. 그러므로 홀수 데이터 및 짝수 데이터에 대한 유효 데이터 윈도우가 확장된다.
도 14-16은 본 발명의 또 다른 실시예들에 따른 메모리장치들 및 동작 방법들을 나타내는 블록도이다. 이 실시예들에서는, 출력회로는 정상 모드에서 클럭 신호(CLK)의 상승에지에 응답하여 발생되는 제1내부 클럭신호(CDQ_F) 및 클럭 신호(CLK)의 하강에지에 응답하여 발생되는 제2내부 클럭신호(CDQ_S)에 응답한다. 출력회로는 테스트 모드에서는 제1내부클럭 신호(CDQ_F)로부터 발생된 분할된(divided) 제1내부 클럭신호(CDQ_F') 및 제2내부 클럭신호(CDQ_S)로부터 발생된 분할된 제2내부 클럭신호(CDQ_S')에 응답한다. 어떤 실시예들에서는, 분할된 제1내부 클럭신호 및 분할된 제2내부 클럭신호의 주파수는 제1내부 클럭신호 및 제2내부 클럭신호의 주파수의 절반이다.
특히 도 14에 도시된 바와 같이, 어떤 실시예들에서는 FIFO(First In First Out) 레지스터(1460)가 제1데이터 라인들(212) 상의 데이터를 저장하기 위해 사용된다. 출력버퍼(1463)는 정상 모드동안에는 제1 및 제2내부 클럭신호들(CDQ_F,CDQ_S)에 응답한다. 그러나 테스트 모드(TM) 동안에는 출력버퍼(1463)는 분할된 제1내부 클럭신호(CDQ_F') 및 분할된 제2내부 클럭신호(CDQ_S')에 응답한다. 그러므로 클럭의 주파수는 테스트 모드에서 예컨대 절반으로 분할될 수 있다.
그러므로 출력버퍼(1463)의 출력 데이터(DOUT)의 유효 데이터 윈도우는 테스트 모드에서 내부 클럭신호들(CDQ_F 및 CDQ_S)의 주파수를 분할함으로써 확장될 수있다. 즉, 내부 클럭신호들(CDQ_F 및 CDQ_S)의 주파수는 테스트 모드 신호(TM)에 응답하여 낮은 주파수로 분할될 수 있다. 테스트 모드 신호(TM)는 복수개의 명령신호들(RASB,CASB,WEB) 및 어드레스 신호들을 수신하는 모드 레지스터 셋트(MRS)로부터 발생될 수 있다. 그러므로 테스트 모드 동안에 출력 데이터의 데이터 윈도우가 확장될 수 있다.
도 15A 및 15B는 테스트 모드 동안에 내부 클럭신호들로부터 분할된 내부 클럭신호들을 발생하기 위해 사용되는 분할 회로들의 블록도들이다. 특히 도 15A에 도시된 바와 같이, 제1분할 회로(1500a)는 제1내부 클럭신호(CDQ_F) 및 테스트 모드 선택신호(TM)에 응답하여 분할된 제1내부 클럭신호(CDQ_F')을 발생하도록 구성된다. 도 15B에 도시된 바와 같이, 제2분할 회로(1500b)는 제2내부 클럭신호(CDQ_S) 및 테스트 모드 선택신호(TM)에 응답하여 분할된 제2내부 클럭신호(CDQ_S')을 발생하도록 구성된다.
특히 도 15A에 도시된 바와 같이, 어떤 실시예들에서는 제1분할 회로(1500a)는 클럭신호의 상승에지 및 테스트 모드 신호에 응답하는 제1분할기(1510)를 포함한다. 또한 어떤 실시예들에서는 제2분할 회로(1500b)는 클럭신호의 하강에지 및 테스트 모드 신호에 응답하는 제2분할기(1520) 및 제2분할기(1520)에 응답하는 지연기(1530)를 포함한다. 지연기(1530)는, 외부 터미널(217)에서 출력 데이터가 확장된 유효 데이터 윈도우를 갖고 출력되도록, 분할된 제1내부 클럭신호(CDQ_F')와 분할된 제2내부 클럭신호(CDQ_S') 사이의 상승에지의 타임간격을 증가시키기 위해 사용된다.
도 16은 도 14, 15A, 및 15B의 실시예들에 따른 동작들의 타이밍도이다. 도 14, 15A, 및 15B를 참조하면, 데이터(RDIO_0 -RDIO_3)가 FIFO 레지스터(1460)에 저장되고 다음에 내부 클럭신호에 응답하여 출력버퍼(1463)로 전달된다. 그후, 출력버퍼(1463) 내의 모든 데이터가 정상 모드에서 제1 및 제2내부 클럭신호(CDQ_F 및 CDQ_S)에 응답하여 외부로 출력된다. 테스트 모드에서는, 출력버퍼(1463)는 분할된 제1 및 제2내부 클럭신호(CDQ_F' 및 CDQ_S')에 응답하여 독출 데이터(D0-D3)를 외부로 출력한다. 그 결과 유효 데이터 윈도우가 확장될 수 있다. 따라서 테스트 모드에서는, 메모리셀 어레이는 정상 모드에서와 같이 완전(full) 속도로 동작하는 반면에 출력버퍼는 메모리셀 어레이의 동작속도의 반에 해당하는 속도로 동작할 수 있다.
도 17은 본 발명의 여러 실시예들에 따라 수행되는 동작들의 플로우차트이다. 이 동작들은 상술된 도 2 내지 도 16의 실시예들중 어느 것들을 이용하여 수행될 수 있다. 도 17에 도시된 바와 같이, 블록(1710)에서 정상 모드가 선택되면 블록(1720)에서 복수의 데이터 비트들이 제1데이터 율로 메모리셀 어레이로부터 외부 터미널로 직렬로 출력된다. 블록(1730)에서 테스트 모드가 선택되면, 블록(1740)에서 복수의 데이터 비트들이 제1데이터 율보다 낮은 제2데이터 율로 메모리셀 어레이로부터 외부 터미널로 출력된다. 이러한 동작들은 상술된 본 발명의 여러 실시예들에 따라 도 2, 3-6, 7-10, 11-13, 및/또는 14-16의 실시예들을 이용하여 수행될 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 동작방법은 테스트 모드에서 정상 모드에 비해 더 낮은 율로 데이터 비트들을 출력함으로써 테스트 모드에서 유효 출력 데이터 윈도우가 확장될 수 있다. 따라서 반도체 메모리장치를 테스트할 때 정확한 테스트가 가능해 지는 장점이 있다.

Claims (32)

  1. 제1데이터 율로 병렬로 복수의 데이터 비트들을 출력하는 메모리셀 어레이; 및
    정상 모드에서는 상기 제1데이터 율로 상기 복수의 데이터 비트들을 외부 터미널로 직렬로 출력하고 테스트 모드에서는 상기 제1데이터 율보다 낮은 제2데이터 율로 상기 복수의 데이터 비트들을 상기 외부 터미널로 직렬로 출력하는 출력회로를 구비하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 제1데이터 율은 상기 클럭신호의 상승에지 및 하강에지 양쪽에 응답하여 생성되고 상기 제2데이터 율은 상기 클럭신호의 상승에지 및 하강에지중 어느 하나에만 응답하여 생성되는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 메모리셀 어레이는 대응되는 복수개의 제1데이터 라인들 상으로 상기 제1데이터 율로 병렬로 상기 복수의 데이터 비트들을 출력하고,
    상기 출력회로는 상기 정상 모드에서는 대응되는 복수개의 제2데이터 라인들을 이용하여 상기 제1데이터 율로 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하고 그리고 상기 테스트 모드에서는 상기 복수개의 제2데이터 라인들을 이용하여 상기 제2데이터 율로 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 출력회로는 상기 테스트 모드에서는, 상기 복수의 데이터 비트들의 제1부분을 복제하여 이 복제된 제1부분을 상기 제2데이터 율로 상기 외부 터미널로 직렬로 출력하고 상기 복수의 데이터 비트들의 제2부분을 복제하여 이 복제된 제2부분을 상기 제2데이터 율로 상기 외부 터미널로 직렬로 출력하는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 출력회로는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호중 어느 하나에만 응답하는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 출력회로는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호에 교대로 응답하는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 출력회로는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드에서는 상기 제1내부 클럭신호로부터 발생되는 분할된 제1내부 클럭신호 및 상기 제2내부 클럭신호로부터 발생되는분할된 제2내부 클럭신호에 응답하는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 메모리셀 어레이는 대응되는 복수개의 제1데이터 라인들 상으로 상기 제1데이터 율로 병렬로 상기 복수의 데이터 비트들을 출력하고,
    상기 출력회로는 대응되는 복수개의 제2데이터 라인들 상으로 상기 제1데이터 라인들 상의 독출 데이터를 멀티플렉스하는 멀티플렉서 및 상기 제2데이터 라인들 상의 데이터를 상기 외부 터미널로 직렬로 출력하는 출력버퍼를 구비하는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 멀티플렉서는 상기 정상 모드에서는 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하고 상기 테스트 모드의 제1테스트 모드에서는 각각의 짝수번째 제1데이터 라인을 각각의 짝수번째 제2데이터 라인으로 연결하고 상기 테스트 모드의 제2테스트 모드에서는 각각의 홀수번째 제1데이터 라인을 각각의 홀수번째 제2데이터 라인으로 연결하는 것을 특징으로 하는 반도체장치.
  10. 대응되는 복수개의 제1데이터 라인들 상으로 제1데이터 율로 병렬로 복수의 데이터 비트들을 출력하는 메모리셀 어레이;
    정상 모드에서는 상기 제1데이터 율로 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하고 그리고 테스트 모드에서는 상기 제1데이터 율보다 낮은 제2데이터 율로 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하고, 대응되는 복수개의 제2데이터 라인들 상으로 상기 제1데이터 라인들 상의 독출 데이터를 멀티플렉스하는 멀티플렉서 및 상기 제2데이터 라인들 상의 데이터를 상기 외부 터미널로 직렬로 출력하는 출력버퍼를 포함하는 출력회로; 및
    복수개의 명령신호들에 응답하고, 상기 멀티플렉서를 상기 테스트 모드의 상기 제1 및 제2테스트 모드에 놓기 위하여 제1 및 제2테스트 모드 신호들을 발생하는 모드 레지스터 셋트를 구비하고,
    상기 멀티플렉서는 상기 정상 모드에서는 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하고 상기 테스트 모드의 상기 제1테스트 모드에서는 각각의 짝수번째 제1데이터 라인을 각각의 짝수번째 제2데이터 라인으로 연결하고 상기 테스트 모드의 상기 제2테스트 모드에서는 각각의 홀수번째 제1데이터 라인을 각각의 홀수번째 제2데이터 라인으로 연결하고, 상기 멀티플렉서는 상기 제1테스트 모드에서 각각의 짝수번째 제1데이터 라인을 각각의 짝수번째 제2데이터 라인으로 연결하는 제1스위치, 상기 제2테스트 모드에서 각각의 홀수번째 제1데이터 라인을 각각의 홀수번째 제2데이터 라인으로 연결하는 제2스위치, 및 상기 제1 및 제2테스트 모드에서 각각의 홀수번째 제2데이터 라인을 각각의 이웃하는 짝수번째 제2데이터 라인으로 연결하는 등화회로를 구비하는 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서,
    복수개의 명령신호들에 응답하고, 상기 멀티플렉서를 상기 테스트 모드의 상기 제1 및 제2테스트 모드에 놓기 위해 제1 및 제2테스트 모드 신호들을 발생하는모드 레지스터 셋트를 더 구비하는 것을 특징으로 하는 반도체장치.
  12. 대응되는 복수개의 제1데이터 라인들 상으로 제1데이터 율로 병렬로 복수의 데이터 비트들을 출력하는 메모리셀 어레이;
    정상 모드에서는 상기 제1데이터 율로 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하고 그리고 테스트 모드에서는 상기 제1데이터 율보다 낮은 제2데이터 율로 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하고, 대응되는 복수개의 제2데이터 라인들 상으로 상기 제1데이터 라인들 상의 독출 데이터를 멀티플렉스하는 멀티플렉서 및 상기 제2데이터 라인들 상의 데이터를 상기 외부 터미널로 직렬로 출력하는 출력버퍼를 포함하는 출력회로; 및
    복수개의 명령신호들에 응답하고, 상기 멀티플렉서를 상기 테스트 모드의 상기 제1 및 제2테스트 모드에 놓기 위해 제1 및 제2테스트 모드 신호들을 발생하는 모드 레지스터 셋트를 구비하고,
    상기 멀티플렉서는 상기 정상 모드에서는 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하고 상기 테스트 모드의 상기 제1테스트 모드에서는 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하고 상기 테스트 모드의 상기 제2테스트 모드에서는 각각의 홀수번째 및 짝수번째 제1데이터 라인을 각각의 짝수번째 및 홀수번째 제2데이터 라인으로 크로스 연결(cross-couple)하는 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 출력버퍼는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드의 상기 제1 및 제2테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호중 어느 하나에만 응답하는 것을 특징으로 하는 반도체장치.
  14. 제12항에 있어서, 상기 멀티플렉서는,
    상기 제1테스트 모드에서 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하는 제1스위치; 및
    상기 제2테스트 모드에서 각각의 홀수번째 및 짝수번째 제1데이터 라인을 각각의 짝수번째 및 홀수번째 제2데이터 라인으로 크로스 연결하는 제2스위치를 구비하는 것을 특징으로 하는 반도체장치.
  15. 제13항에 있어서, 상기 출력버퍼는,
    각각의 제1데이터 라인 상의 독출 데이터를 저장하는 복수개의 레지스터들;
    각각 이웃한 한쌍의 레지스터들과 관련되고, 제1클럭신호에 응답하여 첫번째 이웃한 레지스터로부터 출력되는 데이터를 래치하고 제2클럭신호에 응답하여 두번째 이웃한 레지스터로부터 출력되는 데이터를 래치하는 복수개의 래치들; 및
    상기 래치들에 응답하며, 상기 정상 모드에서는 상기 제1 및 제2내부 클럭신호들에 응답하고 상기 제1 및 제2테스트 모드동안에는 상기 제1 및 제2내부 클럭신호들중 하나에만 응답하는 병렬-직렬 변환기(parallel-to serial converter)를 구비하는 것을 특징으로 하는 반도체장치.
  16. 제1항에 있어서, 상기 메모리셀 어레이는 대응되는 복수개의 제1데이터 라인들 상으로 상기 제1데이터 율로 병렬로 상기 복수의 데이터 비트들을 출력하고,
    상기 출력회로는 데이터를 상기 외부 터미널로 직렬로 출력하는 출력버퍼를 구비하는 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 출력회로는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드의 제1테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호중 어느 하나에만 응답하고 상기 테스트 모드의 제2테스트 모드에서는 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호중 다른 하나에만 응답하는 것을 특징으로 하는 반도체장치.
  18. 제17항에 있어서, 상기 출력버퍼는,
    각각의 제1데이터 라인 상의 독출 데이터를 저장하는 복수개의 레지스터들;
    각각 이웃한 한쌍의 레지스터들과 관련되고, 제1클럭신호에 응답하여 첫번째 이웃한 레지스터로부터 출력되는 데이터를 래치하고 제2클럭신호에 응답하여 두번째 이웃한 레지스터로부터 출력되는 데이터를 래치하는 복수개의 래치들; 및
    상기 래치들에 응답하며, 상기 정상 모드에서는 상기 제1 및 제2내부 클럭신호들에 응답하고 상기 제1테스트 모드동안에는 상기 제1 및 제2내부 클럭신호들중 하나에만 응답하고 상기 제2테스트 모드동안에는 상기 제1 및 제2내부 클럭신호들중 다른 하나에만 응답하는 병렬-직렬 변환기(parallel-to serial converter)를 구비하는 것을 특징으로 하는 반도체장치.
  19. 제17항에 있어서,
    복수개의 명령신호들에 응답하고, 상기 출력버퍼를 상기 테스트 모드의 상기 제1 및 제2테스트 모드에 놓기 위해 제1 및 제2테스트 모드 신호들을 발생하는 모드 레지스터 셋트를 더 구비하는 것을 특징으로 하는 반도체장치.
  20. 제16항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 출력버퍼는 상기 정상 모드에서는 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하고 상기 테스트 모드에서는 분할된 제1내부 클럭신호 및분할된 제2내부 클럭신호에 응답하는 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서, 상기 분할된 제1내부 클럭신호 및 상기 분할된 제2내부 클럭신호의 주파수는 각각 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호의 주파수의 절반인 것을 특징으로 하는 반도체장치.
  22. 제20항에 있어서,
    복수개의 명령신호들에 응답하고, 상기 출력버퍼를 상기 테스트 모드에 놓기 위해 테스트 모드 신호를 발생하는 모드 레지스터 셋트를 더 구비하는 것을 특징으로 하는 반도체장치.
  23. 제20항에 있어서,
    상기 클럭신호의 상승에지 및 테스트 모드 선택 신호에 응답하여 상기 분할된 제1내부 클럭신호를 발생하는 제1분할회로; 및
    상기 클럭신호의 하강에지 및 상기 테스트 모드 선택 신호에 응답하여 상기 분할된 제2내부 클럭신호를 발생하는 제2분할회로를 더 구비하는 것을 특징으로 하는 반도체장치.
  24. 제23항에 있어서, 상기 제1분할회로는 상기 클럭신호의 상승에지 및 상기 테스트 모드 신호에 응답하는 제1분할기를 포함하고,
    상기 제2분할회로는 상기 클럭신호의 하강에지 및 상기 테스트 모드 신호에 응답하는 제2분할기 및 상기 제2분할기에 응답하는 제2지연소자를 구비하는 것을 특징으로 하는 반도체장치.
  25. 제1데이터 율로 병렬로 복수의 데이터 비트들을 출력하는 메모리셀 어레이를 갖는 반도체장치를 동작시키는 방법에 있어서,
    정상 모드에서 상기 제1데이터 율로 상기 메모리셀 어레이로부터 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계; 및
    테스트 모드에서는 상기 제1데이터 율보다 낮은 제2데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 구비하는 것을 특징으로 하는 방법.
  26. 제25항에 있어서, 상기 정상 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 클럭신호의 상승에지 및 하강에지에 응답하여, 상기 정상 모드에서 상기 제1데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 구비하고,
    상기 테스트 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 클럭신호의 상승에지 및 하강에지의 하나에만 응답하여, 상기 테스트 모드에서 상기 제1데이터 율보다 낮은 상기 제2데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 구비하는 것을 특징으로 하는 방법.
  27. 제25항에 있어서, 상기 테스트 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는,
    병렬로 상기 메모리셀 어레이로부터 출력되는 상기 복수의 데이터 비트들의 제1부분을 복제하여 이 복제된 제1부분을 상기 제2데이터 율로 상기 외부 터미널로 직렬로 출력하는 단계; 및
    상기 복수의 데이터 비트들의 제2부분을 복제하여 이 복제된 제2부분을 상기 제2데이터 율로 상기 외부 터미널로 직렬로 출력하는 단계를 구비하는 것을 특징으로 하는 방법.
  28. 제25항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 정상 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하여, 상기 제1데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 포함하고,
    상기 테스트 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호중 어느 하나에만 응답하여,상기 제1데이터 율보다 낮은 상기 제2데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제25항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 정상 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하여, 상기 제1데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 포함하고,
    상기 테스트 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 제1내부 클럭신호 및 상기 제2내부 클럭신호에 교대로 응답하여, 상기 제1데이터 율보다 낮은 상기 제2데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  30. 제25항에 있어서, 상기 메모리셀 어레이는 상승에지 및 하강에지를 갖는 클럭신호에 응답하고,
    상기 정상 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는,상기 클럭신호의 상승에지에 응답하여 발생되는 제1내부 클럭신호 및 상기 클럭신호의 하강에지에 응답하여 발생되는 제2내부 클럭신호에 응답하여, 상기 제1데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 포함하고,
    상기 테스트 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 제1내부 클럭신호로부터 발생되는 분할된 제1내부 클럭신호 및 상기 제2내부 클럭신호로부터 발생되는 분할된 제2내부 클럭신호에 응답하여, 상기 제1데이터 율보다 낮은 상기 제2데이터 율로 상기 메모리셀 어레이로부터 상기 외부 터미널로 상기 복수의 데이터 비트들을 직렬로 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  31. 제25항에 있어서, 상기 메모리셀 어레이는 대응되는 복수개의 제1데이터 라인들 상으로 상기 제1데이터 율로 병렬로 상기 복수의 데이터 비트들을 출력하고 상기 복수개의 제1데이터 라인들 상의 데이터는 대응되는 복수개의 제2데이터 라인들 상으로 전달되고,
    상기 정상 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 정상 모드에서 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하는 단계를 포함하고,
    상기 테스트 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 테스트 모드의 제1테스트 모드에서 각각의 짝수번째 제1데이터 라인을 각각의 짝수번째 제2데이터 라인으로 연결하는 단계, 및 상기 테스트 모드의 제2테스트 모드에서 각각의 홀수번째 제1데이터 라인을 각각의 홀수번째 제2데이터 라인으로 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
  32. 제25항에 있어서, 상기 메모리셀 어레이는 대응되는 복수개의 제1데이터 라인들 상으로 상기 제1데이터 율로 병렬로 상기 복수의 데이터 비트들을 출력하고 상기 복수개의 제1데이터 라인들 상의 데이터는 대응되는 복수개의 제2데이터 라인들 상으로 전달되고,
    상기 정상 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 정상 모드에서 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하는 단계를 포함하고,
    상기 테스트 모드에서 상기 복수의 데이터 비트들을 직렬로 출력하는 단계는, 상기 테스트 모드의 제1테스트 모드에서 각각의 제1데이터 라인을 각각의 제2데이터 라인으로 연결하는 단계, 및 상기 테스트 모드의 제2테스트 모드에서 각각의 홀수번째 및 짝수번째 제1데이터 라인을 각각의 짝수번째 및 홀수번째 제2데이터 라인으로 크로스(cross) 연결하는 단계를 포함하는 것을 특징으로 하는 방법.
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