CN103295646B - 运用于高速输出入端上的内建自测试电路 - Google Patents

Abstract

本发明涉及一种运用于高速输出入端上的内建自测试电路，包括：检测单元，具有第一输入端接收串行输出信号，第二输入端接收串行致能信号，与输出端产生检测信号；旗标单元，接收检测信号，产生旗标信号；选择单元，接收串行输出信号、串行致能信号与旗标信号。当重置信号于第一电位时，选择单元将串行输出信号与串行致能信号传递至输出入端；当重置信号于第二电位时，串行输出信号与串行致能信号之间具有一预定关系。

Description

运用于高速输出入端上的内建自测试电路

技术领域

本发明是有关于一种内建自测试(built-in self-test，BIST)电路，且特别是有关于一种运用于高速输出入端上的内建自测试电路。

背景技术

近几年来，存储器的传输速度越来越快，而双倍数据率(DDR)的存储器输出入端的速度已经到达GHz的等级了。同理，存储器控制器的输出入端也必需达到GHz的等级才能与DDR存储器相互搭配。

请参照图1，其所绘示为已知存储器控制器中输出入端及其相关电路示意图。存储器控制器100包括一核心电路110与一输出入端150。核心电路110包括：一控制单元160、一N至1输出信号并串转换器(parallel to serial converter)120、一N至1致能信号并串转换器130。输出入端150包括：一输出驱动单元(outputdriver)154、输出入垫(IO pad)156、与一输入驱动单元(input driver)152。

由于核心电路110中控制单元160的操作速度会低于输出入端150的速度。因此，必须先将控制单元160的并行输出信号Out_P转换为串行输出信号Out_S并提高数据速度后，传递至输出入端150；同时，控制单元160也必须先将并行致能信号En_P转换为串行致能信号En_S并提高数据速度后，传递至输出入端150。

N至1输出信号并串转换器120与N至1致能信号并串转换器130为结构完全相同的电路。N至1输出信号并串转换器120接收时钟脉冲信号CLK与N位元的并行输出信号Out_P，并于一时钟脉冲周期中输出N位元串行输出信号Out_S。同理，N至1致能信号并串转换器130接收时钟脉冲信号CLK与N位元的并行致能信号En_P，并于一时钟脉冲周期中输出N位元串行致能信号En_S，N可为4、8或者其他数目。

输出入端150的输出驱动单元154具有一输入端与一致能端EN以接收串行输出信号Out_S与串行致能信号En_S，并根据串行致能信号En_S的状态将串行输出信号Out_S传送至输出入垫156。输入驱动单元152输入端连接输出入垫156以将串行输出信号Out_S再传递至存储器控制器100内部。

当串行致能信号En_S为高电位时，输出入垫156会呈现第三态(tri-state)；当串行致能信号En_S为低电位时，输出入垫156可输出串行输出信号Out_S。串行输出信号Out_S可为存储器控制器100的数据信号、指令信号或者地址信号。

输出入端150为双向的输出入端，可产生输出信号或者接收输入信号。当图1中的输出入端150缺少输入驱动单元152时，则成为单向的输出入端，亦即仅能产生输出信号。

已知技术中，当IC电路制作完成后，必须利用测试机台对IC电路进行测试。一般来说，IC电路制造商会提供测试图腾(test pattern)至测试机台，测试机台将测试图腾输入IC电路，并由IC电路输出入端的输出信号来得知IC电路的制造是否有瑕疵。当IC电路可以通过测试时，IC电路即可出货至下游厂商；反之，IC电路无法通过测试时，IC电路无法出货。

为了要能够测试输出入端速度为GHz等级的IC电路，例如存储器控制器，测试机台的速度也要提升至GHz等级。然而，现今普遍的测试机台其操作速度约在100MHz。这样的速度无法针对IC电路的高速效能进行完整的测试。

发明内容

本发明的目的是提出一种运用于高速输出入端上的内建自测试电路，利用内建自测试电路将测试结果利用慢速稳定的逻辑信号产生于输出入端，使得测试机台可读取逻辑信号，并得知测试结果。

本发明提出一种存储器控制器内的内建自测试电路，存储器控制器包括核心电路与输出入端，核心电路输出重置信号、串行输出信号与串行致能信号，输出入端包括输出驱动单元。内建自测试电路包括：一检测单元，具有一第一输入端接收串行输出信号，一第二输入端接收串行致能信号，与一输出端产生一检测信号；一旗标单元，接收检测信号，并产生一旗标信号；以及一选择单元，接收串行输出信号、串行致能信号、与旗标信号。当重置信号于第一电位时，选择单元将串行输出信号与串行致能信号传递至输出驱动单元的输入端与致能端；当重置信号于第二电位时，串行输出信号与串行致能信号之间具有预定关系，且于预定关系不成立时，检测单元设定旗标单元中的旗标信号，使得选择单元将旗标信号号传递至输出驱动单元的输入端与该致能端。

本发明亦提出一种存储器控制器内的内建自测试电路，存储器控制器包括核心电路、第一输出入端与第二输出入端，核心电路输出重置信号、第一输出信号与第二输出信号，第一输出入端接收第一输出信号并输出第一输出信号，第二输出入端接收第二输出信号并输出第二输出信号。内建自测试电路包括：一检测单元，具有一第一输入端连接至第一输出入端以接收第一输出信号，具有一第二输入端连接至第二输出入端以接收第二输出信号，与一输出端产生一检测信号；以及一旗标单元，接收检测信号，并产生一旗标信号。当重置信号于第一电位时，旗标信号被清除；当重置信号于第二电位时，第一输出信号与第二输出信号之间具有预定关系，且于预定关系不成立时，检测单元设定旗标单元中的旗标信号。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：

附图说明

图1绘示已知存储器控制器中输出入端及其相关电路示意图。

图2绘示根据本发明实施例的存储器控制器中内建自测试电路及其相关电路示意图。

图3绘示根据本发明实施例的存储器控制器中内建自测试电路及其相关电路示意图。

主要元件符号说明

100  存储器控制器

110  核心电路

120  N至1输出信号并串转换器

130  N至1致能信号并串转换器

150  输出入端

152  输入驱动单元

154  输出驱动单元

156  输出入垫

200  存储器控制器

210  核心电路

220  N至1输出信号并串转换器

230  N至1致能信号并串转换器

250  输出入端

254  输出驱动单元

256  输出入垫

270  内建自测试电路

271  第一或非门

272  第二或非门

273  异或门

274  延迟单元

275  或门

276  第一与非门

277  第二与非门

278  第一多工器

279  第二多工器

284  非门

300  存储器控制器

330  第一输出入端

332  输入驱动单元

334  输出驱动单元

336  输出入垫

350  第二输出入端

352  输入驱动单元

354  输出驱动单元

356  输出入垫

360  核心电路

370  内建自测试电路

371  第一或非门

372  第二或非门

373  异或门

374  延迟单元

375  或门

376  第一与非门

377  第二与非门

384  非门

具体实施方式

请参照图2，其所绘示为根据本发明具体实施例的存储器控制器中内建自测试电路及其相关电路示意图。存储器控制器200包括核心电路210、内建自测试电路270与输出入端250。核心电路210包括控制单元260、N至1输出信号并串转换器220及N至1致能信号并串转换器230。于此实施例中，输出入端250为单向输出入端，包括输出驱动单元254与输出入垫256。虽然此实施例中的输出入端250以单向输出入端为例，但也适用于双向的输出入端。控制单元260可输出一重置信号Rst_bist至内建自测试电路270，用以指示控制单元260操作于正常模式或者测试模式。

内建自测试电路270包括检测单元、旗标单元与选择单元。检测单元包括第一或非门(NOR gate)271、第二或非门272、异或门(XOR gate)273、延迟单元274、或门275。旗标单元包括第一与非门(NAND gate)276与第二与非门277。选择单元包括第一多工器278与第二多工器279。内建自测试电路270还包括非门(NOTgate)284可将重置信号Rst_bist转换成为反相重置信号Rstb_bist。

检测单元有二输入端以及一输出端，二输入端为第一或非门271的第一输入端与第二或非门272的第一输入端，输出端为或门275输出端。第一或非门271的第一输入端连接至N至1输出信号并串转换器220，第二输入端接收重置信号Rst_bist。第二或非门272的第一输入端连接至N至1致能信号并串转换器230，第二输入端接收重置信号Rst_bist。第一或非门271与第二或非门272输出端连接至异或门273的二输入端。延迟单元274接收重置信号Rst_bist并输出延迟的重置信号。或门275的第一输入端接收延迟的重置信号，第二输入端连接至异或门273输出端以产生检测信号D。

于旗标单元中，第一与非门276的第一输入端接收检测信号D。第二与非门277的第一输入端接收反相重置信号Rstb_bist，第二输入端连接至第一与非门276的输出端，其可产生旗标信号F，第二与非门277的输出端连接至反第一与非门276的第二输入端。

于选择单元中，第一多工器278的选择端接收反相重置信号Rstb_bist，0输入端连接至N至1输出信号并串转换器220，1输入端接收旗标信号F，输出端连接至输出入端250中输出驱动单元254的输入端。第二多工器279的选择端接收反相重置信号Rstb_bist，0输入端连接至N至1致能信号并串转换器230，1输入端接收低电位信号“0”，输出端连接至输出入端250中输出驱动单元254的致能端EN。

于正常模式时，控制单元260输出高电位的重置信号Rst_bist至内建自测试电路270，使得内建自测试电路270的检测单元无法动作，并且产生高电位的检测信号D。由于反相重置信号Rstb_bis为低电位，所以旗标单元的旗标信号F被清除为低电位，并且，选择单元会将串行输出信号Out_S与串行致能信号En_S分别传递至输出驱动单元254的输入端与致能端EN，并根据串行致能信号En_S的状态将串行输出信号Out_S传送至输出入垫256。由上述的描述可知，于正常模式时，内建自测试电路270不会动作，且存储器控制器200的动作与已知存储器控制器相同。

于测试模式时，控制单元260输出高电位的重置信号Rst_bist至内建自测试电路270，并利用并行输出信号Out_P以及并行致能信号En_P来输出测试图腾。由于反相重置信号Rstb_bist为低电位，低电位信号“0”经由第二多工器279传递至输出驱动器254的致能端EN，而旗标信号F经由第一多工器278传递至输出驱动器254并由输出入垫输出旗标信号F。当存储器控制器200由正常模式进入测试模式时，旗标信号F维持在低电位。并且，利用延迟单元274可确保在正常模式进入测试模式时，检测信号D会维持在高电位。

于此实施例中，于测试模式时，并行输出信号Out_P与并行致能信号En_P为互补关系。以N＝4为例，并行输出信号Out_P可依序输出“1010”、“0101”、“1100”、“0011”，而并行致能信号En_P可依序输出“0101”、“1010”、“0011”、“1100”。

当N至1输出信号并串转换器220与N至1致能信号并串转换器230可正常运作时，即可以GHz等级的数据速率产生“1010010111000011”的串行输出信号Out_S以及“0101101000111100”的串行致能信号En_S。因此，异或门273的输出信号维持在高电位，使得检测信号D也会维持在高电位，而旗标信号F会维持在低电位。当控制单元260将测试图腾都输出完成后，测试机台于输出入垫256所接收到的旗标信号F都是维持在低电位时，则该存储器控制器200通过测试。

反之，当N至1输出信号并串转换器220与N至1致能信号并串转换器230无法正常运作时，会在测试过程中的特定时间点上造成串行输出信号Out_S与串行致能信号En_S具有相同的逻辑电位。此时，异或门273的输出信号会改变为低电位，使得检测信号D改变为低电位，而旗标信号F接会设定为高电位。因此，在测试过程中，只要测试机台于输出入垫256所接收到高电位的旗标信号F即代表该存储器控制器200无法通过测试。

于测试模式时，一旦旗标单元的旗标信号F被设定为高电位之后即无法变更回低电位，因此测试机台不需要与输出入端250相同的速度读取旗标信号F，仅需以低速来取样输出入垫256上的旗标信号F即可。

由上述的实施例可知，于测试模式时，控制单元260所输出的并行输出信号Out_P与并行致能信号En_P为互补关系。当N至1输出信号并串转换器220与N至1致能信号并串转换器230可正常运作时，异或门273将使得检测信号D维持在高电位，并且旗标信号F未被设定且维持在低电位。反之，当N至1输出信号并串转换器220与N至1致能信号并串转换器230无法正常运作时，异或门273将使得检测信号D产生逻辑电位的改变，并导致旗标信号F被设定为高电位。

在此领域的技术人员也可将异或门275以反异或非门(XNOR gate)来取代，此时需将控制单元260所输出的测试图腾(并行输出信号Out_P与并行致能信号En_P)完全相同，一样可达到类似效果。

由上述实施例揭示可知，内建自测试电路270可设计于存储器控制器200内，用以测试控制单元260、N至1输出信号并串转换器220与N至1致能信号并串转换器230。而以下的描述是利用本发明的内建自测试电路来检测存储器控制器的输出入端的驱动强度(driving strength)。

请参照图3，其所绘示为根据本发明实施例的存储器控制器300中内建自测试电路370及其相关电路示意图。存储器控制器300包括核心电路360、内建自测试电路370、第一输出入端330与第二输出入端350。第一输出入端330为双向输出入端包括输入驱动单元332、输出驱动单元334与输出入垫336；第二输出入端350为双向输出入端包括输入驱动单元352、输出驱动单元354、与输出入垫356。核心电路360可将第一输出信号Out_S1、与第一致能信号En_S1传递至第一输出入端330；将第二输出信号Out_S2、与第二致能信号En_S2传递至第二输出入端350。而其信号传输的相关电路不再赘述。

内建自测试电路370中包括检测单元与旗标单元。检测单元包括第一或非门371、第二或非门372、异或门373、延迟单元374、或门375。检测单元的二输入端分别连接至输入驱动单元332与352的输出端。旗标单元包括第一与非门376与第二与非门377。内建自测试电路370更包括非门384可将重置信号Rst_bist转换成为反相重置信号Rstb_bist。检测单元与旗标单元的电路结构与图2相同，不再赘述其运作方式。

于正常模式时，核心电路360输出高电位的重置信号Rst_bist至内建自测试电路370，使得内建自测试电路270的检测单元无法动作，并且产生高电位的检测信号D。旗标单元的旗标信号F被清除为低电位。

于测试模式时，核心电路360输出高电位的重置信号Rst_bist至内建自测试电路370，使得内建自测试电路370开始动作。于此实施例中，核心电路360利用第一致能信号En_S1与第二致能信号En_S2来致能第一输出入端330的输出驱动单元334以及第二输出入端350的输出驱动单元354。同时，产生互补的第一输出信号Out_S1与第二输出信号Out_S2来作为测试图腾。举例而言，GHz等级的第一输出信号Out_S1为“1010010111000011”，而GHz等级的第二输出信号Out_S2为“0101101000111100”。

当核心电路360将测试图腾都输出完成后，核心电路360所接收到的旗标信号F皆维持在低电位时，则代表第一输出入端330与第二输出入端350中的输出驱动单元334、354与输入驱动单元332、352的驱动强度相同并通过测试。

反之，当第一输出入端330与第二输出入端350无法正常运作时，会在测试过程中的特定时间点上造成第一输出信号Out_S1与第二输出信号Out_S2具有相同的逻辑电位。此时，异或门373的输出信号会改变为低电位，使得检测信号D改变为低电位，而旗标信号F会设定为高电位。因此，在测试过程中，核心电路360接收到高电位的旗标信号F时，即代表该存储器控制器300无法通过测试。

本发明的优点是提出一种运用于高速输出入端上的内建自测试电路，利用内建自测试电路将测试结果利用慢速稳定的旗标信号产生于输出入端，使得测试机台可读取旗标信号，并得知测试结果。或者，将旗标信号提供至存储器控制器内的控制单元用以指示测试的结果。

综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当由权利要求书权利要求界定为准。

Claims (13)

1.一种存储器控制器内的内建自测试电路，该存储器控制器包括一核心电路与一输出入端，该核心电路输出一重置信号、一串行输出信号与一串行致能信号，该输出入端包括一输出驱动单元，该内建自测试电路包括：

一检测单元，具有一第一输入端接收该串行输出信号，一第二输入端接收该串行致能信号，以及一输出端产生一检测信号；

一旗标单元，接收该检测信号以产生一旗标信号；以及

一选择单元，接收该串行输出信号、该串行致能信号以及该旗标信号；

其中，当该重置信号于一第一电位时，该选择单元将该串行输出信号与该串行致能信号分别传递至该输出驱动单元的一输入端与一致能端；当该重置信号于一第二电位时，该串行输出信号与该串行致能信号之间具有一预定关系，且该选择单元将该旗标信号传递至该输出驱动单元的该输入端。

2.如权利要求1所述的存储器控制器内的内建自测试电路，其特征在于，当该预定关系不成立时，该检测单元设定该旗标单元中的该旗标信号。

3.如权利要求1所述的存储器控制器内的内建自测试电路，其特征在于，该选择单元包括：

一第一多工器，具有一0输入端接收该串行输出信号，具有一1输入端接收该旗标信号，具有一选择端接收反相的该重置信号；

一第二多工器，具有一0输入端接收该串行致能信号，具有一1输入端接收一控制信号，具有一选择端接收反相的该重置信号；

其中，该重置信号的该第一电位为一高电位，该重置信号的该第二电位为一低电位，该控制信号可致能该输出驱动单元。

4.如权利要求1所述的存储器控制器内的内建自测试电路，其特征在于，该重置信号的该第一电位为一高电位，该重置信号的该第二电位为一低电位，且该串行输出信号与该串行致能信号之间具有的该预定关系是为一互补关系。

5.如权利要求4所述的存储器控制器内的内建自测试电路，其特征在于，该检测单元包括：

一第一或非门，具有一第一输入端接收该串行输出信号，具有一第二输入端接收该重置信号；

一第二或非门，具有一第一输入端接收该串行致能信号，具有一第二输入端接收该重置信号；

一异或门，具有二输入端分别连接至该第一或非门与该第二或非门的输出端；

一延迟单元，接收该重置信号并产生延迟的该重置信号；以及

一或门，具有一第一输入端接收延迟的该重置信号，具有一第二输入端连接至该异或门的输出端，且具有一输出端产生该检测信号。

6.如权利要求5所述的存储器控制器内的内建自测试电路，其特征在于，该旗标单元包括：

一第一与非门，具有一接收该检测信号的第一输入端、一第二输入端及一输出端；以及

一第二与非门，具有一第一输入端接收反相的该重置信号，具有一第二输入端连接至该第一与非门的该输出端并产生该旗标信号，具有一输出端连接至该第一与非门的该第二输入端。

7.如权利要求1所述的存储器控制器内的内建自测试电路，其特征在于，该核心电路包括：

一控制单元，输出一并行输出信号与一并行致能信号；

一输出信号并串转换器，接收该并行输出信号并输出该串行输出信号；以及

一致能信号并串转换器，接收该并行致能信号并输出该串行致能信号。

8.如权利要求1所述的存储器控制器内的内建自测试电路，其特征在于，该输出入端包括：

一输出入垫，连接至该输出驱动单元的一输出端；以及

一输入驱动单元，具有一输入端连接至该输出入垫。

9.一种存储器控制器内的内建自测试电路，该存储器控制器包括一核心电路、一第一输出入端与一第二输出入端，该核心电路输出一重置信号、一第一输出信号与一第二输出信号，该第一输出入端接收该第一输出信号并输出该第一输出信号，该第二输出入端接收该第二输出信号并输出该第二输出信号，该内建自测试电路包括：

一检测单元，具有一第一输入端连接至该第一输出入端以接收该第一输出信号，具有一第二输入端连接至该第二输出入端以接收该第二输出信号，与一输出端产生一检测信号；以及

一旗标单元，接收该检测信号，并产生一旗标信号；

其中，当该重置信号于一第一电位时，该旗标信号被清除；当该重置信号于一第二电位时，该第一输出信号与该第二输出信号之间具有一预定关系，且于该预定关系不成立时，该检测单元设定该旗标单元中的该旗标信号。

10.如权利要求9所述的存储器控制器内的内建自测试电路，其特征在于，该重置信号的该第一电位为一高电位，该重置信号的该第二电位为一低电位，且该第一输出信号与该第二输出信号之间具有的该预定关系是为一互补关系。

11.如权利要求10所述的存储器控制器内的内建自测试电路，其特征在于，该检测单元包括：

一第一或非门，具有一第一输入端接收该第一输出信号，具有一第二输入端接收该重置信号；

一第二或非门，具有一第一输入端接收该第二输出信号，具有一第二输入端接收该重置信号；

一异或门，具有二输入端分别连接至该第一或非门的输出端与该第二或非门的输出端；

一延迟单元，接收该重置信号并产生延迟的该重置信号；以及

一或门，具有一第一输入端接收延迟的该重置信号，具有一第二输入端连接至该异或门的输出端，且具有一输出端产生该检测信号。

12.如权利要求11所述的存储器控制器内的内建自测试电路，其特征在于，该旗标单元包括：

一第一与非门，具有一接收该检测信号的第一输入端、一第二输入端及一输出端；以及

一第二与非门，具有一第一输入端接收反相的该重置信号，具有一第二输入端连接至该第一与非门的该输出端并产生该旗标信号，具有一输出端连接至该第一与非门的该第二输入端。

13.如权利要求9所述的存储器控制器内的内建自测试电路，其特征在于，该第一输出入端包括：

一输出驱动单元，具有一输入端接收该第一输出信号；

一输出入垫，连接至该输出驱动单元的一输出端；以及

一输入驱动单元，具有一输入端连接至该输出入垫以输出该第一输出信号。