具体实施方式
以下对本发明的优选实施方式进行说明。参照图1,本发明的一个方案所涉及的半导体存储装置被构成为,设有:存储单元阵列(101-1),包含多个存储单元;保持电路(103),保持将要写入存储单元的数据;比较器(CCMPN),输入来自于存储单元的读出数据和与上述读出数据对应的期望值数据,并比较两者是否一致;以及控制电路(参照图3),输入被保持电路(103)保持的数据和反转控制信号(DIM),并根据反转控制信号(DIM)的值,输出被保持电路(103)保持的数据的正转值或反转值。来自于控制电路的输出作为向上述存储单元的写入数据而被提供,并且作为上述期望值数据而被输入比较器(CCMPN)。
在本发明的一个实施方式中,保持电路(103)在进行通常动作时,被用作保持向上述存储单元的写入数据的电路,在进行测试时,被兼用作保持向上述存储单元的写入测试数据的电路(写入寄存器)和保持上述期望值数据的电路(期望值寄存器)。
在本发明的一个实施方式中,反转控制信号(DIM)的一个特征是,可从半导体存储装置的反转控制端子可变地被设定。即,在进行器件测试时,通过从测试机侧改变外加在反转控制端子上的图形(pattern),在不变更写入寄存器的保持数据的情况下,就能变更向存储单元的写入数据和期望值数据。即,为了变更写入寄存器的值,不需要变更数据的写入周期(即该写入周期用的测试向量)。
根据本发明的一个实施方式,对应于与存储单元阵列进行写入数据和读出数据的输入输出的多条IO线(MIOT/MIOB),具有多组保持电路(103)和比较器(CCMPN),在将来自于多个保持电路(103)的数据并行地写入存储单元阵列(101-1)中的并行测试中,不重写被多个保持电路(103)保持的数据,而是通过改变被输入与保持电路(103)对应的控制电路中的反转控制信号(DIMj)的值,来使并行测试的外加(加载)图形和期望值图形自由变化。不占用向写入寄存器的数据写入周期而能进行并行测试的外加图形、期望值图形,是本发明的一个特征。
在本发明的一个实施方式中,对应于半导体存储装置的一个数据端子(DQ),具有一组或多组保持电路(103)和读写放大器(102)、控制电路、比较器(CCMPN)的组。并且还可以构成为,具有与1个数据端子对应设置的、根据所输入的测试控制信号(例如图7的TPARA)从来自于上述一个数据端子的写入数据和被提供的写入测试数据中选择一个的选择器电路(例如图7的406、图7的407),而且选择器电路的输出被输入对应的保持电路(103)。在本发明中,还可以构成为,提供给选择器电路(图7的406、图7的407)的写入测试数据(例如图7的TDINR_B、TDINF_B)从不同于1个数据端子的规定数据端子被输入,从而提供给该选择器电路。即,从上述规定的数据端子输入的写入测试数据共通地供给多个选择器电路,在进行并行测试时,多个选择器电路选择写入测试数据(TDINR_B、TDINF_B),写入测试数据(TDINR_B、TDINF_B)被共通地提供给多个保持电路(写入寄存器)。来自于一个数据端子的输入数据被提供给多个写入寄存器,从而减少了晶片测试时的探针和测试所需要的针脚数。
在本发明的一个实施方式中,优选针对放大来自于存储单元的读出数据的多个读放大器(Ramp)分别设置的多个比较器(CCMPN)与显示比较结果的共通信号线(MATCH0、COMP0_B)共通地连接,在多个比较器(CCMPN)中的至少一个比较器(CCMPN)检测出读出数据与期望值数据不一致时,不合格信息被输出到上述信号线(MATCH0)上。在本发明的一个实施方式中,优选共通信号线由第一信号线(MATCH0)和第二信号线(COMP0_B)构成,在上述比较器(CCMPN)的比较动作开始之前,上述第一信号线和上述第二信号线预先被设定为第一值(例如电源电位),在进行比较动作时,上述第二信号线(COMP0_B)被设定为第二值(例如接地电位),多个比较器(CCMPN)分别以彼此并联的形式被连接在上述第一信号线和上述第二信号线之间。
在本发明的一个实施方式中,在上述读出数据和上述期望值数据一致的情况下,比较器(CCMPN)控制第一信号线(MATCH0)和第二信号线(COMP0_B),使它们分别保持上述第一值和上述第二值,在上述读出数据和上述期望值数据不一致的情况下,进行如下的控制,即对第一信号线(MATCH0)和第二信号线(COMP0_B)通电,使它们为同一值。
在本发明的一个实施方式中,设有:第一和第二开关元件(图4的N21、N22),串联地连接在第一信号线(MATCH0)和第二信号线(COMP0_B)之间,将读出数据的互补信号(MAQ_B)和期望值数据(WDATA)分别输入控制端子,控制其开/关;以及第三和第四开关元件(图4的N23、N24),串联地连接在第一信号线和第二信号线之间,将读出数据(MAQ)和期望值数据的互补信号(WDATA_B)分别输入控制端子,控制其开/关。
在本发明的一个实施方式中,具有判断电路(104),与多个比较器(CCMPN)共通连接的共通信号线连接,输出上述比较器全体的合格/不合格的判断结果。共通信号线由例如第一、第二信号线(MATCH0、COMP0_B)构成。判断电路(104)设有以下电路:将第一、第二信号线(MATCH0、COMP0_B)设定为第一值(电源电压)的电路(例如图4的P21、P22、P23);当控制比较动作的控制信号(TCMPE)的值表示比较时,将第二信号线(COMP0_B)设定为第二值(例如接地电位)的电路(例如图4的N25);以及根据比较结果、所获得的第一信号线(MATCH0)的值,生成并输出错误标志(ERR_B)的电路(例如310、311)。
在本发明的一个实施方式中,可以采用如下的构成,即具有多组与多个比较器(CCMPN)共通地连接的第一信号线和第二信号线(图11的MATCH0、COMP0_B和MATCH1、COMP1_B),并且具有多组与第一信号线和第二信号线连接的、输出多个上述比较器全体的合格/不合格的判断结果的判断电路(图11的104A)。这样,通过分割信号线(MATCH0、COMP0_B和MATCH1、COMP1_B),可以缩短其长度,提高比较时的响应速度。
在本发明的一个实施方式中,判断电路(104A)设有以下电路:将多组第一信号线(MATCH0和MATCH1)和第二信号线(COMP0_B和COMP1_B)设定为上述第一值的电路(例如图12的P21~P26);当控制比较动作的控制信号的值表示比较时,将多组上述第二信号线(COMP0_B)和COMP1_B)设定为第二值的电路(例如图12的N25、N31);以及多个输入端子分别与多组上述第一信号线连接,当多组上述第一信号线全部为上述第一值时,输出合格信息,当多组上述第一信号线的至少一个为第二值时,生成并输出表示不合格的值的错误标志的电路(例如312、311)。
(实施例)
以下根据本发明的实施例,进行更详细地说明。图1是示意地表示本发明一个实施例的构成的模块图。本实施例的半导体存储装置是在例如SDRAM(Synchronous DRAM)或RDRAM(Rambus公司的商标)等具有预取功能的半导体存储装置中,将存储被预取的数据的写入寄存器用作并行测试的写入寄存器和期望值寄存器,并且可以根据来自于外部端子的反转控制信号,使写入寄存器的值反转、正转。即,参照图1,对于存储单元阵列101-1,设有4个写入寄存器103和4个读写放大器(Ramp&Wamp)102,在各读写放大器(Ramp&Wamp)102上,配置有对读出数据和期望值进行比较的比较器(CCMPN)。在图1中,在存储单元阵列101-1中,设有:X解码器101-2,输入X地址并对其解码,从而选择字线(未图示);读出放大器101-3,与位线(未图示)连接;以及列解码器(Y开关)101-4,输入Y地址并对其解码,从而选择位线,将这些要素作为一个单位,称为“单元”或“单元阵列块”。当然,X解码器101-2也可以与多个单元阵列块共通地设置而构成。
从未图示的数据输入输出端子DQ输入的写入数据由写入寄存器103进行采样,写入寄存器103的输出被供给读写放大器(Ramp&Wamp)102的写入放大器(Wamp)。在进行写入时,写入放大器(Wamp)的输出被输出给I/O线对MIOT、MIOB(末尾的T、B表示正转或其互补(反转)),数据被写入在存储单元阵列101-1中被选择的位线对和被选择的字线的存储单元。图1的半导体存储装置被构成为时钟同步型的存储器,它采样如下构成,即在针对存储单元阵列101-1设置的4个写入寄存器(W·R)103中存储保持对写入数据D[0]、D[1]、D[2]、D[3]进行展开后的数据,上述写入数据是从未图示的一个数据输入端子(DQ)与时钟同步串行输入的。
在图1中,反转控制信号DIM0、DIM1、DIM2、DIM3是分别被输入4个读写放大器(Ramp&Wamp)102,用于控制来自于写入寄存器的数据的反转的信号线(总线)。DIM0、DIM1、DIM2、DIM3可以采用与一个外部端子连接的构成,也可以采用分别与不同的外部端子连接的构成。
设置在每个读写放大器(Ramp&Wamp)102上的比较器(CCMPN)将从对应的读放大器(Ramp)输出的读出数据和保持在对应的写入寄存器103中的数据作为期望值数据(或其反转信号)而输入,比较结果输出经由一致检测信号MATCH0而提供给与多个单元阵列块共通的判断电路104。
在判断电路104中,当在一个比较器(CCMPN)中检测出不合格时,使错误标志ERR_B激活,输出不合格信息。比较器(CCMPN)与一致检测信号MATCH0和信号COMP0_B共通地连接。在进行比较动作时进行如下控制,即将信号线COMP0_B设定为例如接地电位,当比较器(CCMPN)检测出读出数据与期望值不一致时,使信号线MATCH0和信号线COMP0_B成为通电状态。
在进行并行测试时,从写入寄存器103向多个存储单元进行并行写入。在128MDRAM的情况下,如果采用并列配置128个读写放大器电路,则并行地进行128位写入。
在向存储单元的并行写入中,也可以通过设定反转控制信号DIM0、DIM1、DIM2、DIM3的值,来写入写入寄存器的保持值的反转值。在进行测试时,由测试机设定反转控制信号DIM0、DIM1、DIM2、DIM3的值。
在进行并行测试时,利用比较器(CCMPN)将从存储单元读出的数据与写入寄存器103的保持值(期望值)进行比较,从而判断合格/不合格。当反转控制信号DIM0、DIM1、DIM2、DIM3的值为逻辑0时,写入寄存器103的正转值作为写入数据和期望值被提供,当为逻辑1时,写入寄存器103的反转值作为写入数据和期望值被提供,由此,通过改变反转控制信号DIM0、DIM1、DIM2、DIM3的图形,在固定写入寄存器103的保持值的情况下,可以在执行并行测试时,利用互不相同的组合图形来进行并行测试。
向写入寄存器103的数据的写入是在写入寄存器模式下进行的。在SDRAM中,在进行未图示的指令寄存器的设定中,执行写入寄存器模式。在本实施例中,在写入寄存器模式下,仅进行向写入寄存器的数据设定,不进行向存储单元的数据写入。
向存储单元的数据写入是在存储器写入模式下进行的(在进行未图示的指令寄存器的设定中,为存储器写入模式),将预先写入写入寄存器103中的数据写入与选择字线连接的存储单元中。由于进行来自于写入寄存器103的写入,所以可在1个周期中进行写入。
图2是表示读放大器·写入放大器(Ramp&Wamp)102的电路构成的一个例子的图。读放大器(Ramp)对读出到IO线对MIOT、MIOB上的数据进行放大,驱动未图示的读出数据总线,它也被称为“数据放大器”或“主放大器”。参照图2,写入放大器(Wamp)设有:设有:NAND电路201,将写入数据WDATAjs(其中,j是数据端子DQ的编号,在32位数据的情况下,j为0~31。s是4位预取内的连续地址,在图1所示的构成的情况下,为0~3)和写入使能信号YIOW作为输入;NOR电路202,将NAND电路201的输出信号和写入屏蔽信号DQMjs作为输入;反相器204,输入NOR电路202的输出信号;NAND电路207,将写入数据WDATAjs的反转信号WDATAjs_B(其中,j是数据端子DQ的编号,s是4位预取内的连续地址,s=0~3)和写入使能信号YIOW作为输入;NOR电路206,将NAND电路207的输出信号和写入屏蔽信号DQMjs作为输入;反相器205,输入NOR电路206的输出信号;N沟道MOS晶体管N1,源极接地,漏极与IO线MIOBjs连接,栅极与NOR电路202的输出端连接;P沟道MOS晶体管P1,源极与电源VCC连接,漏极与N沟道MOS晶体管N1的漏极连接,栅极与反相器205的输出端连接;N沟道MOS晶体管N2,源极接地,漏极与IO线MIOTjs连接,栅极与NOR电路206的输出端连接;以及P沟道MOS晶体管P2,源极与电源连接,漏极与N沟道MOS晶体管N2的漏极连接,栅极与反相器204的输出端连接。IO线对MIOTjs、MIOBjs(其中,j是数据端子DQ的编号,s为0~3)与图1的列解码器101-4连接。
以下对图2所示的写入放大器的动作进行说明。在进行写入动作时,如果写入数据WDATAjs为高电平,则接收写入使能信号YIOW的高电平,NAND电路201变为低电平。由于写入屏蔽信号DQMjs在进行写入动作时是低电平,所以NOR电路202的输出变为高电平,N沟道MOS晶体管N1导通。反相器204的输出变为低电平、P沟道MOS晶体管P2导通。此外,此时写入数据WDATAjs的互补信号WDATAjs_B变为低电平,NAND电路207的输出变为高电平,因此NOR电路206的输出变为低电平,N沟道MOS晶体管N2变为截止状态。反相器205的输出变为高电平,P沟道MOS晶体管P1截止。因此,当写入数据WDATAjs为高电平时,IO线MIOBjs经由导通状态的N沟道MOS晶体管N1被放电,从而变为接地电位。此外,IO线MIOTjs经由导通状态的P沟道MOS晶体管P2而从电源侧被充电,从而变为电源电位。即,IO线MIOTjs被驱动为高电平,IO线MIOBjs被驱动为低电平。
同样,当写入数据WDATAjs为低电平时,IO线MIOTjs被驱动为低电平,IO线MIOBjs被驱动为高电平。
以下对读放大器(Ramp)进行说明。读放大器(Ramp)设有:恒流源晶体管N5,其源极接地,栅极被输入读放大器使能信号MAE;N沟道MOS晶体管N3、N4,其源极共通地连接,并与恒流源晶体管N5的漏极连接,IO线对MIOTjs、MIOBjs分别与其栅极连接,构成差动对;N沟道MOS晶体管N6、N7,其源极与N沟道MOS晶体管N3、N4的漏极连接;P沟道MOS晶体管P3、P4,其源极与电源连接,其栅极共通地连接,其漏极与N沟道MOS晶体管N6、N7的栅极连接;P沟道MOS晶体管P5、P6,其源极与电源连接,其漏极与N沟道MOS晶体管N6、N7的漏极连接;以及P沟道MOS晶体管P7,被连接在P沟道MOS晶体管P6、P6的栅极之间,其栅极与读放大器使能信号MAE连接。P沟道MOS晶体管P3、P4的栅极的连接节点与P沟道MOS晶体管P7的栅极连接。
N沟道MOS晶体管N7的漏极与反相器208的输入端连接。设有:CMOS反相器,由N沟道MOS晶体管N8和P沟道MOS晶体管P8构成;以及P沟道MOS晶体管P9,被插入电源和P沟道MOS晶体管P8的源极之间,其栅极被输入读放大器输出使能信号MAQE_B。反相器208的输出端与CMOS反相器的输入端(晶体管P8和N8的共通栅极)连接,CMOS反相器的输出端与由反相器210、211构成的触发器连接,触发器的输出信号及其反转信号作为MAQjs、MAQj_Bjs而被输出。输出为开路的反相器209与反相器208对应设置,是用于调整IO线对MIOT、MIOB的负载的平衡的伪(dummy)电路。
以下对图2的读放大器的动作进行说明。当读放大器使能信号MAE为低电平时,N沟道MOS晶体管N5截止,P沟道MOS晶体管P3、P4、P7导通,N沟道MOS晶体管N6、N7的栅极电位变为电源电位VCC,P沟道MOS晶体管P5、P6截止。
在进行读出时,在读放大器使能信号MAE变为高电平之后,N沟道MOS晶体管N5导通,以恒定电流驱动差动对,PMOS晶体管P3、P4、P7截止。
当IO线MIOTjs为高电平时(即互补的IO线MIOBjs为低电平时),N沟道MOS晶体管N4导通,N沟道MOS晶体管N3截止,N沟道MOS晶体管N7的漏极电位变为低电平,在反相器208的输出为高电平、读放大器输出使能信号MAQE_B为低电平(输出使能状态)时激活的CMOS反相器的输出变为低电平,反相器210输出高电平作为输出信号MAQjs。
当IO线MIOTjs为低电平时(MIOBjs为高电平时),N沟道MOS晶体管N3导通,N沟道MOS晶体管N4截止,N沟道MOS晶体管N7的漏极电位变为高电平,在反相器208的输出为低电平、读放大器输出使能信号MAQE_B为低电平时激活的CMOS反相器的输出变为高电平,反相器210的输出信号MAQjs输出低电平。另外,作为写入放大器和读放大器,图2所示的构成仅为其中一个例子,在本发明中,写入放大器和读放大器不限于上述构成,只要是差动驱动IO线对MIOT、MIOB的写入放大器、差动输入并放大的读放大器,可以使用任意的电路构成。
图3是表示构成图2的写入放大器(Wamp)的前一级电路的、写入数据·期望值数据的控制电路的构成的图。图3所示的控制电路被包含在例如图1的读写放大器(Ramp&Wamp)102内,生成图2的互补的数据WDATAjs和WDATAjs_B,并提供给写入放大器(Wamp),并且向比较器(CCMPN)提供作为期望值数据的写入数据WDATAjs和WDATAjs_B。参照图3,该控制电路由选择器电路构成,该选择器电路输入寄存器103的输出DATAjs_B(其中,j与DQ编号对应,s是预取内的连续地址)及其反转信号,并将DIMjs作为选择控制信号,选择输出其中之一。即,其具有分别输入写入寄存器103的输出信号DATAjs_B和由反相器211对DATAjs_B进行反转后的信号的CMOS传输门TG1和TG2,CMOS传输门TG1和TG2的输出共通地连接,并与反相器224的输入端连接,从反相器224的输出端输出写入数据WDATAjs,然后从对写入数据WDATAjs进行反转的反相器225的输出端生成WDATAjs_B。CMOS传输门TG1和TG2由P沟道MOS晶体管和N沟道MOS晶体管构成,TG1在DIMjs为高电平时导通,TG2在DIMjs为低电平时导通。
图4是表示图1的比较器(CCMPN)和与多个比较器共通地设置的判断电路(CCMPC)104的构成以及连接形式的一个例子的图。各比较器(CCMPN)与共通的一致检测信号线MATCH0和比较控制信号线COMP0_B连接,一致检测信号线MATCH0和比较控制信号线COMP0_B被输入判断电路104。
各比较器(CCMPN)输入读放大器(Ramp)的输出MAQjs及其互补信号MAQjs_B、提供给写入放大器(Wamp)的写入数据WDATAjs及其互补信号WDATAjs_B,并检查是否一致。即,具有串联连接在一致检测信号线MATCH0和比较控制信号线COMP0_B之间的2个N沟道MOS晶体管N21、N22,反转读出数据MAQjs_B、正转写入数据WDATAjs分别与N沟道MOS晶体管N21、N22的栅极连接,并且具有串联连接在一致检测信号线MATCH0和比较控制信号线COMP0_B之间的2个N沟道MOS晶体管N23、N24,正转读出数据MAQjs、反转写入数据WDATAjs_B分别与N沟道MOS晶体管N23、N24的栅极连接。
在存储单元的读出数据MAQjs与正转期望值数据WDATAjs一致的情况下(合格的情况),读出数据的反转信号MAQjs_B与期望值数据WDATAjs为互补的值,读出数据MAQjs与期望值数据的反转信号WDATAjs_B为互补的值。因此,N沟道MOS晶体管N21、N22其中之一截止,N沟道MOS晶体管N23、N24其中之一截止,信号线MATCH0和比较控制信号线COMP0_B变为非导通。
另一方面,在存储单元的读出数据MAQjs与正转期望值数据WDATAjs不一致的情况下(不合格的情况),读出数据的反转信号MAQjs_B与期望值数据WDATAjs的值一致,读出数据MAQjs与期望值数据的反转信号WDATAjs_B一致。作为不合格的一个例子,在向存储单元写入作为写入数据的高电平、并且期望值数据WDATAjs为高电平的情况下,来自于存储单元的读出数据MAQjs变为低电平,读出数据的反转信号MAQjs_B变为高电平,N沟道MOS晶体管N21和N22同时导通,信号线MATCH0和比较控制信号线COMP0_B被通电。此外,当向存储单元写入作为写入数据的低电平、并且期望值数据WDATAjs为低电平时(期望值数据WDATAjs_B为高电平),来自于存储单元的读出数据MAQjs变为高电平,N沟道MOS晶体管N23和N24同时导通,信号线MATCH0和比较控制信号线COMP0_B被通电。
即,在来自于读放大器的读出数据和期望期望值数据不一致的情况下,N沟道MOS晶体管N21和N22的串联电路、N沟道MOS晶体管N23和N24的串联电路其中之一导通,信号线MATCH0和比较控制信号线COMP0_B导通。其他的比较器(CCMPN)也同样。
判断电路(CCMPC)104设有:P沟道MOS晶体管P21,其源极与电源VCC连接,其漏极与一致检测信号线MATCH0连接,其栅极与控制比较动作激活的测试比较使能信号TCMPE连接;P沟道MOS晶体管P22,其源极与电源连接,其漏极与一致检测信号线MATCH0连接,其栅极与反相器310的输出连接;P沟道MOS晶体管P23,其源极与电源VCC连接,其漏极与COMP0_B连接,其栅极与测试比较使能信号TCMPE连接;以及N沟道MOS晶体管N25,其源极与GND连接,其漏极与COMP0_B连接,其栅极与测试比较使能信号TCMPE连接。
一致检测信号线MATCH0与反相器310的输入端连接,反相器310的输出端与P沟道MOS晶体管P22的栅极连接,并经由反相器311而输出ERR_B(低电平时为不合格)。
以下对图4所示的电路的动作进行说明。在测试比较使能信号TCMP为低电平的期间,P沟道MOS晶体管P21和P23导通,一致检测信号线MATCH0和比较控制信号线COMP0_B被预充电至电源电位(高电平)。输入一致检测信号线MATCH0的反相器310的输出变为低电平,错误标志ERR_B输出高电平。P沟道MOS晶体管P21也变为导通状态,将一致检测信号线MATCH0拉升至电源电位。
在进行测试时,在测试比较使能信号TCMP变为高电平之后,N沟道MOS晶体管N25导通,信号线COMP0_B变为低电平。
如果比较器(CCMPN)的比较结果是来自于对应的读放大器(Ramp)的读出数据与期望值数据不一致,则信号线MATCH0和比较控制信号线COMP0_B变为通电状态,信号线MATCH0被放电,其电位变为接地电位。
当信号线MATCH0变为低电平时,反相器310的输出变为高电平,错误标志ERR_B变为低电平。即,输出不合格信息。
如果多个比较器(CCMPN)中的一个以上的比较器(CCMPN)检测出读出数据与期望值不一致,则错误标志ERR_B变为低电平。比较器(CCMPN)的个数按照并行程度而任意地设定。
图5是用于说明本实施例的并行测试模式中的写入动作的波形图。在图5中,CLK是与从时钟同步型的半导体存储装置外部提供的时钟同步的内部时钟。Y-SW是使未图示的Y开关导通的控制信号,它作为单触发脉冲而被输出。在单触发脉冲的高电平期间,IO线对MIOT、MIOB与被选择的位线连接。YIOW是写入使能信号,写入放大器(wamp)接收到该信号的高电平时,输出被写入IO线对MIOT、MIOB的写入数据WDATA、WDATA_B。读放大器使能信号MAE为非激活状态。
图6是用于说明本实施例的并行测试模式中的读出动作的波形图。CLK是与从时钟同步型的半导体存储装置外部提供的时钟同步的内部时钟。Y-SW是使未图示的Y开关导通的控制信号,它作为单触发脉冲而被输出。在信号Y-SW的高电平期间,IO线对MIOT、MIOB(被预充电)借助于读出放大器101-3的输出,电位被打开。在接收到读放大器使能信号MAE的高电平时,从读放大器(Ramp)输出的读出数据对MAQjs/MAQjs_B变为高电平/低电平。在接收到时钟CLK的下降沿时,单触发脉冲TCMPE(测试比较使能信号)被输出,信号线COMP0_B变为接地电位,比较器(CCMPN)的比较结果是信号线MATCH0变为高电平或低电平,错误标志的值被确定,并从对应的数据端子DQ输出。在图6中,COMP1_B、MATCH1是第二系统的信号线,这将在后面参照图11、图12进行说明。YIOW是写入使能信号,该信号被固定为低电平。错误标志ERR_B从半导体存储装置的输出端子DQ输出。也可以在第二级、第三级对错误标志ERR_B进行压缩。即,可以采用还具有1级或多级将多个错误标志ERR_B作为输入的一致检测电路的构成。
图7是表示本发明一个实施例的时钟同步型半导体存储装置的写入寄存器的构成的另一个例子的图,它示出了利用1个时钟周期的上升沿和下降沿、从1个数据端子DQ串行输入2个数据的DDR型SDRAM的数据输入电路的一部分。
在图7中,在图1所示的构成的基础上,4个寄存器1030、1031、1032、1033与输入例如DATAj0_B、DATAj1_B、DATAj2_B、DATAj3_B的4个写入寄存器对应。在图1中为了简化,用与输出相同的DATAjs_B(s=0~3)来表示写入寄存器103的输入。在本实施例中,任意一个写入寄存器都由电平敏感锁存器(level sensitive latch)构成。在采样控制信号端子G为高电平时(/G端子为低电平),该锁存器将输入直通地输出,当G端子为低电平时,无论输入如何,都输出在G为高电平时存储的值。在图7中,由于在前一级设置了边缘触发(edge trigger)型的寄存器409、411,所以寄存器1030、1031、1032、1033由直通的锁存器构成,但也可以由边缘触发型的寄存器构成。
数据端子DQ的数据正转输入DINj_T被反相器401反转,然后经由寄存器402和锁存器403而被输入多路复用器406。反相器401的输出经由电平敏感锁存器404、405而被输入多路复用器407。寄存器402是例如正边缘触发寄存器电路,由主锁存器和从锁存器构成,当时钟信号C为低电平时,由主锁存器存储输入数据,当时钟信号C为高电平时,将存储在主锁存器中的数据从锁存器输出并存储。
DINj_T是被输入第j个DQ端子的数据,它与时钟CLK的一个时钟的上升沿和下降沿同步而被输入2次,在2个时钟周期中,4个数据D[0]、[1]、[2]、[3]被串行输入。
寄存器402和锁存器403、锁存器404和405是对串行数据进行2相展开的串行·并行转换电路(多路分离器),对在一个时钟周期中从数据端子DQ串行输入的2个数据D[0]、D[1]进行并行转换,在每个时钟周期中并行输出D[0]、D[1]。互补的时钟DSCLK_T、DSCLK_B是数据选通脉冲信号DQS的内部信号。由寄存器和锁存器403、锁存器404、405构成的2相展开电路(串行并行转换电路)的构成是公知的。
多路复用器(选择器)406被输入对来自于DQ端子的输入数据DINj_T进行2相展开后的1相信号DINjR_B和在测试模式时从规定的数据端子DQ输入的信号TDINR_B,它根据并行测试信号TPARA,在正常时输出DINjR_B,在并行测试时输出TDINR_B。多路复用器406的输出被输入寄存器409,被反相器410反转,然后作为信号DATAWjR_B而被输入写入寄存器1030、1032的数据端子。
多路复用器(选择器)407被输入对DINj_T进行2相展开后的1相信号DINjF_B和在测试模式时从规定的数据端子DQ输入的信号TDINF_B,它根据并行测试信号TPARA,在正常时输出DINjF_B,在并行测试时输出TDINF_B。多路复用器407的输出被输入寄存器411,被反相器410反转,然后作为信号DATAWjF_B而被输入写入寄存器1031、1033的数据端子。
写入用脉冲WT2被提供给写入寄存器1030、1031,写入用脉冲WT3被提供给写入寄存器1032、1033。写入用脉冲WT2、WT3在半导体存储装置内部生成。
写入寄存器的输出端子Q分别输出DATAj0_B、DATAj1_B、DATAj2_B、DATAj3_B。如上所述,在图1中,为了简化,使4个写入寄存器(W·R)103的输入与各个输出信号DATAj0_B、DATAj1_B、DATAj2_B、DATAj3_B对应来表示。
图8是表示生成被输入图7的多路复用器406、407的测试数据TDINR_B、TDINF_B的电路的构成的一个例子的图。它设有:NAND电路420,将来自于第7个DQ端子(DQ7)的数据DIN7_T和写入寄存器写入测试模式信号TWRW作为输入;以及边缘触发型的寄存器(主-从型锁存器)422和电平敏感锁存器423,将写入用内部时钟DICLK作为时钟信号输入。写入用内部时钟DICLK是使内部时钟CLK(与来自于外部时钟端子的时钟信号同步的时钟信号)延迟而生成的信号,它是在半导体存储装置内部生成的。对输入数据DIN7_T进行2相展开后的信号从寄存器422和锁存器423的输出端子Q输出,然后经由反相器424、425、反相器426、427而被输出。另外,当写入寄存器写入测试模式信号TWRW为低电平时,无论输入数据DIN7_T的值如何,NAND电路420都输出高电平的固定值。
在本发明中,使预取用的写入寄存器103进行正常模式的写入和测试模式时的写入动作和期望值的供给动作。以下,对正常模式(通常动作)和测试模式中的写入动作的一个例子进行说明。
图9是用于说明正常模式的写入动作的时序图,它是为了理解图7的电路动作(DDR SDRAM的预取动作)而增加的。
在图9中,CLK是时钟信号(与从外部提供的时钟信号同步的内部时钟信号)。DQS是数据选通脉冲信号。DQ是数据输入输出端子。DSCLK_T/DSCLK_B是数据选通脉冲信号DQS的内部信号,作为图7的寄存器402、锁存器403、404、405的时钟信号而被提供。DINj_T是来自于第j个DQ端子的输入,DINjR_B、DINjF_B是对输入进行2相展开后的信号,是图8的锁存器403和404的输出信号。DCLK是写入用内部时钟信号。DATAWjR_B、DATAWjF_B是分别被提供给写入寄存器的数据信号。WT2、WT3是被提供给写入寄存器的采样时钟(单触发脉冲)。DATAj0_B~DATAj3_B是写入寄存器的输出。Y-SW是使Y开关导通的控制信号,YIOW是写入放大器的写入使能信号。
以下参照图9,说明向处于正常模式时的写入寄存器进行写入动作的概略,在周期t0开始写入动作,利用时钟的上升沿和下降沿,在1个时钟周期中从DQ端子串行输入2个数据。在周期t2,从2相展开电路(图7的锁存器403、404的输出)输出2相展开后的信号D[0]、[1]作为DINjR_B、DINjF_B,在周期t3,从2相展开电路(图7的锁存器403、404的输出)输出2相展开后的信号D[2]、[3]。多路复用器406、407选择输出DINjR_B、DINjF_B,寄存器409、410在时钟DCLK的上升沿对DINjR_B、DINjF_B进行采样,输出DATAkWjR_B、DATAkWjF_B。然后,将DATAkWjR_B、DATAkWjF_B作为输入的写入寄存器1030、1031接收写入脉冲WT2的单触发脉冲(高电平),输出D[0]、[1],将DATAkWjR_B、DATAkWjF_B作为输入的写入寄存器1032、1033延迟1个时钟周期,接收写入脉冲WT3的单触发脉冲(高电平),然后输出D[2]、[3]。当接收到Y开关Y-SW的单触发脉冲、YIOW的单触发脉冲时,从4个写入放大器(Wamp)向存储单元阵列101-1的被选择的字线的存储单元写入数据。
图10是用于说明本实施例的、对测试(并行测试)时的写入寄存器103进行写入模式的动作的一个例子的图。在测试模式时向写入寄存器103进行写入过程中,不使用数据选通脉冲信号DQS,在锁存输入数据的寄存器中,如图8所示,使用对时钟信号CLK进行延迟的DICLK信号,例如利用初级寄存器422和锁存器423对来自于测试数据输入用的1个数据输入端子DQ7的数据进行采样。这是因为,在晶片测试或批处理测试(老化(burn-in))中,由于试验周期延迟、时序条件平缓,因此以更少的针脚(测试机的针脚数)进行试验。在写入寄存器的写入模式下,信号YIOW、YSW均为非激活状态。在写入寄存器写入模式信号TWRW为高电平时,来自于数据输入端子DQ7的数据DIN7_T与时钟信号DICLK同步,被寄存器422和D型锁存器423进行2相展开,输出作为TIN7R_B、TIN7F_B的D[0]、[1],并且在下一个DICLK的下降沿输出D[2]、[3]。
多路复用器406、407(参照图7)选择TIN7R_B、TIN7F_B,并且与DCLK同步地输出DATAWjR_B、DATAWjF_B。然后,将DATAWjR_B、DATAWjF_B作为输入的写入寄存器1030、1031接收写入脉冲WT2的脉冲(高电平),输出D[0]、[1],将DATAWjR_B、DATAWjF_B作为输入的写入寄存器1032、1033延迟1个时钟周期,接收写入脉冲WT3的高电平,输出D[2]、[3]。
从将数据写入写入寄存器103后的写入放大器(Wamp)向存储单元的数据写入,以图5所示的动作进行。根据本实施例,在进行测试(并行测试)时,按照图10中示出了动作例的写入模式,将测试数据写入写入寄存器(W·R)之后,可以根据反转控制信号(DIM),选择该测试数据及其反转值中的一个,作为向存储单元的写入数据和向比较器的期望值数据而提供。因此,在将该测试数据的反转值作为写入数据的情况下,不需要将该测试数据的反转值写入写入寄存器(W·R)的周期。即,在将本实施例的半导体存储装置作为被试验器件而进行测试的测试装置中,通过向半导体存储装置外加用于改变反转控制信号(DIM)的值的图形,可以省略与用于将该测试数据的反转值写入写入寄存器(W·R)的周期相当的测试向量。
以下对本发明的另一个实施例进行说明。图11是针对判断电路104A设置2个系统的一致检测信号线MATCH的图。针对判断电路104A两侧的多个存储单元阵列101-1,设置判断电路104A,由左侧的信号线MATCH0、COMP0_B和右侧的信号线MATCH1、COMP1_B这2个系统构成。判断电路104A与各MATCH0、COMP0_B、MATCH1、COMP1_B连接。
针对存储单元阵列101-1(即针对1个DQ端子)设置4个读写放大器(Ramp&Wamp)和比较器(CCMPN)、写入寄存器103的构成与图1的构成相同。即,共通地设置判断电路104A,并以判断电路104A为中心,对称地配置图1的构成。
针对存储单元阵列101-1(即针对一个DQ端子)而设置4个读写放大器(Ramp & Wamp)和比较器(CCMPN)、写入寄存器103的构成与图1的构成相同。即,共用判断电路104A,并以判断电路104A为中心,对称地配置图1的构成。
本实施例的构成可以缩短信号MATCH0、MATCH1的布线长度,减小负载容量、布线电阻,提高延迟特性。
图12是表示图11的比较器(CCMPN)、判断电路104A的构成和连接方式的一个例子的图。第一组(第一系统)的各比较器(CCMPN)与共通的一致检测信号线MATCH0和比较控制信号线COMP0_B连接,一致检测信号线MATCH0和比较控制信号线COMP0_B与判断电路104A连接。
第二组(第二系统)的各比较器(CCMPN)与一致检测信号线MATCH1和比较控制信号线COMP1_B连接,一致检测信号线MATCH1和比较控制信号线COMP1_B与判断电路104A连接。
与一致检测信号线MATCH0和比较控制信号线COMP0_B连接的第一组的各比较器(CCMPN)采用与图4所示的比较器(CCMPN)相同的构成。即,输入从读放大器(Ramp)输出的读出数据MAQ及其互补信号MAQ_B,并且将供给写入放大器(Wamp)的写入数据WDATA及其互补信号WDATA_B作为期望值数据输入,检查读出数据和期望值数据是否一致。
第二组的比较器(CCMPN)具有串联连接在一致检测信号线MATCH1和比较控制信号线COMP1_B之间的2个N沟道MOS晶体管N27、N28,反转读出数据MAQms_B和正转写入数据WDATAms分别与N沟道MOS晶体管N27和N28的栅极连接。此外,具有串联连接在一致检测信号线MATCH1和比较控制信号线COMP1_B之间的2个N沟道MOS晶体管N29和N30,正转读出数据MAQms和反转写入数据WDATAms_B分别与N沟道MOS晶体管N29和N30的栅极连接。
在存储单元的读出数据MAQms与正转期望值数据WDATAms一致的情况下(合格的情况),读出数据的反转信号MAQms_B和期望值数据WDATAms为互补的值,读出数据MAQms和期望值数据的反转信号WDATAms_B为互补的值。因此,N沟道MOS晶体管N27、N28其中之一截止,N沟道MOS晶体管N29、N30其中之一截止,信号线MATCH1和比较控制信号线COMP1_B非导通。
另一方面,在存储单元的读出数据MAQms与正转期望值数据WDATAjms不一致的情况下(不合格的情况),读出数据的反转信号MAQms_B和期望值数据WDATAms的值一致,读出数据MAQms和期望值数据的反转信号WDATAms_B一致。作为不合格的一个例子,在将作为写入数据WDATAms的高电平写入存储单元、并且期望值数据WDATAms为高电平的情况下,来自于存储单元的读出数据MAQms变为低电平,读出数据的反转信号MAQms_B变为高电平,N沟道MOS晶体管N27和N28均导通,信号线MATCH1和比较控制信号线COMP1B被通电(信号线MATCH1变为接地电位)。此外,在将作为写入数据WDATAms的低电平写入存储单元、并且期望值数据WDATAms为低电平时(期望值数据WDATAms_B为高电平),来自于存储单元的读出数据MAQms变为高电平,N沟道MOS晶体管N29、N30均导通,信号线MATCH1和比较控制信号线COMP1_B被通电。
即,在来自于读放大器的读出数据与期望值数据不一致的情况下,N沟道MOS晶体管N27和N28的串联电路、N沟道MOS晶体管N29和N30的串联电路其中之一导通,信号线MATCH1和比较控制信号线COMP1_B导通。其他的比较器(CCMPN)也相同。
判断电路(CCMPC)104A作为与第一系统的信号MATCH0和COMP0_B连接的电路,设有:P沟道MOS晶体管P21,其源极与电源VCC连接,漏极与一致检测信号线MATCH连接,栅极与测试比较使能信号TCMPE连接;P沟道MOS晶体管P22,其源极与电源连接,漏极与一致检测信号线MATCH0连接,栅极与NAND电路312的输出端连接;P沟道MOS晶体管P23,其源极与电源连接,漏极与COMP0_B连接,栅极与测试比较使能信号TCMPE连接;以及N沟道MOS晶体管N25,其源极与GND连接,漏极与COMP0_B连接,栅极与测试比较使能信号TCMPE连接。此外,作为与第二系统的信号线MATCH1和COMP1_B连接的电路,设有:P沟道MOS晶体管P24,其源极与电源VCC连接,漏极与一致检测信号线MATCH1连接,栅极与测试比较使能信号TCMPE连接;P沟道MOS晶体管P25,其源极与电源连接,漏极与一致检测信号线MATCH1连接,栅极与NAND电路312的输出端连接;P沟道MOS晶体管P26,其源极与电源连接,漏极与比较控制信号线COMP1_B连接,栅极与测试比较使能信号TCMPE连接;以及N沟道MOS晶体管N31,其源极接地(GND),漏极与比较控制信号线COMP0_B连接,栅极与测试比较使能信号TCMPE连接。
此外,判断电路(CCMPC)104A设有:NAND电路312,第一系统的一致检测信号线MATCH0和第二系统的一致检测信号线MATCH1与其2个输入端连接;以及反相器311,其输入端与NAND电路312的输出端连接,并且从输出端输出错误标志信号ERR_B(判断为不合格时,为低电平)。NAND电路312的输出端与P沟道MOS晶体管P22、P25的栅极连接。另外,当NAND电路312的输出端为低电平时(即合格时),P沟道MOS晶体管P22、P25变为导通状态,将第一系统的一致检测信号线MATCH0和第二系统的一致检测信号线MATCH1拉升至电源电位。
以下对图12所示的电路的动作进行说明。在测试比较使能信号TCMPE为低电平的期间,P沟道MOS晶体管P21、P23、P24、P26导通,第一、第二系统的一致检测信号线MATCH0、MATCH1、第一、第二系统的比较控制信号线COMP0_B、COMP1_B被预充电至电源电位(高电平)。将第一、第二系统的一致检测信号线MATCH0、MATCH1作为输入的NAND电路312的输出变为低电平,错误标志ERR_B变为高电平。
当测试比较使能信号TCMPE变为高电平时,N沟道MOS晶体管N25、N31导通,第一、第二系统的比较控制信号线COMP0_B、COMP1_B变为低电平。
在例如第一组的比较器(CCMPN)中任意一个检测出来自于对应的读放大器(Ramp)的读出数据和期望值数据不一致的情况下,一致检测信号线MATCH0和比较控制信号线COMP0_B通电,一致检测信号线MATCH0被放电,其电位变为接地电位。
当一致检测信号线MATCH0变为低电平时,NAND电路312的输出变为高电平,错误标志ERR_B变为低电平。即,输出不合格信息。
当与第二系统的一致检测信号线MATCH1和比较控制信号线COMP1_B连接的比较器(CCMPN)中的任意一个检测出来自于对应的读放大器(Ramp)的读出数据和期望值数据不一致的情况下,一致检测信号线MATCH1和比较控制信号线COMP1_B通电,一致检测信号线MATCH1被放电,其电位变为接地电位。当一致检测信号线MATCH1变为低电平时,NAND电路312的输出变为高电平,错误标志ERR_B变为低电平。即,输出不合格信息。这样,在第一和第二系统的多个比较器(CCMPN)中的一个以上的比较器(CCMPN)检测出读出数据和期望值不一致的情况下,错误标志ERR_B变为低电平。
在本实施例中,比较器(CCMPN)的个数也是按照并行程度而任意设定的。
以下对系统构成的具体实施例进行说明。在图11中,在构成128MDRAM的情况下,设置32根数据端子(输入输出端子)DQ(DQ0~DQ31),在用4组存储单元构成存储单元阵列的情况下,设置32×4=128组读写放大器(Ramp&Wamp)、比较器(CCMPN),各存储单元阵列的大小为4M,各组存储单元为1M,存储单元阵列的X(行)为4K,Y(列)为256。对于每个存储单元阵列,连接有4对IO线对MIOT/MIOB,因此存储单元阵列的64根位线对以及用Y开关(列解码器101-4)选择读出放大器101-3的位线对与IO线对MIOT/MIOB连接。根据本实施例,通过比较(对比)来自于128个写入放大器(Wamp)的并行写入、利用128个读放大器(Ramp)、比较器(CCMPN)的并行读出,可以并行测试。此时,如上所述,测试数据可以从例如数据端子DQ7共通地供给128个写入寄存器103。可以采用设置4个判断电路(CCMPC)104,从而输出4个错误标志信号ERR_B的构成。或者,可以采用将4个错误标志信号ERR_B输入4位一致检测电路(图16的1303),并将其压缩为1位的构成。在上述系统中,利用来自于外部端子的反转控制信号DIM,可以自由地输出写入寄存器103的值的反转值和正转值,由此能容易地实现频繁地改变图形的测试。
在上述实施例中,对将本发明应用于作为时钟同步型存储器的DDR·SDRAM的例子进行了说明,但本发明不仅限于DDR·SDRAM,也同样可以应用于QDR(Quad Data Rate)型的SDRAM等。
以上利用实施例,对本发明进行了说明,但本发明不仅限于上述实施例,也包含本领域技术人员在本发明的范围内进行的各种变形、修正。