JPH07282586A - 連想メモリの比較回路 - Google Patents
連想メモリの比較回路Info
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- JPH07282586A JPH07282586A JP7464794A JP7464794A JPH07282586A JP H07282586 A JPH07282586 A JP H07282586A JP 7464794 A JP7464794 A JP 7464794A JP 7464794 A JP7464794 A JP 7464794A JP H07282586 A JPH07282586 A JP H07282586A
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- associative memory
- signal
- match
- match line
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- G11—INFORMATION STORAGE
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- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】 連想メモリの比較回路に関し，検索結果を正
しく高速に出力することを目的とする。 【構成】 連想メモリは連想メモリセル(1) の検索結果
の信号を出力するマッチ線(4) と連想メモリセル(1) の
ビット線(6) ，(7) の負荷容量と同じ容量の負荷容量
(5) をもつダミーセル(11)と，ダミーセル(11)からの信
号を出力する参照マッチ線(13)と，マッチ線(4) と参照
マッチ線(13)の信号を入力して連想メモリセル(1) の検
索結果を判定するセンスアンプ(3) を備え，ダミーセル
(11)から読み出される信号は出力される前後で変化する
ものとし，連想メモリセル(1) から検索信号を読み出す
タイミングでダミーセル(11)から信号を参照マッチ線(1
3)に出力し，センスアンプ(3) は参照マッチ線(13)の信
号を基準として連想メモリセル(1) の検索結果を判定し
出力する構成をもつ。
しく高速に出力することを目的とする。 【構成】 連想メモリは連想メモリセル(1) の検索結果
の信号を出力するマッチ線(4) と連想メモリセル(1) の
ビット線(6) ，(7) の負荷容量と同じ容量の負荷容量
(5) をもつダミーセル(11)と，ダミーセル(11)からの信
号を出力する参照マッチ線(13)と，マッチ線(4) と参照
マッチ線(13)の信号を入力して連想メモリセル(1) の検
索結果を判定するセンスアンプ(3) を備え，ダミーセル
(11)から読み出される信号は出力される前後で変化する
ものとし，連想メモリセル(1) から検索信号を読み出す
タイミングでダミーセル(11)から信号を参照マッチ線(1
3)に出力し，センスアンプ(3) は参照マッチ線(13)の信
号を基準として連想メモリセル(1) の検索結果を判定し
出力する構成をもつ。
Description
【０００１】
【産業上の利用分野】本発明は連想メモリの比較回路に
関する。連想メモリは，問い合わせ情報により記憶内容
の参照情報をビット毎に比較し，一致する参照情報があ
ればその記憶内容を検索結果として出力するものであ
る。
関する。連想メモリは，問い合わせ情報により記憶内容
の参照情報をビット毎に比較し，一致する参照情報があ
ればその記憶内容を検索結果として出力するものであ
る。
【０００２】本発明は，連想メモリにおける参照情報の
検索を高速に行うことのできる比較回路を提供する。
検索を高速に行うことのできる比較回路を提供する。
【０００３】
【従来の技術】図６は，連想メモリの説明図である。図
６において，３００は連想メモリである。
６において，３００は連想メモリである。
【０００４】３１０は参照データ保持部であって，記憶
内容の参照情報を保持するものである。３１１は記憶内
容保持部である。
内容の参照情報を保持するものである。３１１は記憶内
容保持部である。
【０００５】３１２は比較部であって，問い合わせ情報
と参照情報を比較するものである。３１５は問い合わせ
情報保持部（検索データ保持レジスタ）である。図６の
構成において，問い合わせ情報（例えば，「１１１
０」）は連想メモリ３００の参照データ保持部３１０を
参照する。そして，比較部３１２は参照データと問い合
わせ情報（「１１１０」）をビット毎に比較し，一致す
る参照データを検索する。一致するものがあれば，その
参照データに対応する記憶内容が読み出される。
と参照情報を比較するものである。３１５は問い合わせ
情報保持部（検索データ保持レジスタ）である。図６の
構成において，問い合わせ情報（例えば，「１１１
０」）は連想メモリ３００の参照データ保持部３１０を
参照する。そして，比較部３１２は参照データと問い合
わせ情報（「１１１０」）をビット毎に比較し，一致す
る参照データを検索する。一致するものがあれば，その
参照データに対応する記憶内容が読み出される。
【０００６】図７は，従来の連想メモリであり１ビット
のセルの構成を示す。図７において，３２０は連想メモ
リセルであって，スタティック型の連想メモリであっ
て，１ビットのセルのみを示す。
のセルの構成を示す。図７において，３２０は連想メモ
リセルであって，スタティック型の連想メモリであっ
て，１ビットのセルのみを示す。
【０００７】３２１は検索データ保持レジスタであっ
て，１ビットのみを示し，問い合わせ情報の１ビットを
保持するものである。３２２はセンスアンプであって，
マッチ線３２４の出力のＨもしくはＬを判定するもので
ある。
て，１ビットのみを示し，問い合わせ情報の１ビットを
保持するものである。３２２はセンスアンプであって，
マッチ線３２４の出力のＨもしくはＬを判定するもので
ある。
【０００８】３２３はダミーゲートであって，センスア
ンプ３２２を動作させるクロック（ＣＬＫ）を遅延さ
せ，センスアンプ３２２の動作の開始タイミングを正し
くとるようにするものである。
ンプ３２２を動作させるクロック（ＣＬＫ）を遅延さ
せ，センスアンプ３２２の動作の開始タイミングを正し
くとるようにするものである。
【０００９】３２４はマッチ線であって，連想メモリセ
ル３２０のビットと検索データ保持レジスタ３２１のビ
ットの比較結果を出力するものである。３２５はビット
線であって，問い合わせ情報の１ビットを出力するもの
である。
ル３２０のビットと検索データ保持レジスタ３２１のビ
ットの比較結果を出力するものである。３２５はビット
線であって，問い合わせ情報の１ビットを出力するもの
である。
【００１０】３２６はビット線であって，ビット線３２
５のビットの否定論理（ビット／）の出力線である。連
想メモリセル３２０において，Ｔ１はＭＯＳトランジス
タであって，ビット線３２５のビットをゲートに入力す
るものである。
５のビットの否定論理（ビット／）の出力線である。連
想メモリセル３２０において，Ｔ１はＭＯＳトランジス
タであって，ビット線３２５のビットをゲートに入力す
るものである。
【００１１】Ｔ２はＭＯＳトランジスタであって，ビッ
ト線３２６のビット／をゲートに入力するものである。
Ｔ３はＭＯＳトランジスタであって，メモリセル内の２
つのインバータで構成されるラッチの記憶内容に応じて
オンもしくはオフとなる。
ト線３２６のビット／をゲートに入力するものである。
Ｔ３はＭＯＳトランジスタであって，メモリセル内の２
つのインバータで構成されるラッチの記憶内容に応じて
オンもしくはオフとなる。
【００１２】Ｔ４はＭＯＳトランジスタであって，ラッ
チに記憶されている内容の否定論理に応じてオンもしく
はオフとなる。Ｃ0 はマッチ線３２４等の負荷容量であ
って，ＭＯＳトランジスタのゲート容量，マッチ線の浮
遊容量等である。
チに記憶されている内容の否定論理に応じてオンもしく
はオフとなる。Ｃ0 はマッチ線３２４等の負荷容量であ
って，ＭＯＳトランジスタのゲート容量，マッチ線の浮
遊容量等である。
【００１３】次に図７の構成の検索動作について説明す
る。図７の構成において，検索前は負荷容量Ｃ0 は電源
電圧にプリチャージされている。また，記憶メモリセル
に記憶される内容はデータ値を反転して保持する場合を
例として示す。
る。図７の構成において，検索前は負荷容量Ｃ0 は電源
電圧にプリチャージされている。また，記憶メモリセル
に記憶される内容はデータ値を反転して保持する場合を
例として示す。
【００１４】(1) マッチ線が不一致を出力する場合。 いま，Ｔ３がＨ（Ｔ３オン），Ｔ４はＬ（Ｔ４オフ）に
記憶されているとする。このとき，ビット線３２５のビ
ットがＨ，ビット線３２６のビット／がＬであるとす
る。このとき，検索結果は不一致である。
記憶されているとする。このとき，ビット線３２５のビ
ットがＨ，ビット線３２６のビット／がＬであるとす
る。このとき，検索結果は不一致である。
【００１５】ビット線３２５がＨであるから，Ｔ１はオ
ンとなる。反対に，ビット線３２６はＬであるからＴ２
はオフとなる。従って，負荷容量Ｃ0 は放電しマッチ線
３２４はオフとなる。このとき，ビット線３２５の側の
容量（Ｔ１のゲート容量等）が放電され，次いでマッチ
線３２４の側の容量（浮遊容量等）が放電される。そし
て，マッチ線３２４の出力はＬとなる。センスアンプ３
２２は，ダミーゲート３２３で遅延されたクロック（Ｃ
ＬＫ）を入力して，マッチ線３２４の信号がＬに変化し
たことを検出し一致を判定する。
ンとなる。反対に，ビット線３２６はＬであるからＴ２
はオフとなる。従って，負荷容量Ｃ0 は放電しマッチ線
３２４はオフとなる。このとき，ビット線３２５の側の
容量（Ｔ１のゲート容量等）が放電され，次いでマッチ
線３２４の側の容量（浮遊容量等）が放電される。そし
て，マッチ線３２４の出力はＬとなる。センスアンプ３
２２は，ダミーゲート３２３で遅延されたクロック（Ｃ
ＬＫ）を入力して，マッチ線３２４の信号がＬに変化し
たことを検出し一致を判定する。
【００１６】Ｔ３がＬ，Ｔ４がＨに記憶されていて，ビ
ット線３２５がＬ，ビット線３２６がＨに入力された場
合には，Ｔ２，Ｔ４がオンとなり負荷容量Ｃ0 は放電
し，マッチ線３２４はＬになり，マッチ線３２４は不一
致を出力する。
ット線３２５がＬ，ビット線３２６がＨに入力された場
合には，Ｔ２，Ｔ４がオンとなり負荷容量Ｃ0 は放電
し，マッチ線３２４はＬになり，マッチ線３２４は不一
致を出力する。
【００１７】(2) マッチ線が一致を出力する場合。 Ｔ３がＨ（Ｔ３オン），Ｔ４はＬ（Ｔ４オフ）に記憶さ
れているとする。ビット線３２５がＬ，ビット線３２６
がＨであるとする。この時，ビット線３２５はＬなので
Ｔ１はオフとなる。ビット線３２６はＨなのでＴ２はオ
ンとなる。しかし，Ｔ４はオフなので負荷容量Ｃ0 の電
荷は放電せすに維持される。従って，マッチ線３２４の
出力はＨのままである。センスアンプ３２２は，ダミー
ゲート３２３で遅延されたクロック（ＣＬＫ）を入力し
て，マッチ線３２４の信号がＨであることを検出し，一
致を判定する。
れているとする。ビット線３２５がＬ，ビット線３２６
がＨであるとする。この時，ビット線３２５はＬなので
Ｔ１はオフとなる。ビット線３２６はＨなのでＴ２はオ
ンとなる。しかし，Ｔ４はオフなので負荷容量Ｃ0 の電
荷は放電せすに維持される。従って，マッチ線３２４の
出力はＨのままである。センスアンプ３２２は，ダミー
ゲート３２３で遅延されたクロック（ＣＬＫ）を入力し
て，マッチ線３２４の信号がＨであることを検出し，一
致を判定する。
【００１８】Ｔ３がＬ，Ｔ４がＨに記憶されていて，ビ
ット線３２５がＨ，ビット線３２６がＬに入力された場
合も，同様にＴ１がオンでもＴ３はオフ，Ｔ４はオンで
もＴ２がオフなので負荷容量Ｃ0 は放電しないでマッチ
線３２４はＨに維持される。従って，マッチ線３２４は
一致を出力する。
ット線３２５がＨ，ビット線３２６がＬに入力された場
合も，同様にＴ１がオンでもＴ３はオフ，Ｔ４はオンで
もＴ２がオフなので負荷容量Ｃ0 は放電しないでマッチ
線３２４はＨに維持される。従って，マッチ線３２４は
一致を出力する。
【００１９】上記のように動作する図７の構成では，負
荷容量Ｃ0 の放電が終了しないうちにセンスアンプ３２
２がマッチ線３２４の信号レベルを判定すると，正しく
はＬであるべきところをＨと判定することとなる。その
ため，クロックをダミーゲート３２３で遅延させ，負荷
容量が確実に放電した後でセンスアンプがマッチ線の出
力の信号レベルの検出を行うようにしていたが，プロセ
スのバラツキ等でトランジスタの特性が変化したり，負
荷容量が変化する等のため，確実ではなかった。
荷容量Ｃ0 の放電が終了しないうちにセンスアンプ３２
２がマッチ線３２４の信号レベルを判定すると，正しく
はＬであるべきところをＨと判定することとなる。その
ため，クロックをダミーゲート３２３で遅延させ，負荷
容量が確実に放電した後でセンスアンプがマッチ線の出
力の信号レベルの検出を行うようにしていたが，プロセ
スのバラツキ等でトランジスタの特性が変化したり，負
荷容量が変化する等のため，確実ではなかった。
【００２０】
【発明が解決しようとする課題】そこで，このようなセ
ンスアンプのレベル判定動作の開始タイミングをとる方
法として，図８のような方法が考えられた。
ンスアンプのレベル判定動作の開始タイミングをとる方
法として，図８のような方法が考えられた。
【００２１】図８は本発明の先行技術である。図８にお
いて，３２０は連想メモリセルである。
いて，３２０は連想メモリセルである。
【００２２】３２１は検索データ保持レジスタである。
３２３はダミーゲートである。３２４はマッチ線であ
る。
３２３はダミーゲートである。３２４はマッチ線であ
る。
【００２３】３２５はビット線である。３２６はビット
線であって，ビット線３２５の否定論理を出力するもの
である。
線であって，ビット線３２５の否定論理を出力するもの
である。
【００２４】３３０はマッチトランジスタ（マッチＴ
ｒ）であって，マッチ線３２４へ検索結果を出力する制
御を行うものである（マッチＴｒ（３３０）がオンとな
って，検索結果がマッチ線３２４に出力される）。マッ
チＴｒ（３３０）のゲート幅はＷ0 である。
ｒ）であって，マッチ線３２４へ検索結果を出力する制
御を行うものである（マッチＴｒ（３３０）がオンとな
って，検索結果がマッチ線３２４に出力される）。マッ
チＴｒ（３３０）のゲート幅はＷ0 である。
【００２５】３３１はダミーマッチトランジスタ（ダミ
ーマッチＴｒ）であって，マッチＴｒ（３３０）と同じ
トランジスタである（ゲート幅Ｗ0 ）。ダミーマッチＴ
ｒ（３３１）は常にオフとする。
ーマッチＴｒ）であって，マッチＴｒ（３３０）と同じ
トランジスタである（ゲート幅Ｗ0 ）。ダミーマッチＴ
ｒ（３３１）は常にオフとする。
【００２６】３３２は参照マッチトランジスタ（参照マ
ッチＴｒ）であって，マッチＴｒ（３３０）のゲート幅
の半分（Ｗ0 ／２）のトランジスタである。３４０は差
動センスアンプであって，マッチ線３２４のレベル判定
を行うものである。
ッチＴｒ）であって，マッチＴｒ（３３０）のゲート幅
の半分（Ｗ0 ／２）のトランジスタである。３４０は差
動センスアンプであって，マッチ線３２４のレベル判定
を行うものである。
【００２７】Ｔ５，Ｔ６はデータ記憶用のＭＯＳトラン
ジスタである。図８の構成の動作を説明する。 (1) 不一致の場合 Ｔ５にＨ（Ｔ５オン），Ｔ６にＬ（Ｔ６オフ）が記憶さ
れているとする。負荷容量Ｃ0 ，ダミーマッチＴｒ（３
３１）は，最初，電源電圧にプリチャージされている。
ジスタである。図８の構成の動作を説明する。 (1) 不一致の場合 Ｔ５にＨ（Ｔ５オン），Ｔ６にＬ（Ｔ６オフ）が記憶さ
れているとする。負荷容量Ｃ0 ，ダミーマッチＴｒ（３
３１）は，最初，電源電圧にプリチャージされている。
【００２８】ビット線３２５がＨ，ビット線３２６がＬ
であるとする。このとき，Ｔ５はオンなので，ビット線
３２５にＨが出力されるとマッチＴｒ（３３０）はオン
になる。従って，負荷容量Ｃ0 は放電し，マッチ線はＬ
（不一致）になる。
であるとする。このとき，Ｔ５はオンなので，ビット線
３２５にＨが出力されるとマッチＴｒ（３３０）はオン
になる。従って，負荷容量Ｃ0 は放電し，マッチ線はＬ
（不一致）になる。
【００２９】Ｔ５がＬ，Ｔ６がＨに記憶されている場合
に，ビット線３２５がＬ，ビット線３２６がＨであると
する。このとき，Ｔ６はオンなのでマッチＴｒ（３３
０）はオンとなり，負荷容量Ｃ0 が放電し，マッチ線３
２４はＬ（不一致）を出力する。
に，ビット線３２５がＬ，ビット線３２６がＨであると
する。このとき，Ｔ６はオンなのでマッチＴｒ（３３
０）はオンとなり，負荷容量Ｃ0 が放電し，マッチ線３
２４はＬ（不一致）を出力する。
【００３０】(2) 一致の場合 Ｔ５がＨ（Ｔ５オン），Ｔ６がＬ（Ｔ６オフ）に記憶さ
れているとする。負荷容量Ｃ0 ，ダミーマッチＴｒ（３
３１）は，最初，電源電圧にプリチャージされている。
れているとする。負荷容量Ｃ0 ，ダミーマッチＴｒ（３
３１）は，最初，電源電圧にプリチャージされている。
【００３１】ビット線３２５がＬ，ビット線３２６がＨ
であるとする。このとき，Ｔ５はオンでもマッチＴｒ
（３３０）のゲート電圧はＬなので，マッチＴｒ（３３
０）はオフであり，負荷容量Ｃ0 は放電されずマッチ線
３２４はＨを維持する（一致を表す）。
であるとする。このとき，Ｔ５はオンでもマッチＴｒ
（３３０）のゲート電圧はＬなので，マッチＴｒ（３３
０）はオフであり，負荷容量Ｃ0 は放電されずマッチ線
３２４はＨを維持する（一致を表す）。
【００３２】同様に，Ｔ５がＬ（Ｔ５オフ），Ｔ６がＨ
（Ｔ６オン）に記憶されていて，ビット線３２５がＨ，
ビット線３２６がＬの場合も同様にマッチＴｒ（３３
０）はオフであり，負荷容量Ｃ0 は放電されずマッチ線
３２４はＨを維持する（一致を表す）。
（Ｔ６オン）に記憶されていて，ビット線３２５がＨ，
ビット線３２６がＬの場合も同様にマッチＴｒ（３３
０）はオフであり，負荷容量Ｃ0 は放電されずマッチ線
３２４はＨを維持する（一致を表す）。
【００３３】以上をまとめると，検索データ（問い合わ
せ情報）と記憶データ（連想メモリセル上ではその否定
論が保持される）が不一致のとき，負荷容量Ｃ0 が放電
してマッチ線３２４はＬになる（ミスヒット）。また，
検索データ（問い合わせ情報）と記憶データ（連想メモ
リセル上ではその否定論が保持される）が一致のとき，
負荷容量Ｃ0 は電荷を維持し，マッチ線３２４はＨであ
る（ヒット）。
せ情報）と記憶データ（連想メモリセル上ではその否定
論が保持される）が不一致のとき，負荷容量Ｃ0 が放電
してマッチ線３２４はＬになる（ミスヒット）。また，
検索データ（問い合わせ情報）と記憶データ（連想メモ
リセル上ではその否定論が保持される）が一致のとき，
負荷容量Ｃ0 は電荷を維持し，マッチ線３２４はＨであ
る（ヒット）。
【００３４】一方，ダミーセル３２３で遅延されたクロ
ックにより，参照マッチＴｒ（３３２）がオンとなる。
そして，ダミーマッチＴｒ（３３１）にプリチャージさ
れた電荷が放電する。このとき，参照マッチＴｒ（３３
２）のゲート幅はマッチＴｒ（３３０）の半分であるの
で，マッチＴｒ（３３１）の電荷の放電特性は負荷容量
Ｃ0 がマッチＴｒ（３３０）で放電する放電特性よりゆ
るやかに変化する。差動センスアンプ３４０はマッチ線
３２４の負荷容量Ｃ0 が放電することにより生じるマッ
チ線３２４の信号電圧変化と，ダミーマッチＴｒ（３３
１）が放電することにより生じる信号電圧変化を入力
し，その差からマッチ線３２４の信号レベルを判定す
る。
ックにより，参照マッチＴｒ（３３２）がオンとなる。
そして，ダミーマッチＴｒ（３３１）にプリチャージさ
れた電荷が放電する。このとき，参照マッチＴｒ（３３
２）のゲート幅はマッチＴｒ（３３０）の半分であるの
で，マッチＴｒ（３３１）の電荷の放電特性は負荷容量
Ｃ0 がマッチＴｒ（３３０）で放電する放電特性よりゆ
るやかに変化する。差動センスアンプ３４０はマッチ線
３２４の負荷容量Ｃ0 が放電することにより生じるマッ
チ線３２４の信号電圧変化と，ダミーマッチＴｒ（３３
１）が放電することにより生じる信号電圧変化を入力
し，その差からマッチ線３２４の信号レベルを判定す
る。
【００３５】図９によりこの動作を説明する。図９
(a)，図９ (b)において，３５０はヒット（一致）の場
合のマッチ線の信号の時間変化を示す。
(a)，図９ (b)において，３５０はヒット（一致）の場
合のマッチ線の信号の時間変化を示す。
【００３６】３５１は参照マッチ線の信号の時間変化を
示す。３５２はミスヒット（不一致）の場合のマッチ線
の時間変化を示す。図９ (a)は正しく動作する場合であ
る。
示す。３５２はミスヒット（不一致）の場合のマッチ線
の時間変化を示す。図９ (a)は正しく動作する場合であ
る。
【００３７】時刻ｔ0 で，マッチＴｒ（３３０）と参照
マッチＴｒ（３３２）が同時にオンとなり，負荷容量Ｃ
0 とダミーマッチＴｒ（３３１）のゲート容量の電荷の
放電が同時に開始される場合である。時刻ｔ1 でセンス
アンプの読み出し動作が開始され，マッチ線３２４の信
号レベルが正しく判定される。
マッチＴｒ（３３２）が同時にオンとなり，負荷容量Ｃ
0 とダミーマッチＴｒ（３３１）のゲート容量の電荷の
放電が同時に開始される場合である。時刻ｔ1 でセンス
アンプの読み出し動作が開始され，マッチ線３２４の信
号レベルが正しく判定される。
【００３８】図９ (b)は正しく動作しない場合である。
時刻ｔ0 ’で参照マッチＴｒ（３３２）がオンとなっ
て，ダミーマッチＴｒ（３３１）のゲート容量の電荷の
放電が開始される。そして，時刻ｔ0 ”でマッチＴｒ
（３３０）かオンとなって負荷容量Ｃ0 の放電が開始さ
れる。このような場合には，時刻ｔ1 でセンスアンプの
読み出し動作が開始されても，マッチ線３２４の信号レ
ベルを判定することができない。
時刻ｔ0 ’で参照マッチＴｒ（３３２）がオンとなっ
て，ダミーマッチＴｒ（３３１）のゲート容量の電荷の
放電が開始される。そして，時刻ｔ0 ”でマッチＴｒ
（３３０）かオンとなって負荷容量Ｃ0 の放電が開始さ
れる。このような場合には，時刻ｔ1 でセンスアンプの
読み出し動作が開始されても，マッチ線３２４の信号レ
ベルを判定することができない。
【００３９】従って，図８の構成でも，プロスセスによ
りトランジスタの特性が変化したり，あるいは負荷容量
が変化したりして誤動作を生じることがあった。
りトランジスタの特性が変化したり，あるいは負荷容量
が変化したりして誤動作を生じることがあった。
【００４０】
【課題を解決するための手段】本発明は，連想メモリセ
ルと同じ負荷容量をもつダミーセルを設け，センスアン
プの動作開始もしくは参照マッチＴｒのゲート制御信号
を伝える線の負荷容量を連想メモリセル側の負荷容量と
同じにし，制御信号の変化速度とマッチ線の信号の変化
速度が同じ程度になるようにし，センスアンプが正しい
タイミングで検索結果を判定できるようにした。
ルと同じ負荷容量をもつダミーセルを設け，センスアン
プの動作開始もしくは参照マッチＴｒのゲート制御信号
を伝える線の負荷容量を連想メモリセル側の負荷容量と
同じにし，制御信号の変化速度とマッチ線の信号の変化
速度が同じ程度になるようにし，センスアンプが正しい
タイミングで検索結果を判定できるようにした。
【００４１】図１は本発明の基本構成を示す。図１の連
想メモリセルは記憶データを反転して保持するスタテイ
ック型の場合を例として示す。また，プリチャージされ
た負荷容量が放電する特性をマッチ線，参照マッチ線に
出力する場合と，ディスチャージされた負荷容量を充電
する特性をマッチ線，参照マッチ線に出力する場合とが
考えられるが，図１はプリチャージされた負荷容量が放
電する特性をマッチ線，参照マッチ線に出力する場合を
例として示す。以下，実施例においても同様である。
想メモリセルは記憶データを反転して保持するスタテイ
ック型の場合を例として示す。また，プリチャージされ
た負荷容量が放電する特性をマッチ線，参照マッチ線に
出力する場合と，ディスチャージされた負荷容量を充電
する特性をマッチ線，参照マッチ線に出力する場合とが
考えられるが，図１はプリチャージされた負荷容量が放
電する特性をマッチ線，参照マッチ線に出力する場合を
例として示す。以下，実施例においても同様である。
【００４２】図１において，１は連想メモリセルであ
る。２は検索データ保持レジスタである。
る。２は検索データ保持レジスタである。
【００４３】３はセンスアンプである。４はマッチ線で
ある。５は負荷容量Ｃ0 であって，ＭＯＳトランジスタ
のゲート容量，マッチ線の浮遊容量等である。
ある。５は負荷容量Ｃ0 であって，ＭＯＳトランジスタ
のゲート容量，マッチ線の浮遊容量等である。
【００４４】６はビット線である。７はビット線であっ
て，ビット線６の否定論理（ビット／）を出力するもの
である。
て，ビット線６の否定論理（ビット／）を出力するもの
である。
【００４５】１０はダミーレジスタであって，ダミービ
ット線に信号出力するものである。１１はダミーセルで
ある。１２はバッファであって，ダミービット線１３’
の信号を遅延させ，センスアンプ３のマッチイネーブル
信号（センスアンプ３のレベル検出開始制御信号）とす
るものである。
ット線に信号出力するものである。１１はダミーセルで
ある。１２はバッファであって，ダミービット線１３’
の信号を遅延させ，センスアンプ３のマッチイネーブル
信号（センスアンプ３のレベル検出開始制御信号）とす
るものである。
【００４６】
【作用】図１の本発明の基本構成の動作を説明する。連
想メモリセル１の検索データ保持レジスタ２により与え
られるビット信号による検索動作は図７の構成の連想メ
モリセルと同様であるので，説明は省略する。
想メモリセル１の検索データ保持レジスタ２により与え
られるビット信号による検索動作は図７の構成の連想メ
モリセルと同様であるので，説明は省略する。
【００４７】図１の構成において，検索データ保持レジ
スタ２からビット線６，ビット線７に検索データを出力
するタイミングでダミービット線１３’に信号を出力す
る。例えば，図１の例の場合は，ダミービット線の信号
をＨからＬとする。その信号変化はダミーセル１１の負
荷容量Ｃ0 により定められる伝播速度で伝播する。そし
て，バッファ１２で遅延され，マッチイネーブル信号と
してセンスアンプ３に入力する。センスアンプ３はその
マッチイネーブル信号によりマッチ線４の信号レベルの
判定動作を開始し，検索結果を出力する。ダミーセル１
１の負荷容量と連想メモリセル１の負荷容量とは同じ容
量であるので，両者の信号変化が伝わる速度は同じにな
り，センスアンプ３にはマッチ線４が確実に判定結果を
出力した後のタイミングでマッチイネーブル信号が入力
される。そのため，センスアンプ３は連想メモリセル１
の検索結果を正しく判定することができる。
スタ２からビット線６，ビット線７に検索データを出力
するタイミングでダミービット線１３’に信号を出力す
る。例えば，図１の例の場合は，ダミービット線の信号
をＨからＬとする。その信号変化はダミーセル１１の負
荷容量Ｃ0 により定められる伝播速度で伝播する。そし
て，バッファ１２で遅延され，マッチイネーブル信号と
してセンスアンプ３に入力する。センスアンプ３はその
マッチイネーブル信号によりマッチ線４の信号レベルの
判定動作を開始し，検索結果を出力する。ダミーセル１
１の負荷容量と連想メモリセル１の負荷容量とは同じ容
量であるので，両者の信号変化が伝わる速度は同じにな
り，センスアンプ３にはマッチ線４が確実に判定結果を
出力した後のタイミングでマッチイネーブル信号が入力
される。そのため，センスアンプ３は連想メモリセル１
の検索結果を正しく判定することができる。
【００４８】また，本発明の基本構成によれば，プロセ
スが異なって特性にバラツキを生じても，同一の装置内
では連想メモリセルの負荷容量とダミーセルの負荷容量
はほぼ同じになり，トランジスタの特性等もほぼ同じで
ある。そのため，プロセスによらず確実に正しい検索を
出力する連想メモリを実現することが可能となる。
スが異なって特性にバラツキを生じても，同一の装置内
では連想メモリセルの負荷容量とダミーセルの負荷容量
はほぼ同じになり，トランジスタの特性等もほぼ同じで
ある。そのため，プロセスによらず確実に正しい検索を
出力する連想メモリを実現することが可能となる。
【００４９】
【実施例】図２は本発明の実施例１である。図２におい
て，５１は連想メモリセル（１ビット）である。
て，５１は連想メモリセル（１ビット）である。
【００５０】５２は検索データ保持レジスタである。５
４はマッチ線である。５５はマッチトランジスタ（マッ
チＴｒ）である。
４はマッチ線である。５５はマッチトランジスタ（マッ
チＴｒ）である。
【００５１】５６，５７はビット線である。６０はダミ
ーレジスタであって，ダミービット線５８の信号を発生
するものである。
ーレジスタであって，ダミービット線５８の信号を発生
するものである。
【００５２】６１はダミーセルである。６２は参照マッ
チトランジスタ（マッチＴｒ）であり，ゲート幅がマッ
チＴｒ（５５）のゲート幅より小さいものである。
チトランジスタ（マッチＴｒ）であり，ゲート幅がマッ
チＴｒ（５５）のゲート幅より小さいものである。
【００５３】６３はゲート制御トランジスタ（ゲート制
御Ｔｒ）であって，参照マッチＴｒ（６２）のゲート制
御を行うものである。６４はダミーマッチトランジスタ
（ダミーマッチＴｒ）であって，マッチＴｒ（５５）と
同じゲート幅Ｗ0 をもつものである。
御Ｔｒ）であって，参照マッチＴｒ（６２）のゲート制
御を行うものである。６４はダミーマッチトランジスタ
（ダミーマッチＴｒ）であって，マッチＴｒ（５５）と
同じゲート幅Ｗ0 をもつものである。
【００５４】６５は参照マッチ線である。７０は差動セ
ンスアンプである。図２の構成の動作を説明する。
ンスアンプである。図２の構成の動作を説明する。
【００５５】図２において，連想メモリセル５１の検索
データによる検索動作は図８の構成の連想メモリセルと
同じであるので，説明は省略する。図２において，ゲー
ト制御Ｔｒ（６３）は常にオンになるようにそのゲート
電圧を印加しておく。連想メモリセル５１のビット線５
６，ビット線５７にビット信号が出力されるタイミング
でダミービット線５８にＬからＨに変化するビット信号
を出力する。その信号はダミーセル６１の負荷容量で定
められる伝播速度で伝播し，参照マッチＴｒ（６２）を
オンとする。そして，ダミーマッチＴｒ（６４）にプリ
チャージされた電荷が放電し，参照マッチ線６５に参照
マッチ信号が出力される。その放電変化の特性は，マッ
チＴｒ（５５）の電荷の放電特性は負荷容量Ｃ0 がマッ
チＴｒ（５５）で放電する放電特性よりゆるやかに変化
する。差動センスアンプ７０はマッチ線５４の負荷容量
Ｃ0 が放電することにより生じるマッチ線５４の信号電
圧変化と，ダミーマッチＴｒ（６４）が放電することに
より生じる信号電圧変化を入力し，その差からマッチ線
５４の信号レベルを判定する（この差動センスアンプ７
０の動作は図９と同様である）。
データによる検索動作は図８の構成の連想メモリセルと
同じであるので，説明は省略する。図２において，ゲー
ト制御Ｔｒ（６３）は常にオンになるようにそのゲート
電圧を印加しておく。連想メモリセル５１のビット線５
６，ビット線５７にビット信号が出力されるタイミング
でダミービット線５８にＬからＨに変化するビット信号
を出力する。その信号はダミーセル６１の負荷容量で定
められる伝播速度で伝播し，参照マッチＴｒ（６２）を
オンとする。そして，ダミーマッチＴｒ（６４）にプリ
チャージされた電荷が放電し，参照マッチ線６５に参照
マッチ信号が出力される。その放電変化の特性は，マッ
チＴｒ（５５）の電荷の放電特性は負荷容量Ｃ0 がマッ
チＴｒ（５５）で放電する放電特性よりゆるやかに変化
する。差動センスアンプ７０はマッチ線５４の負荷容量
Ｃ0 が放電することにより生じるマッチ線５４の信号電
圧変化と，ダミーマッチＴｒ（６４）が放電することに
より生じる信号電圧変化を入力し，その差からマッチ線
５４の信号レベルを判定する（この差動センスアンプ７
０の動作は図９と同様である）。
【００５６】本実施例では，連想メモリセルの検索結果
の信号がマッチ線５４に出力されるのと同じタイミング
でダミーセル６１から出力される信号により参照マッチ
Ｔｒ（６２）のゲート制御がされるので，マッチ線５４
の側の負荷容量が放電するのとほぼ同じタイミングでダ
ミーマッチＴｒ（６４）が放電するので，差動センスア
ンプ７０は必ず正しい判定結果を出力する。
の信号がマッチ線５４に出力されるのと同じタイミング
でダミーセル６１から出力される信号により参照マッチ
Ｔｒ（６２）のゲート制御がされるので，マッチ線５４
の側の負荷容量が放電するのとほぼ同じタイミングでダ
ミーマッチＴｒ（６４）が放電するので，差動センスア
ンプ７０は必ず正しい判定結果を出力する。
【００５７】図３は本発明の差動センスアンプの実施例
である。図３において，７０は差動センスアンプであっ
て，差動増幅回路，出力回路，出力制御回路により構成
されるものである。
である。図３において，７０は差動センスアンプであっ
て，差動増幅回路，出力回路，出力制御回路により構成
されるものである。
【００５８】８０は差動増幅回路である。８１は出力回
路である。８２は出力制御回路である。
路である。８２は出力制御回路である。
【００５９】Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３３’，Ｔ４
１，Ｔ４２はＮ型ＭＯＳトランジスタである。Ｔ３
４’，Ｔ３５，Ｔ３６，Ｔ３７，Ｔ３８，Ｔ４０はＰ型
ＭＯＳトランジスタである。
１，Ｔ４２はＮ型ＭＯＳトランジスタである。Ｔ３
４’，Ｔ３５，Ｔ３６，Ｔ３７，Ｔ３８，Ｔ４０はＰ型
ＭＯＳトランジスタである。
【００６０】差動増幅回路８０は入力トランジスタＴ３
１と負荷Ｔ３３の直列接続と入力トランジスタＴ３２と
負荷Ｔ３４の直列接続をクロス接続したものである。入
力トランジスタＴ３１のゲートに参照マッチ信号を入力
し，入力トランジスタＴ３２のゲートにマッチ信号を入
力する。
１と負荷Ｔ３３の直列接続と入力トランジスタＴ３２と
負荷Ｔ３４の直列接続をクロス接続したものである。入
力トランジスタＴ３１のゲートに参照マッチ信号を入力
し，入力トランジスタＴ３２のゲートにマッチ信号を入
力する。
【００６１】制御トランジスタＴ３３’のゲートに入力
されるセンスアンプイネーブル（ＳＡＥ）信号がＬから
Ｈに変化したとき，Ｔ３３’はオフからオンとなり，差
動増幅回路８０は比較動作を開始する。ヒットのときは
Ｔ３２オン，Ｔ３１オフ，Ｔ３５オン，Ｔ３４オンとな
り差動増幅回路８０はＬを出力する。ミスヒットのとき
は，Ｔ３１オン，Ｔ３２オフ，Ｔ３６オン，Ｔ３３オン
となり差動増幅回路８０はＨを出力する。
されるセンスアンプイネーブル（ＳＡＥ）信号がＬから
Ｈに変化したとき，Ｔ３３’はオフからオンとなり，差
動増幅回路８０は比較動作を開始する。ヒットのときは
Ｔ３２オン，Ｔ３１オフ，Ｔ３５オン，Ｔ３４オンとな
り差動増幅回路８０はＬを出力する。ミスヒットのとき
は，Ｔ３１オン，Ｔ３２オフ，Ｔ３６オン，Ｔ３３オン
となり差動増幅回路８０はＨを出力する。
【００６２】Ｔ３４’，Ｔ３７，Ｔ３８はＳＡＥ＝Ｌの
ときオンとなり，差動出力を０として初期状態とし，Ｓ
ＡＥ＝Ｈでオフとなる。出力回路８１はＴ４０とＴ４１
により構成されたインバータ回路であって，差動増幅回
路８０の出力がＬのときＬを出力し，差動増幅回路８０
の出力がＨのときＨを出力する。
ときオンとなり，差動出力を０として初期状態とし，Ｓ
ＡＥ＝Ｈでオフとなる。出力回路８１はＴ４０とＴ４１
により構成されたインバータ回路であって，差動増幅回
路８０の出力がＬのときＬを出力し，差動増幅回路８０
の出力がＨのときＨを出力する。
【００６３】出力制御回路８２において，バッファ８３
はＳＡＥによりＴ４２がオンとなるタイミングを調整
し，差動増幅回路８０が差動信号を出力するタイミング
でＴ４２をオンとして，出力回路８１が正しい出力を出
力するようにするものである。
はＳＡＥによりＴ４２がオンとなるタイミングを調整
し，差動増幅回路８０が差動信号を出力するタイミング
でＴ４２をオンとして，出力回路８１が正しい出力を出
力するようにするものである。
【００６４】図４は本発明の実施例２である。図４にお
いて，５１は連想メモリセル（１ビット）である。
いて，５１は連想メモリセル（１ビット）である。
【００６５】５２は検索データ保持レジスタである。５
４はマッチ線である。５５はマッチトランジスタ（マッ
チＴｒ）である。
４はマッチ線である。５５はマッチトランジスタ（マッ
チＴｒ）である。
【００６６】５６，５７はビット線である。６０はダミ
ーレジスタである。６１はダミーセルである。
ーレジスタである。６１はダミーセルである。
【００６７】６２は参照マッチトランジスタ１（マッチ
Ｔｒ１）であり，ゲート幅がマッチＴｒ（５５）のゲー
ト幅より小さいものである。６３はゲート制御トランジ
スタ１（ゲート制御Ｔｒ１）であって，参照マッチＴｒ
１（６２）のゲート制御を行うものである。
Ｔｒ１）であり，ゲート幅がマッチＴｒ（５５）のゲー
ト幅より小さいものである。６３はゲート制御トランジ
スタ１（ゲート制御Ｔｒ１）であって，参照マッチＴｒ
１（６２）のゲート制御を行うものである。
【００６８】６４はダミーマッチトランジスタ１（ダミ
ーマッチＴｒ１）である。６５は参照マッチ線である。
７０は差動センスアンプである。
ーマッチＴｒ１）である。６５は参照マッチ線である。
７０は差動センスアンプである。
【００６９】９２は参照マッチトランジスタ２（参照マ
ッチＴｒ２）であり，ゲート幅Ｗ＝αＷ0 （α＝２〜３
程度）のものである。９３はゲート制御トランジスタ２
（ゲート制御Ｔｒ２）であって，参照マッチＴｒ２（９
２）のゲート制御を行うものである。
ッチＴｒ２）であり，ゲート幅Ｗ＝αＷ0 （α＝２〜３
程度）のものである。９３はゲート制御トランジスタ２
（ゲート制御Ｔｒ２）であって，参照マッチＴｒ２（９
２）のゲート制御を行うものである。
【００７０】９４はダミーマッチトランジスタ２（ダミ
ーマッチＴｒ２）である。９５はセンスイネーブル信号
（ＳＡＥ）のための参照マッチ線である。図４の構成に
おいて，ダミービット線がＬからＨに変化するとゲート
制御Ｔｒ１（６３）がオンとなり，ダミーマッチＴｒ１
（６４）のプリチャージ電荷が放電される。同時に，ゲ
ート制御Ｔｒ２がオンとなり，参照マッチＴｒ２がオン
となる。その結果，ダミーマッチＴｒ２（９４）のゲー
ト容量に充電されていた電荷が放電し，ＳＡＥのための
参照マッチ線９５がＨからＬに変化する信号はインバー
タで反転されて差動センスアンプ７０のセンスアンプイ
ネーブル信号となる。そのＳＡＥ信号は，差動センスア
ンプ７０に入力され，マッチ線５４の入力信号と参照マ
ッチ線６５の入力信号に対する比較動作が開始される。
ーマッチＴｒ２）である。９５はセンスイネーブル信号
（ＳＡＥ）のための参照マッチ線である。図４の構成に
おいて，ダミービット線がＬからＨに変化するとゲート
制御Ｔｒ１（６３）がオンとなり，ダミーマッチＴｒ１
（６４）のプリチャージ電荷が放電される。同時に，ゲ
ート制御Ｔｒ２がオンとなり，参照マッチＴｒ２がオン
となる。その結果，ダミーマッチＴｒ２（９４）のゲー
ト容量に充電されていた電荷が放電し，ＳＡＥのための
参照マッチ線９５がＨからＬに変化する信号はインバー
タで反転されて差動センスアンプ７０のセンスアンプイ
ネーブル信号となる。そのＳＡＥ信号は，差動センスア
ンプ７０に入力され，マッチ線５４の入力信号と参照マ
ッチ線６５の入力信号に対する比較動作が開始される。
【００７１】参照マッチＴｒ２（９２）のゲート幅はα
Ｗ0 とし，Ｗ0 の数倍程度とする。この倍率が大きいと
マッチ線の放電が始まって短時間で差動アンプが活性化
され，この倍率が小さいと，トランジスタのドライブ能
力が小さくなり，差動アンプの活性化信号はマッチ線の
放電後しばらく立ち上がらないこととなる。
Ｗ0 とし，Ｗ0 の数倍程度とする。この倍率が大きいと
マッチ線の放電が始まって短時間で差動アンプが活性化
され，この倍率が小さいと，トランジスタのドライブ能
力が小さくなり，差動アンプの活性化信号はマッチ線の
放電後しばらく立ち上がらないこととなる。
【００７２】上記以外の点の動作は図４と同様であるの
で説明は省略する。図５は本発明の実施例３である。図
５において，６２は参照マッチＴｒである。
で説明は省略する。図５は本発明の実施例３である。図
５において，６２は参照マッチＴｒである。
【００７３】６３はゲート制御Ｔｒである。６４はダミ
ーマッチＴｒである。６５は参照マッチ線である。
ーマッチＴｒである。６５は参照マッチ線である。
【００７４】７０は差動センスアンプである。１００は
プルアップ回路である。マッチ線の論理判定を差動セン
スアンプで行う場合，マッチ線，参照マッチ線の放電の
双方が長時間なされると，双方の信号線ともグランドレ
ベルとなり，差動センスアンプの出力が不安定となる。
そのため，本実施例ではプルアップ回路１００を参照マ
ッチ線６５に付加し，Ｎ型ＭＯＳトランジスタにより参
照マッチ線６５の電圧を引き上げるようにした。
プルアップ回路である。マッチ線の論理判定を差動セン
スアンプで行う場合，マッチ線，参照マッチ線の放電の
双方が長時間なされると，双方の信号線ともグランドレ
ベルとなり，差動センスアンプの出力が不安定となる。
そのため，本実施例ではプルアップ回路１００を参照マ
ッチ線６５に付加し，Ｎ型ＭＯＳトランジスタにより参
照マッチ線６５の電圧を引き上げるようにした。
【００７５】これにより，差動センスアンプの動作を安
定させることができる。
定させることができる。
【００７６】
【発明の効果】本発明によれば，プロセスによるバラツ
キに対しても安定に動作する連想メモリの比較回路を構
成することができ，比較動作も高速化することができ
る。
キに対しても安定に動作する連想メモリの比較回路を構
成することができ，比較動作も高速化することができ
る。
【図１】本発明の基本構成を示す図である。
【図２】本発明の実施例１を示す図である。
【図３】本発明の差動センスアンプの実施例を示す図で
ある。
ある。
【図４】本発明の実施例２を示す図である。
【図５】本発明の実施例３を示す図である。
【図６】連想メモリの説明図である。
【図７】従来の連想メモリを示す図である。
【図８】本発明の先行技術を示す図である。
【図９】図８の連想メモリの動作説明図である。
１：連想メモリセル ２：検索データ保持レジスタ ３：センスアンプ ４：マッチ線 ６：ビット線 ７：ビット線 １０：ダミーレジスタ １１：ダミーセル １２：バッファ １３：参照マッチ線 １３’：ダミービット線
Claims (6)
- 【請求項１】 連想メモリにおいて，連想メモリは連想
メモリセル(1) の検索結果の信号を出力するマッチ線
(4) と連想メモリセル(1) のビット線(6) ，(7) の負荷
容量と同じ容量の負荷容量(5)をもつダミーセル(11)
と，ダミーセル(11)からの信号を出力する参照マッチ線
(13)と，該マッチ線(4) と該参照マッチ線(13)の信号を
入力して連想メモリセル(1) の検索結果を判定するセン
スアンプ(3) を備え，ダミーセル(11)から読み出される
信号は出力される前後で変化するものとし，連想メモリ
セル(1) から検索信号を読み出すタイミングでダミーセ
ル(11)から信号を参照マッチ線(13)に出力し，センスア
ンプ(3) は参照マッチ線(13)の信号を基準として連想メ
モリセル(1) の検索結果を判定し出力することを特徴と
する連想メモリの比較回路。 - 【請求項２】 請求項１において，センスアンプ(3) は
参照マッチ線(13)の信号により連想メモリセル(1) の検
索信号のレベル検出を開始することを特徴とする連想メ
モリの比較回路。 - 【請求項３】 請求項１において，センスアンプ(3) は
差動増幅回路を含む差動センスアンプで構成し，該差動
センスアンプはマッチ線(4) の信号と参照マッチ線(13)
の信号を入力し，参照マッチ線(13)の信号を基準信号と
してマッチ線(4) の信号を比較し，検索結果を判定する
ことを特徴とする連想メモリの比較回路。 - 【請求項４】 請求項１において，参照マッチ線(13)に
プルアップ回路を備え，該プルアップ回路は該参照マッ
チ線(13)の電圧が低下したときにその電圧を引き上げる
ものであることを特徴とする連想メモリの比較回路。 - 【請求項５】 請求項３において，連想メモリセル(1)
は連想メモリセル(1) の負荷容量(5) にプリチャージさ
れた電荷の放電もしくは負荷容量(5) の充電による電圧
変化をマッチ線(4) に出力し，ダミーセル(11)の負荷容
量(16)の電荷を放電もしくは充電する制御を行う能動素
子を備えて該放電もしくは充電による電圧変化を参照マ
ッチ線(13)に出力し，該ダミーセル(11)の出力信号によ
り該能動素子を制御することを特徴とする連想メモリの
比較回路。 - 【請求項６】 請求項３において，ダミーセル(11)の信
号を該差動センスアンプの比較動作開始信号として入力
することを特徴とする連想メモリの比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7464794A JPH07282586A (ja) | 1994-04-13 | 1994-04-13 | 連想メモリの比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7464794A JPH07282586A (ja) | 1994-04-13 | 1994-04-13 | 連想メモリの比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07282586A true JPH07282586A (ja) | 1995-10-27 |
Family
ID=13553234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7464794A Pending JPH07282586A (ja) | 1994-04-13 | 1994-04-13 | 連想メモリの比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07282586A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996029705A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi Ltd. | Circuit integre a semi-conducteurs |
| WO2001093274A1 (en) * | 2000-05-31 | 2001-12-06 | Mosaid Technologies Incorporated | Multiple match detection circuit and method |
| EP1313106A1 (en) * | 2001-11-15 | 2003-05-21 | Broadcom Corporation | Content addressable memory match line sensing techniques |
| US7562269B2 (en) | 2003-04-08 | 2009-07-14 | Elpida Memory, Inc. | Semiconductor storage device |
| WO2022187009A1 (en) * | 2021-03-02 | 2022-09-09 | Microsoft Technology Licensing, Llc | Searchable array circuits with load-matched signals for reduced hit signal timing margins and related methods |
-
1994
- 1994-04-13 JP JP7464794A patent/JPH07282586A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6342710B1 (en) | 1995-03-17 | 2002-01-29 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6121646A (en) * | 1995-03-17 | 2000-09-19 | Hitachi, Ltd. | Semiconductor integrated circuit |
| WO1996029705A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi Ltd. | Circuit integre a semi-conducteurs |
| US7298637B2 (en) | 2000-05-31 | 2007-11-20 | Mosaid Technologies Incorporated | Multiple match detection circuit and method |
| GB2379545A (en) * | 2000-05-31 | 2003-03-12 | Mosaid Technologies Inc | Multiple match detection circuit and method |
| GB2379545B (en) * | 2000-05-31 | 2004-11-10 | Mosaid Technologies Inc | Multiple match detection circuit and method |
| US7095640B2 (en) | 2000-05-31 | 2006-08-22 | Mosaid Technologies Incorporated | Multiple match detection circuit and method |
| WO2001093274A1 (en) * | 2000-05-31 | 2001-12-06 | Mosaid Technologies Incorporated | Multiple match detection circuit and method |
| EP1313106A1 (en) * | 2001-11-15 | 2003-05-21 | Broadcom Corporation | Content addressable memory match line sensing techniques |
| US6809945B2 (en) | 2001-11-15 | 2004-10-26 | Broadcom Corporation | Content addressable memory match line sensing techniques |
| US7562269B2 (en) | 2003-04-08 | 2009-07-14 | Elpida Memory, Inc. | Semiconductor storage device |
| WO2022187009A1 (en) * | 2021-03-02 | 2022-09-09 | Microsoft Technology Licensing, Llc | Searchable array circuits with load-matched signals for reduced hit signal timing margins and related methods |
| US11581036B2 (en) | 2021-03-02 | 2023-02-14 | Microsoft Technology Licensing, Llc | Searchable array circuits with load-matched signals for reduced hit signal timing margins and related methods |
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