KR20000071229A - 개선된 구동 회로 - Google Patents

개선된 구동 회로 Download PDF

Info

Publication number
KR20000071229A
KR20000071229A KR1020000000266A KR20000000266A KR20000071229A KR 20000071229 A KR20000071229 A KR 20000071229A KR 1020000000266 A KR1020000000266 A KR 1020000000266A KR 20000000266 A KR20000000266 A KR 20000000266A KR 20000071229 A KR20000071229 A KR 20000071229A
Authority
KR
South Korea
Prior art keywords
drive
subcircuit
signal
power line
transistor
Prior art date
Application number
KR1020000000266A
Other languages
English (en)
Inventor
데이비드알. 핸슨
게르하르트 뮐러
Original Assignee
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 노쓰 아메리카 코포레이션, 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Publication of KR20000071229A publication Critical patent/KR20000071229A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

고주파수 구동 회로에 관한 것이다. 상기 구동부는 충전 시간을 감소시키기 위하여 출력부에서 증가된 전류량을 제공함으로써, 고주파수 동작을 가능하게 한다. 증가된 전류량은 구동 트랜지스터에 인가된 오버드라이브 전압의 크기를 증가시키는 활성 제어 신호를 제공함으로써 달성된다.

Description

개선된 구동 회로{IMPROVED DRIVER CIRCUIT}
본 발명은 반도체 장치에 관한 것이다. 특히 고주파수 동작을 수행할 수 있는 구동 회로에 관한 것이다.
반도체 집적 회로(IC)들이 동작하는 높은 주파수들로 인하여, IC 설계자들은 더욱 작거나 더욱 한정된 동작 윈도우들을 직면하게 된다. 예를 들면, 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 메모리 IC 들에 있어서, 칩의 사이클 시간동안 판독, 기록, 또는 사전 충전(precharge)등과 같은 소정의 동작들을 수행하는 것은 더욱 힘들어졌다. 메모리 IC 내의 동작들의 속도를 제한하는 것은 버스 라인의 충전이다. 예를 들면, 클록 사이클내에 적절한 레벨로 충전될 필요가 있는 버스들이 존재한다. IC 들의 동작을 클록하는 것은 이미 확립된 개념이다. 더욱 높은 동작 주파수들은 구동 회로가 주어진 클록 사이클내에 버스들을 충전시키는 것을 점진적으로 어렵게 만든다.
주어진 시간내에 버스들을 충전시키는 것에 대한 충전 회로의 무능력함으로 인해 칩의 동작의 수정이 필요할 것이다. 예를 들면, DRAM 은 판독 동작이 수행될 수 있기 전에 기록 동작 후 대기 사이클을 필요로 할 수 있다. 그런, 상기와 같은 해결은 성능의 저하를 가져오므로 바람직하지 못하다.
구동부의 성능을 개선하기 위한 종래의 기술은 구동부가 부하를 충전하는 전압을 증가시키는 것이다. 이것은 논리 하이 및 논리 로우 전압 레벨들 사이의 차동 또는 전압 스윙(swing)의 증가를 야기한다. 상기 하이 및 로우 레벨들 사이의 더욱 큰 전압 스윙은 예를 들면 버스들을 충전 및 방전하는데 더욱 많은 시간을 필요로 하여 성능의 저하를 야기한다. 또한, 전압을 증가시키는 것은 전력 소비를 증가시키는데, 이것은 랩탑 컴퓨터와 같은 휴대용 컴퓨터에 적합하지 못하다.
전술한 바와 같이, IC 의 더욱 빠른 동작을 가능하게 하면서 충전 속도를 증가시킨 개선된 구동 회로를 제공하는 것은 바람직한 것이다.
도 1 은 본 발명의 한 실시예에 따른 메모리 IC 의 블록 다이어그램을 도시한 것이다.
도 2 는 본 발명에 따른 구동 회로의 블록 다이어그램을 도시한 것이다.
도 3 은 본 발명의 한 실시예에 따른 구동 회로도이다.
도 4 는 구동 부회로의 동작을 제어하기 위한 제어 부회로의 다른 실시예를 도시한 것이다.
도 5a-b 는 상기 제어 부회로의 또다른 실시예를 도시한 것이다.
도 6 은 본 발명의 한 실시예에 따른 구동 회로의 타이밍도이다.
도 7 은 종래 구동 회로의 타이밍도이다.
도 8 은 본 발명의 한 실시예에 따른 구동 회로의 타이밍도이다.
도 9 는 종래 구동 회로의 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 메모리 회로 14 : 제 1 센스 증폭부
16 : MUX 22 : 충전 회로
24 : 제 2 센스 증폭부 210 : 제어 부회로
270 : 구동 부회로
본 발명은 높은 주파수 동작을 가능하게 하는 구동 회로에 관한 것이다. 높은 주파수 동작은 구동 회로를 증가된 오버드라이브(overdrive) 모드에서 동작하도록 함으로써 달성되어, 구동부의 출력부에서 증가된 전류 흐름을 야기시킨다. 구동부 제어 신호는 구동 회로의 활성 및 비활성을 위해 제공된다. 한 실시예에서, 구동부를 활성화시키는 제어 신호는 접지에 대해 음(negative)이고, 상기 구동부를 상기 증가된 오버드라이브 모드에서 동작하도록 한다. 한 실시예에서, 활성 제어 신호는 메모리 집적 회로내의 상기 음의 워드 라인 전압과 동일하다.
본 발명은 반도체 장치, 특히 반도체 장치에 사용하기 위한 구동 회로에 관한 것이다. 반도체 장치는 예를 들면 랜덤 액세스 메모리(RAM), 다아나믹 RAM(DRAM), 동기식 DRAM(SDRAM), SLDRAM 또는 Rambus DRAM 과 같은 고속 DRAM, 비휘발성 강유전성 RAM(FRAM), 또는 정적 RAM(SRAM)과 같은 메모리 회로들일 것이다. 상기 반도체 장치들은 또한, 프로그램 가능한 로직 어래이(programmable logic array;PAL), 전용 집적 회로(application specific integrated circuits;ASIC), 통합 DRAM-논리 IC(내장형 DRAM), 또는 다른 회로 장치들과 같은 논리 장치들일 수도 있다. 상기 반도체 장치들은 예를 들면, 컴퓨터 시스템, 복사기와 프린터들을 포함하는 사무 집기들, 셀룰러 전화기, 개인 정보 통신 기기(PDA), 및 다른 전자 제품들과 같은 소비자용 전자 제품들에 사용된다.
본 발명에 따라, 구동 회로는 증가된 전류를 생성하여 더욱 빠른 충전 속도를 가져온다. 본 발명의 한 실시예에서, 구동 회로는 글로벌 데이터 버스들의 고속 충전을 제공하는데 사용된다. 이것은 예를 들면, 판독 사이클이 기록 사이클 바로 뒤에 즉시 오도록 하여 고주파수 메모리 IC로 동작하게 할 수 있다. 본 발명의 다른 적용예는 예를 들면, 어드레스 라인들, 명령 라인, 제어 라인, 판독/기록 제어 라인(예를 들면, 내부 RAS, 내부 CAS, 또는 내부 판독 명령), 판독/기록 데이터 라인들, 또는 다른 타입의 버스들의 충전 속도를 증가시키는 것을 포함한다.
도 1 을 보면, 예시적인 메모리 회로[10]의 블록 다이어그램이 도시되어 있다. 다른 타입의 메모리 구조들 또한 사용가능하다. 도시한 바와 같이, 메모리 칩은, 글로벌 데이터 버스 MDQ 및 bMDQ 를 통해 제 2 센스 증폭부[24]에 연결된 MUX[16]에 의해 멀티플렉싱된 다수의 제 1 센스 증폭부[14]를 포함한다. 제 1 센스 증폭부[14]는 메모리 어래이[12]내의 메모리 어래이 셀에서의 충전을 탐지하고, 제 2 센스 증폭부[24]는 상기 충전을 높은 레벨(DOUT)로 변형시키고 상기 결과는 오프-칩 구동부[28]에 의해 칩의 외부로 유도된다. 충전 회로[22]는 글로벌 데이터 버스 MDQ 및 bMDQ 에 연결된다.
한 실시예에서, 충전 회로는 증가된 속도로 상기 글로벌 데이터 버스를 충전할 수 있는 구동 회로를 포함한다. 상기 충전 회로는 특히 고주파수 적용예들에 유용한데 그 이유는 한 클록 사이클내에서 상기 데이터 버스들을 소망 레벨로 사전충전(precharge)할 수 있기 때문이다.
도 2 는 본 발명의 한 실시예에 따른 충전 회로[22]의 블록 다이어그램을 도시한 것이다. 상기 충전 회로[22]는 구동 부회로[270] 및 제어 부회로[210]를 포함한다.
상기 구동 부회로는, 출력부[278]에 연결된 부하를 상부 전력선[271]의 레벨로 충전하기 위하여 풀-업(pull-up) 부분을 나타내는 구동 트랜지스터를 포함한다. 실시예에서, 상기 구동 트랜지스터는 p-타입 전계 효과 트랜지스터(field effect transistor;p-FET)를 포함한다. 상기 구동 트랜지스터는 제 1, 2, 및 게이트 단자들을 포함한다. 상기 제 1 단자는 상부 전력선[271]에 연결되고, 제 2 단자는 구동 출력부[278]에 연결되고, 그리고 상기 게이트는 구동 입력부[273]에 연결된다. 하부 전력 소스 및 전력선[272]이 또한 제공될 수 있다. 상부 전력선은 부하가 충전되는 전압 레벨(Vb1h)를 포함한다. 상기 하부 전력선은 접지(GND)와 동일하다.
구동 부 회로의 상기 풀-업 부분을 활성화하는 것은 구동 트랜지스터가 스위칭 온 되거나 전도성이 되도록 함으로써, 상부 전력선을 출력으로 연결시키게 된다. 이것은 출력부에 전류가 흐르게 하여, 부하를 상부 전력선의 레벨로 충전하게 된다. 구동 회로의 풀-업 부분을 불활성화하는 것은 구동 트랜지스터를 스위칭 오프하거나 비전도성이 되도록 하여, 구동 출력부와 상부 전력선은 분리된다.
상기 풀-업 부분을 활성화하기 위하여, 활성 구동 신호가 구동 입력부[273]에 제공된다. 구동 입력부에 불활성 구동 신호를 제공하는 것은 상기 풀-업 부분을 불활성화시킨다. 실시예에서, 불활성 구동 신호는 논리 하이 신호이며, 활성 구동 신호는 논리 로우 신호이다.
실시예에서, 입력[273]은 제어 부회로[210]의 출력부[218]에 연결된다. 상기 제어 부회로는 입력부에서 1 이상의 입력 신호들을 수신한다. 도시된 바와 같이, 제어 부회로는 입력부[213]을 포함한다. 상기 제어 부회로는 입력부의 입력 신호에 따라 출력부에서 활성 또는 불활성 제어 출력 신호를 발생시킨다. 활성 또는 불활성 제어 출력 신호는 하부 전력선[206] 또는 상부 전력선[207]과 동일하다. 일반적으로, 상부 전력선은 핵심 회로들의 상부 전압(VDD)에 대해 동일하다. 한 실시예에서, 활성 또는 불활성 출력 제어 신호는 각각 활성 또는 불활성 구동 입력 신호 역할을 한다.
본 발명에 따라, 제어 부회로의 하부 전력선[206]은 구동 부회로의 오버드라이브를 증가시키는 활성 출력 제어 신호를 제어 부회로가 발생시키도록 한다. 본 발명에 따라 구동 트랜지스터의 게이트 오버드라이브 전압의 크기를 증가시킴으로써 달성되는 구동 부회로의 오버드라이브 증가는 성능의 향상을 가져와 츨력부[278]에서의 충전 속도를 증가시킨다. 상기 오버드라이브 전압은 구동 트랜지스터의 게이트 소스 전압과 임계 전압(threshold voltage) 사이의 차이이다. 성능 향상의 정도는 오버드라이브 전압이 증가되는 크기 또는 오버드라이브 전압의 크기에 좌우된다.
제어 회로의 전력선은 활성 제어 신호의 크기를 증가시켜 구동 트랜지스터의 오버드라이브 전압을 증가시킨다. 한 실시예에서, 전력선은 활성 구동 신호의 크기를 약 0.2 - 1.5 V, 바람직하게는 약 0.2 - 1.0 V 만큼 증가시킨다. 다른 전압 레벨만큼 활성 제어 신호의 크기를 증가시키도록 전력선을 공급하는 것 또한 유용하며, 그 것은 필요한 성능 향상의 정도 및 설계 파라미터들에 달린 문제이다.
구동 트랜지스터 또는 구동 부회로의 성능 향상은 오버드라이브 전압을 증가시킴으로써 달성된다. 상기와 같은 기술은 부하의 하이 및 로우 논리 레벨 사이의 전압 차이를 증가시키지 않으면서 성능을 향상시킨다. 이것은 하이 및 로우 논리 레벨 사이의 전압 차이를 증가시킴으로써 구동부 성능을 개선하는 종래 기술과 다른 점이다.
본 발명의 한 실시예에 따라, 하부 전력선은, 제어 부회로가 음의 활성 제어 신호를 발생시키기 위하여 접지에 대해 음인 전압 레벨을 포함한다. 상기 하부 전력선은 약 -0.2 에서 -1.5 V, 바람직하게는 약 -0.2 에서 -1.0 V 의 전압 레벨을 포함한다. 다른 음의 전압 레벨들 또한 하부 전력선으로 사용될 수 있으며 이것은 설계 요구 조건 및 설계 파라미터들에 좌우된다.
한 실시예에서, 하부 전력선은 음의 워드라인 로우 전압과 동일한 전압을 포함한다. 별법으로, 상기 하부 전력선은 메모리 IC 의 음의 어래이 역 바이어스 전압(VBB)을 포함한다. 음의 워드라인 전압 또는 VBB의 사용은 바람직한데 그 이유는 추가적인 전력 소스의 필요 없이 음의 전압이 제공되기 때문이다. 상기 음의 워드라인 전압 또는 VBB는 예를 들면 약 -0.5 V 이다.
접지에 대해 음인 하부 전력선(음의 전력선)의 사용은 종래 구동 회로와 구별된다. 종래의 구동 회로는 접지와 동일한 하부 전력선을 포함한다. 바람직한 음의 하부 전력선 제공은 하이 및 로우 논리 레벨 사이의 전압 차이를 증가시킬 필요 없이 구동 부회로의 성능을 향상시킨다. 상기 성능 향상은 예를 들면 메모리 IC 의 글로벌 데이터 버스들의 더욱 빠른 충전을 제공한다.
도 3 은, 본 발명의 한 실시예를 도시한다. 구동 부회로[270]은 제 1 트랜지스터[382]를 포함한다. 상기 제 1 트랜지스터는 구동 부회로의 구동 트랜지스터이며, 풀-업 부분을 나타낸다. 도시한 바와 같이, 구동 트랜지스터는 p-FET 이다. 상기 트랜지스터는 제 1, 2, 및 게이트 단자들[384,385,383]을 포함한다. 제 1 단자는 상부 전력 소스[271](Vb1h)에 연결된다. 예시적으로 비트라인들의 상부 전압 레벨과 동일한 Vb1h은 VDD이하일 수 있다. Vb1h에 대한 일반적인 값은 2/3 VDD일수 있다. 3/4 VDD또는 VDD와 같은 다른 값들 또한 사용가능하다. 제 2 전극은 구동 출력부[278]에 연결된다. 게이트는 구동 입력부[273]에 연결된다.
풀-다운(pull-down) 부분을 나타내는 제 2 트랜지스터[392]가 제공된다. 예를 들면 n-타입 FET(n-FET)인 제 2 트랜지스터는 제 1, 2, 및 게이트 단자들[394, 395, 393]을 포함한다. 제 1 단자는 제 1 트랜지스터의 출력부 및 제 2 단자에 연결된다. 제 2 단자는 접지와 동일한 제 2 전력 소스[272]에 연결된다.
트랜지스터[382] 및 [392]는 푸시-풀(push-pull) 구조로 동작할 수 있다. 상기 구조에서 한 트랜지스터가 온 상태일 때 다른 트랜지스터는 오프 상태이다. 또한 양 트랜지스터[382] 및 [392] 모두가 오프되어 출력을 제 3 상태(tri-state)로 만들 수 있다. 구동 부회로의 풀-업 부분을 활성화하기 위하여, 활성 신호(논리 0)가 입력[273]에 제공되고 불활성 신호(논리 0)가 입력[391]에 제공된다. 이것은 트랜지스터[382]를 전도성으로 트랜지스터[392]를 비전도성으로 만들어, 출력이 약 Vb1h와 동일하도록 한다. 구동 부회로의 풀-다운 부분을 활성화하기 위하여, 불활성 신호(논리 1)가 입력[273]에 제공되고 활성 신호(논리 1)가 입력[391]에 제공된다. 이것은 트랜지스터[392]를 전도성으로 트랜지스터[382]를 비전도성으로 만들어 출력이 접지와 동일하도록 한다. 구동 부회로를 제 3 상태화시키기 위하여, 입력[273]에 불활성 신호(논리 1)이 제공되고 입력[391]에 불활성 신호(논리 0)이 제공된다. 구동 회로의 풀-업 부분을 불활성화시키는 것은 출력과 상부 전력선을 분리시킨다. 상기 구동 회로의 풀-다운 부분을 불활성화시키는 것은 하부 전력선[272]에서 출력을 분리시킨다.
제어 부회로[210]는 1 이상의 입력을 수신하여 1 이상의 출력 신호들을 발생시킨다. 출력 신호들은 구동 부회로의 동작을 제어하기 위하여 신호들을 유도하거나 제어하기 위해 사용된다. 한 실시예에서, 제어 부회로는 메모리 IC 의 글로벌 데이터 버스들의 충전에 관련된 입력들을 수신한다.
예시적으로, 제어 부회로는 글로벌 데이터 버스 MDQ 의 충전 및 방전을 제어하기 위한 입력 신호들을 수신한다. 한 실시예에서, 제어 회로는 입력 신호들 DIN, bWGT, 및 DQRST 를 수신한다. b 접두사는 신호가 활성 로우 신호임을 지시한다. 보충적(complement) 글로벌 데이터 버스 bMDQ 의 충전 및 방전을 제어하기 위하여, 입력 신호 bDIN, bWGT, 및 DQRST 들이 사용될 수 있다. 상기 DIN 신호는 메모리에 기록될 데이터에 상응하는 신호내의 데이터를 나타낸다. 상기 bWGT 및 DQRST 신호들은 기록, 판독, 또는 사전충전 동작이 수행될지 여부를 결정하는데 사용된다. bWGT 및 DQRST 신호들에 따른 동작들은 진리표 1 에 도시되어 있다.
진리표 1
DQRST bWGT 동작(Operation)
0 0 부정(Illegal)
0 1 판독(Read)
1 0 기록(Write)
1 1 사전충전(Precharge)
기록 동작동안의 DIN 신호의 값은 기록 "1" 또는 기록 "0" 동작중 하나를 결정한다. 다른 동작에 대해, DIN 의 값은 영향을 미치지 않는다(관여치 않는다). 메모리에 1 또는 0 을 기록하는 것은 DIN 신호에 좌우된다. 한 실시예에서, 기록 "1" 은 기록 동작 동안 DIN 이 논리 1 일 경우 수행되고, 기록 "0" 은 기록 동작 동안 DIN 이 논리 0 일 경우 수행된다. 상기 글로벌 데이터 버스 MDQ 는 기록 "1" 동안 사전충전되고, 기록 "0" 동작 동안 방전된다. 한편, 상기 보충적 글로벌 데이터 버스 bMDQ 는 기록 "0" 동안 사전충전되고, 기록 "1" 동작 동안 방전된다. MDQ 및 bMDQ 는 모두 사전충전 동작 동안 Vb1h로 사전충전된다. 판독 또는 부정 동작 동안, 버스들은 구동 부회로와 단절된다. 글로벌 데이터 버스 MDQ 상의 다른 동작에 상응하는 제어 부회로의 출력 WGN 및 WGP 는 표 2 에 기술되어 있다.
표 2
WGN WGP
판독 0 1
사전충전 0 0
기록 0 1 1
기록 1 0 0
동작 동안, 활성 WGP 신호(논리 0)는 MDQ 를 충전시킨다. 본 발명의 실시예에 따라, 활성 WGP 신호는 오버드라이브 부회로의 오버드라이브를 증가시키기 위하여 접지에 대해 음이다. 한 실시예에서, WGP 활성 신호는 음의 워드라인 로우 전압 또는 VBB와 동일하다.
한 실시예에서, MDQ 를 제어하기 위한 제어 부회로는 비-순차적 로직을 채용하여 입력 신호들 DIN, bWGT, 및 DQRST 에 따라 출력 신호들 WGP 및 WGN 을 발생시킨다. 비-순차적 로직으로 제어 부회로를 구현하는 것은 1 이상의 지연 단을 절감함으로써 성능을 개선한다. bMDQ 를 제어하도록 출력 신호들을 발생시키기 위해 입력 신호들 DIN, bWGT, 및 DQRST 을 사용하는 것 또한 사용가능하다.
도시한 바와 같이, 트랜지스터[305, 310, 315]들은 직렬로 구성된다. 트랜지스터[305]는 p-FET 이며, 트랜지스터[310, 315]는 n-FET들이다. VDD와 같은 상부선[207]은 트랜지스터[305]의 제 1 단자[301]에 연결된다. 한 실시예에서, VDD는 약 2 V 이다. 다른 전압 레벨들이 또한 사용가능하다.
트랜지스터[315]의 제 2 단자[312]가, 접지에 대해 음인 하부 전력선 또는 하부 전력 소스[206]에 연결된다. 한 실시예에서, 하부 전력선은 약 -0.2 에서 -1.5 V, 바람직하게는 -0.2 V 에서 -1.0 V 까지의 전압 레벨을 포함한다. 다른 음의 전압 레벨들 또한 하부 전력선으로서 사용 가능하며, 이것은 설계 요구 조건 및 설계 파라미터들에 좌우되는 것이다. 한 실시예에서, 하부 전력선은 음의 워드라인 전압 또는 VBB를 포함한다. 상기 음의 워드라인 전압 또는 VBB은 예를 들면 약 -0.5 V 이다.
WGP 신호를 제공하는 출력[218]은 트랜지스터[310]의 제 1 단자[307]와 트랜지스터[305]의 제 2 단자[302]에 연결된다. WGN 신호를 제공하는 출력[319]은 트랜지스터[315]의 제 1 단자[311] 및 트랜지스터[310]의 제 2 단자[308]에 연결된다. 트랜지스터[320]의 제 1 단자[317] 또한 출력[319]에 연결된다. 트랜지스터[320]은 예를 들면 n-FET 이다. 제 2 단자[318]은 하부 전력선[206]에 연결된다. 상기 DIN 신호는 트랜지스터[320]을 제어하기 위하여 게이트[319]에 제공된다. n-FET 가 하부 전력선에 연결될 때마다, 몸체가 하부 전력선에 연결된다.
제어 부회로는 또한 트랜지스터[325, 330, 335]를 포함한다. 트랜지스터[325, 330, 335]들은 예를 들면 p-FET들이다. 도시한 바와 같이, 트랜지스터[325]는 트랜지스터[330] 및 [335]에 직렬로 연결된다. 트랜지스터[330] 및 [335]는 병렬로 연결된다. 트랜지스터[325]의 제 1 단자[321]은 VDD에 연결되고, 제 2 단자[322]는 트랜지스터[330] 및 [335]의 제 1 단자들[327] 및 [331]에 연결된다. 트랜지스터[330]의 제 2 단자[328]는 출력[218]에 연결되고, 트랜지스터[335]의 제 2 단자[332]는 출력[319]에 연결된다. DIN 신호는 게이트[323]에 제공되어 트랜지스터[325]를 제어한다. 트랜지스터[330] 및 [335]는 bWGT 신호에 의해 제어된다.
상기와 같은 제어 회로는 표 1 및 표 2 에 기술된 결과를 발생시킨다. 다른 진리표들에 따라 입력에 따른 출력을 발생시키는 제어 회로가 사용될 수도 있다. 활성 신호 또는 신호들의 로직은 예를 들면 p-FET들(혹은 n-FET)을 사용함으로써 전환될 수 있으며, 그 반대도 또한 같다.
전술한 바와 같이, 활성 WGP 신호가 입력들에 따라 발생될 때 출력[218]은 하부 전력선[206]에 연결된다. 출력에 하부 전력선을 결합하는 것은 접지에 대해 음인 활성 WGP 신호를 발생시킨다. 음의 활성 WGP 신호를 제공하는 것은 트랜지스터[382]에서의 게이트 오버드라이브 전압의 크기를 증가시킨다. 이것은 트랜지스터[382]가 더욱 전도성이 되도록 하여, 출력 부하를 구동하기 위한 Vb1h에서 출력[278]까지의 전류의 속도를 증가시킨다.
도 4 는 제어 부회로[210]의 다른 실시예를 도시한다. 제어 부회로는 MDQ 의 동작을 제어한다. 도시한 바와 같이, 제어 부회로는 DIN, bWGT, 및 DQRST 신호들을 각각 수신하기 위하여 입력[341], [342], 및 [343]들을 포함한다. 입력 신호들에 따라, 제어 부회로는 출력부[218] 및 [319]에서 출력 신호 WGP 및 WGN 을 발생시킨다. 입력 신호 bDIN, bWGT, 및 DQRST 신호들은 bMDQ 의 동작을 제어하도록 출력 신호들을 발생하는데 사용될 수 있다.
도시된 바와 같이, 제어 부회로는 제 1 및 제 2 로직 블록[540] 및 [541]을 포함한다. 상기 제 1 로직 블록은 입력 신호 DIN 및 bWGT 를 수신하여 출력 신호 P_WGN 을 발생시킨다. 한 실시예에서, 출력 신호 P_WGN 는 제 1 및 제 2 경로[531a] 및 [531b]에 제공된다. 상기 입력 신호들은 판독, 사전충전, 기록 "0" 또는 기록 "1" 와 같은 소망의 동작을 결정한다. 각기 다른 동작들에 상응하는 상기 출력 P_WGN 은 표 3 에 기술되어 있다.
표 3
P_WGN
판독 상관 없음
사전충전 0
기록 0 1
기록 1 0
제 2 로직 블록은 DQRST 및 P_WGN 신호들을 수신한다. 상기 P_WGN는 제 1 및 제 2 경로[531a-b]내의 제 2 로직 블록에 제공된다. 활성 DQRST 신호(논리 1)에 따라, 제 1 및 제 2 경로에서의 P_WGN 신호는 전송되어 WGP 역할을 하거나 출력[218] 및 [319]에서 WGN 출력 신호 역할을 한다. 불활성 DQRST 신호(논리 0)는 P_WGN 신호가 상기 출력들과 분리되도록 한다. 대신, 상부 전력선[582] 및 하부 전력선[580]은 출력[218] 및 [319]에 연결되어 출력 신호 WGP 및 WGN 을 발생시킨다. 상기 입력들 DQRST, DIN, 및 bWGT 는 표 1 및 2 에 따라 출력 WGP 및 WGN 을 발생시킨다.
한 실시예에서, 제 1 로직 블록은 트랜지스터[510], [515], [520] 및 [525]를 포함한다. 도시한 바와 같이, 트랜지스터[510] 및 [515]는 p-FET 들이며, 트랜지스터[520] 및 [525]는 n-FET 들이다. 트랜지스터[510], [515], 및 [520]은 직렬로 연결된다. VDD와 같은 제 1 전력 소스 또는 하부선[207]은 트랜지스터[510]의 제 1 단자[507]에 연결된다. 트랜지스터[520]의 제 2 단자[518]은 본 발명의 다양한 실시예들에 따라 음의 하부 전력선[206]에 연결된다. bWGT 신호를 수신하는 입력부[342]은 트랜지스터[515] 및 [520]의 게이트[513] 및 [519]에 연결된다. 입력[341](DIN 신호)은 트랜지스터[510] 및 [525]의 게이트[509] 및 [523]에 연결된다.
트랜지스터[525]의 제 1 단자[521]는 출력 경로들[531a-b]에 연결되어 P_WGN 신호를 제공하고, 트랜지스터[525]의 제 2 단자[522]는 음의 하부 전력선[206]에 연결된다. 입력 신호 DIN 는 트랜지스터[525]를 제어하여 신호 경로[531a-b]에서 하부 전력선[206]을 연결시키거나 분리시킨다. 신호 경로들[531a-b](P_WGN 신호)은 또한 트랜지스터[520]의 제 1 단자[517] 및 트랜지스터[515]의 제 2 단자[512]에 연결된다.
제 2 로직 블록[541]은 트랜지스터[550], [555], [560], [570] 및 인버터[581]을 포함한다. 도시된 바와 같이, 트랜지스터[555] 및 [560]은 p-FET 이며, 트랜지스터[550] 및 [570]은 n-FET 들이다. 트랜지스터[550]의 제 1 단자[547]은 제 1 로직 블록[540]에서 출력 신호 경로[531a]로 연결되고, 트랜지스터[550]의 제 2 단자[548]은 출력부[218]로 연결된다. 트랜지스터[560]의 제 2 단자[558]은 출력부[218]로 연결된다. VDD와 같은 하부 전력선[582]는 트랜지스터[560]의 제 1 단자[557]로 연결된다. 입력[343]은 트랜지스터[550] 및 [560]의 양 게이트[549] 및 [559]에 연결된다.
트랜지스터[555]의 제 1 단자[551]은 제 1 로직 블록[540]에서 출력 신호 경로[531b]로 연결되고 트랜지스터[555]의 제 2 단자[552]는 출력부[319]에 연결된다. 트랜지스터[570]의 제 1 단자[567]은 출력부[319]에 연결된다. 하부 전력선[580](접지)은 트랜지스터[570]의 제 2 단자[568]에 연결된다. 인버터[581]은 입력[343]에서의 DQRST 신호를 반전시킨다. 상기 반전된 DQRST 신호는 트랜지스터[555] 및 [570]을 제어하기 위해 게이트[553] 및 [569]에 제공된다. 활성 DQRST 신호는 제어 부회로가 활성/불활성 WGP 신호 및 불활성/활성 WGN 신호를 발생시키는 것을 가능하게 하여, 구동 부회로의 풀-업/풀-다운 부분들을 활성화시킨다. 역으로, 불활성 DQRST 신호는 제어 부회로를 불활성화시켜 불활성 WGP 신호 및 불활성 WGN 신호를 발생시켜 구동 부회로를 제 3 상태화시킨다. 한 실시예에서, 활성 DQRST 신호는 논리 1 신호이다.
다른 진리표들에 따라 입력들에 대한 출력들을 발생시키는 제어 부회로 또한 사용 가능하다. 활성 신호 및 신호들의 논리는 예를 들면 p-FET(혹은 n-FET)들을 사용하여 전환될 수 있으며, 그 역도 또한 같다.
도 5a 는 제어 부회로의 다른 실시예를 도시한다.
제어 부회로[210]는 DIN, bWGT, 및 DQRST 신호들을 각각 수신하기 위하여 입력[341], [342], 및 [343]들을 포함한다. 입력 신호들에 따라, 제어 부회로는 출력부[218] 및 [319]에서 출력 신호 WGP 및 WGN 을 발생시킨다. 입력 신호 bDIN, bWGT, 및 DQRST 신호들은 예를 들면 bMDQ 의 동작을 제어하도록 출력 신호들을 발생하는데 사용될 수 있다.
제어 부회로는 제 1 및 제 2 로직 블록[640] 및 [641]을 포함한다. 상기 제 1 로직 블록은 입력 신호 DIN 및 bWGT 를 수신하여 출력 신호 P_WGN 을 제 1 및 제 2 신호 경로[631a-b]에서 발생시킨다. 상기 입력 신호들은 판독, 사전충전, 기록 "0" 또는 기록 "1" 와 같은 소망의 동작을 결정한다. 각기 다른 동작들에 상응하는 상기 출력 P_WGN 은 표 3 에 기술되어 있다.
제 2 로직 블록은 도 4 의 제 2 로직 블록[541]과 유사하다. 제 2 로직 블록은 제 1 및 제 2 신호 경로[631a-b]에서 DQRST 및 P_WGN 신호들을 수신한다. 활성 DQRST 신호(논리 1)에 따라, 신호 경로[631a] 및 [631b]상의 P_WGN 신호는 출력[218] 및 [319]로 전송된다. 불활성 DQRST 신호는 신호 경로[631a] 및 [631b] 상의 P_WGN 신호가 출력[218] 및 [319]와 분리되도록 하고, 상부 전력선[682](VDD)을 출력[218](WGP)에, 하부 전력선[680]을 출력[319](WGN)에 연결시켜 구동 부회로의 제 3 상태를 야기시킨다. 상기 입력들 DQRST, DIN, 및 bWGT 는 표 1 및 2 에 따라 출력 WGP 및 WGN 을 발생시킨다.
예시한 바와 같이, 제 1 로직 블록은 트랜지스터[610], [615] 및 [620]을 포함한다. 트랜지스터[610] 및 [620]는 n-FET 들이며, 트랜지스터[615]는 p-FET 이다. 트랜지스터[610] 및 [615]의 제 1 단자[607] 및 [611]은, 입력단[341]에서의 입력 신호 DIN 을 반전시키는 인버터[635]에 공통적으로 연결된다. 인버터[635]는 본 발명의 다양한 실시예들에 따라 음의 하부 전력선[206]을 포함한다. 인버터[635]는 도 5b 에 도시되어 있다. 트랜지스터[620]의 제 2 단자[608]은 제 1 로직 블록의 출력부[631a]에 연결된다. 트랜지스터[615]의 제 2 단자는 출력부[631b]에 연결된다.
트랜지스터[620]의 제 1 단자[617]은 출력부[631a] 및 [631b]에 모두 연결되고, 또한 트랜지스터[610] 및 [615]의 제 2 단자에 연결된다. 트랜지스터[620]의 제 2 단자[618]은 본 발명의 다양한 실시예들에 따라 음의 하부 전력선[206]에 연결된다. 입력[342](bWGT)은 트랜지스터[615] 및 [620]의 게이트[613] 및 [619]에 연결된다. 인버터[634]는 입력부[342]에서의 입력 신호를 반전하도록 제공된다. 입력부[342]에서의 반전된 입력 신호는 트랜지스터[610]을 제어하기 위하여 게이트[609]에 연결된다. 제 1 로직 블록에서의 출력 신호 P_WGN 은 제 2 로직 블록의 입력들에 제공된다.
전술한 바와 같이, 제어 회로는 표 1 및 2 에서 기술된 바와 같이 출력들을 발생시킨다. 다른 진리표들에 따라 입력들에 대한 출력들을 발생시키는 제어 부회로 또한 사용 가능하다. 활성 신호 및 신호들의 논리는 예를 들면 p-FET(혹은 n-FET)들을 사용하여 전환될 수 있으며, 그 역도 또한 같다.
도 6 은 도 3 에서 기술된 구동 회로의 타이밍도를 도시한다. 상기 타이밍도는 기록 사이클 후 판독을 나타낸다. 기록 "1" 동작 동안, MDQ-라인의 구동 부회로의 풀-업 부분의 게이트 전압 신호 WGP 는 접지 이하이며, bMDQ-라인의 구동 부회로의 풀-업 부분의 게이트 전압 신호 WGP 는 하이 이다(약 2 V). 기록 "1" 동작 후, 사전충전 동작[502]은 MDQ 및 bMDQ 라인을 Vb1h(여기서는 약 1.5 V)로 충전시키기 시작한다. bMDQ 라인은 약 214 ns 에서 216 ns 까지의 2 ns 시간 윈도우동안 상부-레벨로 신속하게 상승한다. 이것은 bMDQ-라인의 구동 부회로의 풀-업 부분의 상응하는 게이트 전압 신호 WGP 가 신속하게 0 이하로 약 -0.5 V 로 떨어지기 때문에 가능한 것이다. 판독 동작[504]는 상기 사전충전 동작[502] 다음에 발생한다. 상기 판독 동작은 SSAE(secondary sense amplifier enable) 신호가 양으로 되는 것에 의해 표시된다. 제 2 센스 증폭기(secondary sense amplifier)는 "0"을 판독하는 것에 해당하는 MDQ 와 bMDQ 사이의 음의 차동 신호를 감지한다. 결과로서, 상응하는 데이터 출력 신호(DOUT)가 하강하여 판독 "0" 동작이 성공적으로 수행되었음을 지시한다.
도 7 을 보면, 음의 하부 전력선이 없는 종래의 구동 회로의 타이밍도가 도시되어 있다. 상기 타이밍도는 종래의 구동 회로는 기록 동작 후 판독 동작[604]을 수행할 수 없음을 나타낸다. 사전충전 동작[602]는 기록 및 판독 동작들 사이에 수행된다. MDQ 및 bMDQ 는 판독 동작이 시작하기 전에 동일한 전압을 가진다는 것이 중요하다. 만약 그렇지 않다면, 차동 판독 전압이 매우 작기 때문에(일반적으로 약 200mV) 부정확한 판독이 발생한다. 글로벌 데이터 버스 bMDQ 에 대한 구동 부회로의 게이트 전압 신호 WGP 는 낮게 구동된다(0 V). 도시된 바와 같이, bMDQ 은 상부-레벨 전압을 향해 상승한다. 그러나, 오버드라이브는 음의 하부 전력선이 없어 감소되고, 글로벌 데이터 버스들은 판독 동작[604]의 시작에 앞서 동일하지 않다. 상기 불완전한 동일화로 인해, 부정확한 데이터가 판독되고 DOUT 는 하이로 남아, 판독 "1"이 발생하였음을 지시하게 된다. 상기 결과와 같이, 상기 회로는 본 발명의 회로처럼 높은 주파수에서 동작하는 것이 불가능하다.
도 8 은 본 발명의 구동 회로에 의해 수행된 기록 "0" 후 기록 "1" 의 타이밍도이다. 게이트 전압 WGP(미도시)는 접지 이하로 구동되며, MDQ 는 이전의 기록 "0" 동작 후 119 ns 에서 121 ns 까지의 2 ns 시간 윈도우안에서 상부-레벨로 증가하여 다음 사이클에서 제 2 기록 동작을 가능하게 한다.
도 9 를 보면, 종래의 구동 회로에 의해 수행된 기록 후 기록의 타이밍도이다. 타이밍도에 의해 도시된 바와 같이, 종래 구동 회로의 기록 성능은 좋지 못하다. MDQ 를 충전하는데 필요한 시간은 본 발명에 비해 약 2 배 정도 증가한다. 도 9 의 MDQ 및 bMDQ 곡선은 도 8 의 MDQ 및 bMDQ 곡선들에 비해 매우 느린 속도로 충전된다.
구동 회로의 다른 장점은 감소된 전력 손실이다. 본 발명에 따라, 버스들은 높은 동작 전압들을 요구하지 않으면서 증가된 속도로 상태가 전환된다. 이것은 구동 부회로의 구동 트랜지스터의 오버드라이브를 증가함으로써 가능한 것이다. 이것은 추가적인 전력 손실 없이 달성됨으로써 종래 기술에 비해 감소된 전력 손실을 가져온다. 설계 파라미터들에 따라, 약 33 % 정도의 전력 감소가 달성될 수 있다. 증가된 충전 속도 및 감소된 전력 손실에 의해, 본 발명은 높은 주파수 반도체 IC 들에 사용하기 위한 구동 회로를 제공하게 된다.
도시된 트랜지스터 및 신호들은 소정의 타입 및 신호 상태로 기술되었지만, 본 발명은 반대 타입 및 상태의 신호들 및 회로들로 구성될 수도 있다. 예를 들면, n-FET 들은 p-FET 들로 변경되고, 신호들, 즉 논리 하이는 논리 로우로 변경되어 전술한 본 발명의 결과들을 달성할 수 있다.
본 발명이 다양한 실시예들을 참조하여 도시되었으며 기술되었지만, 당업자에게 본 발명의 범위를 벗어나지 않으면서 여러가지 변형들이 가능하다는 것은 명백할 것이다. 본 발명의 범위는 전술한 설명에 의해 제한되지 않으며 특허 청구 범위 및 이와 균등한 범위내의 모든 것을 참조로 하여 결정되어야 한다.
상기 구동부는 충전 시간을 감소시키기 위하여 출력부에서 증가된 전류량을 제공함으로써, 고주파수 동작을 가능하게 한다.

Claims (16)

  1. 상부 전력 소스에 연결된 제 1 단자, 구동 부회로의 출력에 연결된 제 2 단자, 및 상기 구동 부회로의 입력에 연결된 게이트 단자를 가지는 구동 트랜지스터를 포함하는 풀-업(pull-up) 부분을 포함하는 상기 구동 부회로; 및
    음의 하부 전력선 및 상기 구동 부회로의 상기 입력에 연결된 제어 출력을 포함하는 제어 부회로를 포함하는데, 상기 음의 하부 전력선은 상기 제어 부회로가 상기 구동 트랜지스터의 활성 제어 출력 오버드라이브(overdrive) 전압을 발생시키도록 하는 것을 특징으로 하는 구동 회로.
  2. 제 1 항에 있어서, 활성 구동 제어 신호는 상기 음의 하부 전력선의 전압과 동일한 것을 특징으로 하는 구동 회로.
  3. 제 2 항에 있어서, 상기 음의 하부 전력선은 약 -0.2 내지 -1.5 V 의 전압을 가지는 것을 특징으로 하는 구동 회로.
  4. 제 2 항에 있어서, 상기 음의 하부 전력선은 음의 워드라인 로우(low) 전압과 동일한 전압을 가지는 것을 특징으로 하는 구동 회로.
  5. 제 2 항에 있어서, 상기 음의 하부 전력선은 메모리 IC 의 어래이 역 바이어스 전압과 동일한 전압을 가지는 것을 특징으로 하는 구동 회로.
  6. 제 1 항에 있어서, 상기 구동 부회로의 상기 출력은 버스에 연결되는 것을 특징으로 하는 구동 회로.
  7. 제 6 항에 있어서, 상기 버스는 IC 의 글로벌 데이터 버스를 포함하는 것을 특징으로 하는 구동 회로.
  8. 제 6 항에 있어서, 상기 버스는 IC 의 명령 버스를 포함하는 것을 특징으로 하는 구동 회로.
  9. 제 6 항에 있어서, 상기 버스는 IC 의 어드레스 라인을 포함하는 것을 특징으로 하는 구동 회로.
  10. 제 6 항에 있어서, 상기 버스는 IC 의 제어 라인을 포함하는 것을 특징으로 하는 구동 회로.
  11. 제 6 항에 있어서, 상기 버스는 IC 의 판독-기록 데이터 라인들을 포함하는 것을 특징으로 하는 구동 회로.
  12. 제 11 항에 있어서, 상기 IC 는 메모리 IC 를 포함하는 것을 특징으로 하는 구동 회로.
  13. 제 10 항에 있어서, 상기 IC 는 메모리 IC 를 포함하는 것을 특징으로 하는 구동 회로.
  14. 제 9 항에 있어서, 상기 IC 는 메모리 IC 를 포함하는 것을 특징으로 하는 구동 회로.
  15. 제 8 항에 있어서, 상기 IC 는 메모리 IC 를 포함하는 것을 특징으로 하는 구동 회로.
  16. 제 7 항에 있어서, 상기 IC 는 메모리 IC 를 포함하는 것을 특징으로 하는 구동 회로.
KR1020000000266A 1999-01-05 2000-01-05 개선된 구동 회로 KR20000071229A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US9/225,664 1999-01-05
US09/225,664 US6127878A (en) 1999-01-05 1999-01-05 Driver circuit with negative lower power rail

Publications (1)

Publication Number Publication Date
KR20000071229A true KR20000071229A (ko) 2000-11-25

Family

ID=22845745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000000266A KR20000071229A (ko) 1999-01-05 2000-01-05 개선된 구동 회로

Country Status (6)

Country Link
US (1) US6127878A (ko)
EP (1) EP1018745B1 (ko)
JP (1) JP2000235793A (ko)
KR (1) KR20000071229A (ko)
CN (1) CN1259742A (ko)
DE (1) DE60028099T2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388475B1 (en) * 1999-12-29 2002-05-14 Intle Corporation Voltage tolerant high drive pull-up driver for an I/O buffer
US7142446B2 (en) * 2004-07-29 2006-11-28 Micron Technology, Inc. Apparatus and method to reduce undesirable effects caused by a fault in a memory device
US7430148B2 (en) * 2005-11-17 2008-09-30 Altera Corporation Volatile memory elements with boosted output voltages for programmable logic device integrated circuits
KR101151102B1 (ko) * 2010-10-26 2012-06-01 에스케이하이닉스 주식회사 데이터 출력 드라이버 및 이를 구비한 집적 회로
US10057090B2 (en) * 2016-09-26 2018-08-21 Qualcomm Incorporated Apparatus and method for transmitting data signal based on various transmission modes
US10755759B2 (en) * 2018-06-28 2020-08-25 International Business Machines Corporation Symmetrically programmable resistive synapse for RPU using current-programmed single domain wall ferroelectric
CN114255802B (zh) 2020-09-22 2023-09-15 长鑫存储技术有限公司 集成电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4959561A (en) * 1989-01-04 1990-09-25 Motorola, Inc. MOS output buffer with reduced supply line disturbance
JPH02246516A (ja) * 1989-03-20 1990-10-02 Hitachi Ltd 半導体装置
US5258662A (en) * 1992-04-06 1993-11-02 Linear Technology Corp. Micropower gate charge pump for power MOSFETS
US5808956A (en) * 1995-12-20 1998-09-15 Seiko Epson Corporation Bus-line drive circuit and semiconductor storage device comprising the same
TW333698B (en) * 1996-01-30 1998-06-11 Hitachi Ltd The method for output circuit to select switch transistor & semiconductor memory
EP0821362B1 (en) * 1996-07-24 2004-05-26 STMicroelectronics S.r.l. Output stage for a memory device and for low voltage applications

Also Published As

Publication number Publication date
EP1018745A1 (en) 2000-07-12
US6127878A (en) 2000-10-03
JP2000235793A (ja) 2000-08-29
DE60028099D1 (de) 2006-06-29
CN1259742A (zh) 2000-07-12
EP1018745B1 (en) 2006-05-24
DE60028099T2 (de) 2006-12-07

Similar Documents

Publication Publication Date Title
US9672901B2 (en) Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
CN110610729B (zh) 用于在活动断电期间减少感测放大器泄漏电流的设备及方法
US5859799A (en) Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels
US20020075745A1 (en) Power up initialization circuit responding to an input signal
US8354863B2 (en) Control signal generation circuit and sense amplifier circuit using the same
US7019561B2 (en) Low-voltage sense amplifier and method
US8036058B2 (en) Symmetrically operating single-ended input buffer devices and methods
KR100333728B1 (ko) 반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치
US6813204B2 (en) Semiconductor memory device comprising circuit for precharging data line
US5751160A (en) Output buffer with improved operational speed and transitional current
EP1018745B1 (en) Improved driver circuit
EP1035652B1 (en) Capacitive coupled driver circuit
EP0809249B1 (en) Input circuit for semiconductor memory device
US7512019B2 (en) High speed digital signal input buffer and method using pulsed positive feedback
US9268690B2 (en) Circuits and methods for providing data to and from arrays of memory cells
KR100418578B1 (ko) 반도체 메모리 장치의 비트라인 감지증폭기 제어회로
US6341095B1 (en) Apparatus for increasing pulldown rate of a bitline in a memory device during a read operation
KR100373350B1 (ko) 저전력 내장형 에스램
KR100344759B1 (ko) 반도체 메모리
KR20020068620A (ko) 비트라인 센스앰프
KR19980076492A (ko) 저전력소모로 데이터 라인을 구동하는 반도체 메모리장치
KR20010019177A (ko) 반도체 메모리 장치의 데이터 출력 버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application