KR960001309B1 - 테스트회로를 구비한 반도체 메모리장치 및 그 동작방법 - Google Patents

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내용 없음.

Description

테스트회로를 구비한 반도체 메모리장치 및 그 동작방법

제1도는 본 발명의 실시예에 따라 반도체 메모리장치의 전체칩 구조를 나타낸 블록다이아그램.

제2도는 제1도의 반도체 메모리장치의 주부품의 구조를 나타낸 회로도.

제3도는 제1도의 반도체 메모리장치의 정상동작을 설명하기 위한 파형도.

제4도는 제1도의 반도체 메모리장치의 라인모드 테스트를 설명하기 위한 파형도.

제5도는 제1도의 반도체 메모리장치의 따른 라인모드 테스트를 설명하기 위한 파형도.

제6도는 본 발명의 다른 실시예에 따른 반도체 메모리장치의 주부품의 구조예시도.

제7도는 고전압 디코더의 구조를 나타낸 회로도.

제8도는 컬럼어드레스버퍼의 구조예시도.

제9도는 컬럼프리디코더의 구조를 나타낸 회로도.

제10도는 컬럼 주디코더의 구조를 나타낸 회로도.

제11도는 에러검출회로의 구조를 나타낸 회로도.

제12도는 제1차동증폭기의 다른예를 나타낸 회로도.

제13도는 제1차동증폭기의 또 다른예를 나타낸 회로도.

제14도는 제2차동증폭기의 다른예틀 나타낸 회로도.

제15도는 제2차동증폭기의 또 다른예를 나타낸 회로도.

제16도는 제2차동증폭기의 또 다른예를 나타낸 회로도.

제17a도는 비대칭형 자동증폭기의 구조예시도.

제17b도는 비대칭형 차동증폭기의 특성을 설명하기 위한 파형도.

제18a도는 대칭형 차동증폭기의 구조예시도.

제18b도는 대칭형 차동증폭기의 특성을 설명하기 위한 파형도.

제19, 20, 21, 22, 23 및 24도는 필드패턴의 예시도.

제25도는 정합테스트를 설명하기 위한 모식도.

제26도는 모의정합 테스트를 설명하기 위한 모식도.

제27 및 28도는 복수의 블럭배열로 나뉜 메모리 배열을 나타낸 모식도.

제29도는 제1 및 2도의 반도체 메모리장치의 다른 동작을 설명하기 위한 파형도.

제30도는 본 발명의 다른 실시예에 따라 반도체 메모리장치의 주부품구조의 회로도.

제31도는 본 발명의 또 다른 실시예에 따라 반도체 메모리장치의 주부품구조의 회로도.

제32도는 컬럼 방해 테스트의 정상흐름을 설명하기 위한 다이아그램.

제33도는 제31도의 실시예를 이용하는 컬럼 방해 테스트를 설명하기 위한 다이아그램.

제34도는 본 발명의 다른 실시예에 따라 DRAM의 주부품의 구조를 도시하는 회로도.

제35도는 제29도의 DRAM의 라인모드테스트의 기록 동작을 도시하는 파형도.

제36도의 제29도의 제어회로의 구조예를 도시하는 회로도.

제37도는 본 발명의 다른 실시예에 따라 DRAM의 주부품의 구조를 도시하는 회로도.

제38도는 종래 DRAM의 주부품의 구조를 도시하는 회로도.

제39조는 제33도의 DRAM의 독출동작을 도시하는 파형도.

제40도는 제33도의 DRAM의 기록동작을 도시하는 파형도.

제41도는 라인모드테스트기능을 가지는 종래 반도체 메모리장치의 주부품의 구조예시도.

제42도는 제36도의 반도체 메모리장치의 비교회로 및 래치회로의 구조를 도시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리배열 2 : 어드레스버퍼

3 : 로우디코더 4 : 컬럼디코더

5 : 감지증폭기 6 : 독출/기록게이트

7a, 7b : 독출/테스트회로 8 : 고전압디코더

9 : 전치증폭기 11 : 출력버퍼

12 : 클럭발생기 13 : 입출력제어기

60 : 제1차동증폭기 73 : 제2차동증폭기

65-68, 81-86 : 트랜지스터 71, 72 : 스위치

74 : 기록회로 75 : 에러검출회로

88 : 인버터 87, 89 : 래치회로.

본 출원은 상호 계류중인 출원 제400, 899호(1989년 8월 30일)와 출원 제506, 616호(1990년 4월 10일)에 관련되며, 이것은 본 출원에 양도되었다.

본 발명은 반도체 메모리장치에 관한 것이며, 특히 테스트 회로를 구비한 반도체 메모리장치와 그것의 동작방법에 관한 것이다.

제38도는 종래 다이내믹 랜덤액세스 메몰(지금부터, DRAM이라칭함)의 주요부품의 구조를 나타낸 회로도이다.

제38도에 있어서, 복수의 비트라인쌍(LO0,-BL1023,)과 복수의 워드라인(WL0, WL1)은 서로 교차하게 배열되며, 또한 메모리셀(MC0, MC1)은 그것의 교차점에 위치된다.

메모리셀(MC0)은 CS의 용량값을 가지는 커패시터 Co와 N채널 MOS 트랜지스터 Q30을 포함한다. 메모리셀(MC1)은 커패시터 C1와 N채널 MOS 트랜지스터 Q31를 포함한다.

커패시터 C0는 트랜지스터 Q30에 의해 비트라인 BL0에 접속되며, 커패시터 C1는 트랜지스터 Q31에 의해 비트라인에 접속된다.

트랜지스터 Q30과 Q31의 게이트는 워드라인 WL0, WL1에 각각 접속된다.

N채널 MOS 트랜지스터 Q32과 Q33을 포함하는 감지증폭회로(SE)와 P채널 MOS 트랜지스터 Q35와, Q36을 포함하는 복구회로(RS)는 비트라인쌍 BL0,에 접속된다.

감지증폭회로(SE)와 복구회로(RS)는 감지증폭기(50)를 구성한다.

감지증폭회로(SE)의 공통노드라인 CN1은 N채널 MOS 트랜지스터 Q34에 의해서 접지전위 Vss를 수신하는 접지라인에 접속된다.

복귀회로(RS)의 공통노드라인 CN2은 P채널 MOS 트랜지스터 Q37에 의해서 공급전압 Vcc을 수신하는 전압라인에 접속된다.

트랜지스터 Q34와 Q37의 게이트는 감지증폭회로 작동신호Φs와복구회로 신호작동신호로 공급된다.

비트라인 BL0와은 N채널 MOS 트랜지스터 Q41과 Q42에 의해서 입력/출력라인쌍 I/O와에 접속된다.

N채널 MOS 트랜지스터 Q38는 비트라인 BLO와 비트라인사이에 접속된다.

비트라인 BL0와은 N채널 MOS 트랜지스터 Q39와 Q40 각각에 의해서 프리챠지 전위 Vb1에 결합된다.

프리차지 전위 Vb1는 약 공급전압 Vcc의 2분의 1이다.

트랜지스터 Q38~340의 게이트는 비트라인 등가신호로 공급된다.

워드라인 WL0와 WL/1은 로우디코더(도시되지 않음)에 접속된다. 로우디코더는 한 워드라인을 선택하기 위해서 외부로우 어드레스신호에 반응한다.

선택된 워드라인은 워드라인 구동회로(도시되지 않음)에 의해서 구동된다.

트랜지스터 Q41과 Q42의 게이트는 컬럼디코더(도시되지 않음)에 의해서 컬럼 선택신호 Y0로 공급된다.

컬럼디코더는 복수의 비트라인쌍중 하나를 선택하기 위해서 외부에 인가된 컬럼 어드레스 신호에 반응하며, 이에 의해서 대응하는 컬럼선택신호는 작동된다.

그 결과로써, 비트라인쌍은 입력/출력라인쌍 I/O와에 접속된다.

기입드라이버(140)는 입력/출력 라인쌍 I/O 와에 접속된다.

제38도의 DRAM의 독출동작은 지금부터 제39도의 파형차트와 관련하여 서술된다.

t1의 독출개시 시간에 앞서서 등가신호 ψ_Ea는 H레벨이다. 이것은 비트라인 BL0와이 프리차지 전위 Vb1에 대해 미리 충전되게 하다.

t0 시간에 등가신호 ψ_Eq는 L레벨로 하락한다.

이것으로 비트라인 BL0와서로로부터 단선되고, 비트라인 BL0과은 프리차지 전위 V_BL로부터 단선된다.

t1 시간에 워드라인 WL0의 전위는 예를들면 상승한다. 이것은 메모리셀 MC0의 커패시터 C0내에 저장된 전하가 비트라인 BL0에 대해 독출된다.

L데이타가 커패시터 C0내에 기입되었음을 가정한다면 비트라인 BL0의 전위는 비트라인 BL0의 전위(V_BL)보다 더 낮게 된다.

t2 시간에 작동신호 ψs는 감지증폭회로(SE)를 작동된 상태가 되도록 하기 위해서 H레벨로 상승한다.

한 결과로써 비트라인 BL0와사이의 전위차는 접지전위 Vss로 비트라인 BL0의 전위를 하강하게 증폭된다.

t3 시간에 작동신호가 L레벨로 하강할때, 복구회로 RS는 작동된다.

이것은 비트라인의 전위가 공급전압 Vcc까지 증가되게 한다.

t4시간에서 트랜지스터 Q41과 Q42는 컬럼디코더에 의해서 턴온된다.

이것은 비트라인쌍 BL0,의 데이타가 입력/출력라인쌍 I/0,으로 독출되게 한다.

t5시간에서 작동신호 ψs가 L레벨로 떨어질때 복귀회로 RS는 비작동된다.

t6시간에서 작동신호가 H레벨에 이르면 복귀회로 RS가 비작동된다.

t7시간에서, 등가신호 ψEQ는 H레벨에 이르를때, 비트라인쌍 BL0,은 프리차지 전위 Vb1에 대해 다시 앞서서 충전된다.

제38도의 DRAM의 기록동작은 제40도의 파향차트와 관련하여 지금부터 설명할 것이다.

t0시간부터 t3시간까지 동작은 동일한 시간에 독출된 동작과 유사하다.

t4시간에서 트런지스터 Q41과 Q42는 컬럼디코더에 의해서 턴온된다.

기록동작중에, 기록데이타는 기록구동회로(140)에 의해서 입력/출력라인쌍 I/O,에 인가된다.

비트라인쌍 BL0,이 입력/출력라인쌍 I/O,에 연결될때, 비트라인쌍 BL0,에 관한 데이타는 입력/출력라인쌍 I/O,에 관한 데이타에 의해서 과다 기록된다. 과다 기록된 데이타는 메모리셀내에 기록된다.

t5 시간으로부터 t7시간까지 동작은 동일한 시간에 독출된 동작과 유사하다.

근래엔 테스트시간증가는 반도체 장치의 크기가 커짐에 따라서 중요성을 가지게 되었다.

결정적으로 테스트시간을 감소하기 위한 기술로써 라인모드 테스트는 1989년 IEEE 국제 고체회로회의 다이제스트 기술논문(PP. 244-245)에서 제안되었다.

이런 라인모드 테스트에 따르면 한 워드라인에 연결된 모든 메모리셀은 한번에 복수의 비트테스트를 동시에 테스트받는다.

이것은 테스트 시간을 상당히 감소시키게 되었다.

제41도는 라인모드 테스트기능을 가지는 종래 다이나믹형 반도체 메모리장치의 주부품의 구조를 나타낸다.

제41도에 있어서, 복수의 비트라인쌍 BL,과 복수의 워드라인 WL은 서로에 수직하게 배열되고 또한 메모리셀 MC은 각 교차점에 위치된다.

복수의 워드라인 WL은 디코더(31)와 워드드라이버(32)로 구성되는 로우디코더 (3)에 접속된다.

감지증폭기(50)는 각 비트라인쌍 BL,에 연결된다.

각 비트라인쌍 BL,은 N채널 MOS 트랜지스터(121, 122)와 N채널 MOS 트랜지스터(125, 126)에 의해서 입력/출력라인쌍 I/O,에 접속된다.

트랜지스터(121,122,125와 126)는 전압게이트를 실행한다. 트랜지스터(125와 126)의 게이트는 컬럼디코더(4)로부터 컬럼선택신호 Yi(i=1, 2, …)로 공급된다.

비교회로(100)와 래치회로(110)는 각 비트라인쌍 BL,에 대응하게 구비된다.

로우디코더(3)는 복수의 워드라인 WL중 하나를 선택하고 H레벨에 대한 전위를 높이기 위해 외부에 인가되는 로우 어드레스신호 RA에 반응한다.

컬럼디코더(4)는 대응하는 트랜지스터(125와126)의 게이트에 대해 H레벨의 컬럼선택신호 Yi를 제공하고 복수의 비트라인쌍 BL,중 하나를 선택하기 위해 외부에 인가된 컬럼어드레스신호 CA에 반응한다.

그러므로, 한 메모리셀 MC은 선택되며 이에 의해서 데이타는 입력/출력라인쌍 I/O,에 의해서 선택된 메모리셀 MC내에 기록되거나, 또는 선택된 메모리셀 MC내에 저장된 데이타는 입력/출력라인쌍 I/O,에 의해서 외부소우스에 대해 독출된다.

라인모드 테스트는 지금부터 설명할 것이다. 라인모드 테스트에서 외부에서 인가되는 기대 데이타는 래치회로(110)내에 처음에 저장된다.

선택된 워드라인 WL에 접속된 메모리셀 MC로부터 독출된 데이타와 래치회로 (110)내에 저장된 기대 데이타는 비교회로(100)에 의해 비교된다.

그러므로, 한 워드라인 WL에 연결된 복수의 메모리셀 MC의 테스트는 한번에 수행된다.

첫째로, 메모리셀 MC내에 기록테스트 데이타를 서술할 것이다. 컬럼디코더(4)에 의해서 선택되는 트랜지스터(125와 126)는 턴온된다.

이것은 입력/출력라인쌍 I/O,을 통해 인가되는 외부 테스트 데이타가 노드 NA 및 NB에 전송되게한다.

이런 테스트데이타는 래치회로(110)내에 저장된다. 래치회로(110)내에 저장된 테스트데이타는 테스트시간에 기대된 데이타이다.

신호 TR은 이시간에 L레벨이다. 트랜지스터(121과 122)는 오프되고 노드(NA 및 NB)내에 테스트데이타는 비트라인쌍 BL,에 전송되지 않는다. 컬럼디코더(4)에 의해서 트랜지스터(125 및 126)의 복수의 쌍을 연속적으로 선택하므로써 테스트데이타는 복수의 래치회로(110)내에 연속적으로 저장된다.

신호 TR는 그때 H레벨로 오른다.

이것은 트랜지스터(121 및 122)를 턴온시킨다. 복수의 워드라인 WL중 하나는 로우디코더(3)에 의해서 선택된다.

이것은 래치회로(110)내에 저장된 테스트데이타가 선택된 워드라인 WL에 접속된 각 메모리셀 MC내에 기입되게 한다.

로우디코더(3)에 의해서 복수의 워드라인 WL을 연속적으로 선택하므로써 테스트데이타는 모든 메모리셀 MC내에 기입된다.

메모리셀 MC내에 저장된 테스트데이타의 독출과 독출된 테스트데이타를 기대된 데이타와 비교하는 것을 지금부터 서술할 것이다.

복수의 워드라인 WL중 하나는 로우디코더(3)에 의해서 선택된다.

이것은 테스트데이타가 대응하는 비트라인쌍 BL,내에 선택된 워드라인 WL에 접속된 메모리셀 MC로부터 독출되게 된다.

독출된 테스트데이타는 대응하는 감지증폭기(50)에 의해서 증폭된다.

신호 LTE는 H레베를 높아지는 반면, 신호 TR는 계속하여 L레벨에 있다.

이것은 N채널 MOS 트랜지스터(123 및 124)를 턴온시킨다.

한 결과로써 각 메모리셀로부터 독출된 테스트데이타는 대응하는 비교회로 (100)에 전송된다.

각 비교회로(100)는 노드 NA, NB 및 NV, NW에 의해서 래치회로(110)내에 저장된 기대 데이타를 공급받는다.

각 비교회로(100)는 검출회로 LTS에 대해 비교결과를 제공하기 위해서 메모리셀 MC로부터 독출된 테스트데이타를 래치회로(110)내에 저장된 기대데이타와 비교한다. 메모리셀 MC로부터 독출된 테스트데이타가 모든 비교회로(100)에서 래치회로 (110)내에 저장된 기대데이타와 정합할때, 검출라인 LTS의 전위는 H레벨을 유지한다.

만일 메모리셀 MC로부터 독출된 테스트데이타가 적어도 하나의 비교회로 (110)에서 래치회로(110)내에 저장된 기대 데이타와 정합하지 않는다면 검출라인 (LTS)의 전위는 L레벨까지 방전된다.

제42도는 제41도의 비교회로(100)와 래치회로(110)의 구조를 상세히 도시한다.

비교회로(100)는 N채널 MOS 트랜지스터(101-104)를 포함한다. 래치회로 (110)는 N채널 MOS 트랜지스터(111, 112)와 P채널 MOS 트랜지스터(113, 114)를 포함한다.

컬럼선택 신호 Yi가 컬럼디코더(4)(제41도)에 의해서 H레벨에 이르를때, 트랜지스터(125와 126)는 턴온된다. 이것은 외부에 인가된 테스트데이타가 입력/출력라인쌍 I/O, I/O에 의해서 노드 NA 및 NB에 전송되고 래치회로(110)내에 저장되게 한다.

신호 CRE가 H레벨에 그리고 신호가 L레벨에 N채널 MOS 트랜지스터 (127)와 P채널 MOS 트랜지스터(128)는 각각 턴온된다.

이것으로 노드 NA 또는 노드 NB의 H레벨전위가 공급레벨로 조정되며 L레벨의 전위가 접지레벨로 조정된다. 테스트시간에 노드 NC의 전위는 신호 LTR과 함께 N채널 MOS 트랜지스터(103)를 턴온시킴으로써 L레벨로 미리 조정한다.

검출라인 LTS의 전위는 H레벨로 미리조정한다.

신호 TR이 L레벨로 유지하는 동안에 신호 LTE가 H레벨로 상승할때, 트랜지스터(123 및 124)는 턴온된다.

이것은 비트라인쌍 BL,의 노드 NE 및 NF가 비교회로(100)에 접속되게 한다.

예를들면 만일 노드 NA의 전위가 H레벨이라면 그리고 노드 NB의 전위가 L레벨이라면, 트랜지스터(102)는 턴온되고 트랜지스터(101)는 턴오프된다.

만일 정확한 테스트데이타가 메모리셀 MC로부터 독출된다면 노드 NE의 전위는 H레벨이고 노드 NF의 전위는 L레벨이다.

노드 NC의 전위는 L레벨을 유지한다.

그러므로 N채널 MOS 트랜지스터(104)는 오프되고, 검출라인 LTS의 노드 ND의 전위는 H레벨을 유지한다.

만일 에러테스트데이타가 메모리셀 MC로부터 독출된다면 노드 NE의 전위는 L레벨이고 노드 NF의 전위는 H레벨이다.

그러므로, 노드 NC의 전위는 트랜지스터(104)를 턴온되게 H레벨에 이르른다.

이것은 검출라인LTS의 노드 ND의 전위가 L로 하강하게 된다.

그러므로 에러는 검출된다.

비록 한쌍의 비트라인 BL 및에 관한 테스트동작이 제42도에서 서술될지라도, 상기 언급된 동작은 한번에 모든 비트라인쌍(BL,)에 대하여 수행된다.

비록단지 하나의 에러테스트데이타가 한 메모리셀 MC로부터 독출될지라도, 검출라인 LTS의 노드 ND는 L레벨로 하강한다.

종래 다이나믹형 반도체 메모리장치의 라인모드 테스트는 다음과 같이 요약될 수 있다.

첫째로, 외부인가 테스트데이타는 복수의 래치회로(110)내에 저장된다.

그때, 복수의 래치회로(110)로부터 테스트데이타는 한번에 선택된 워드라인 WL에 접속된 복수의 메모리셀 내에 기록된다.

기록동작은 각 워드라인에 대하여 반복된다.

다음으로 테스트데이타는 동시에 선택된 워드라인 WL에 접속된 복수의 메모리셀 MC로부터 독출된다.

독출된 테스트데이타는 래치회로(110)내에 저장된 데이타와 비교된다.

이런 독출 동작과 비교동작은 각 워드라인에 대하여 수행된다. 라인모드테스트는 메모리셀 MC로부터 독출된 테스트데이타가 각 비교동작에서 래치회로(110)내에 저장된 기대 데이타와 정합할때 완성된다.

만일 메모리셀 MC로부터 독출된 테스트데이타가 한비교동작에서 조차 래치회로(110)내에 저장된 기대 데이타와 정합하지 않는다면 L레벨의 에러플래그는 검출라인 LTS로부터 제공된다.

상기의 종래 반도체 메모리장치내에 라인모드트세트를 수행하기 위해서 복수의 비트라인쌍의 수에 대응하는 복수의 비교회로와 복수의 래치회로를 구비하는 것이 필요하다.

복수의 래치회로와 비트라인쌍에 대해 테스트데이타를 기록할때 각 비트라인에 대해 한 기록동작을 수행하는 것이 필요하였다.

또한, 라인모드테스트의 기록동작에 있어서 복수의 메모리셀의 데이타를 동시에 과다기록하는 것이 필요하였다. 예를들면, 제33도의 DRAM내에 1024비트의 메모리셀의 데이타를 동시에 과다기록하는 것이 필요하였다.

이것은 정상기록동작의 약 1024배 전류조정 능력을 가지는 기록드라이버를 필요로 한다.

큰 기록드라이버는 라인모드테스트특징을 가지는 종래 반도체 메모리장치에서 라인모드테스트의 기록동작을 수행하기 위해 필요로 하였다.

이것은 칩크기를 향상시키는 것에 대해 공헌하였다.

본 발명의 목적은 레이아웃영역을 확장하지 않고서 반도체 메모리장치의 테스트시간을 감소하기 위한 것이다.

본 발명의 또다른 동작은 레이아웃영역을 크게 확장하지 않고서, 그리고 테스트시간을 크게 감소하고 고속동작을 가능케하는 반도체 메모리장치를 제공하도록 하기 위한 것이다.

본 발명의 또다른 목적은 레이아웃영역을 늘리지 않고서 고속으로 여러개 테스트패턴의 테스트를 허용하기 위한 것이다.

본 발명의 또다른 목적은 레이아웃을 확장하지 않고서 테스트회로를 구비한 반도체 메모리장치내에서 고속으로 데이타를 독출할 수 있고 테스트시간을 감소할 수 있는 동작방법을 제공하기 위한 것이다.

본 발명에 따른 반도체 메모리장치는 복수의 로우 및 컬럼으로 설비되는 복수의 메모리셀을 가지는 메모리배열을 포함한다.

메모리배열중 다수컬럼은 인터리브방식에서 복수의 군으로 나뉜다.

반도체 메모리장치는 또한 선택회로와, 독출회로와, 복수의 군에 각각 대응하는 복수의 테스트회로와, 지시회로를 포함한다.

선택회로는 테스트동작중에 선택된 로우에서 각 군내에 모든 컬럼을 동시에 선택한다.

독출회로는 선팩된 로우 및 컬럼중 메모리셀내에 저장된 데이타를 독출한다.

복수의 테스트회로중 각각은 기정된 기대데이타와 대응하는 군에 속하는 선택된 컬럼으로부터 독출된 데이타를 비교한다.

지시회로는 복수의 테스트회로의 결과를 제공한다. 반도체 메모리장치에 따르면, 각 군에서 복수의 컬럼 각각으로부터 독출된 데이타와 기대 데이타는 테스트 동작중에 비교결과를 제공하기 위해서 각 테스트 회로에 의해서 비교된다.

테스트시간은 각 테스트회로가 복수의 컬럼을 동시에 테스트를 실시하기 때문에 감소된다.

각 테스트회로가 복수의 컬럼에 대해 공동으로 구비되기 때문에 테스트회로에 의한 레이아웃영역의 증가는 최소화된다.

복수의 테스트패턴의 메모리셀 테스트는 각 테스트회로에 대하여 다른 기대 데이타를 조정하므로써 수행될 수 있다.

본 발명의 다른면에 따른 반도체 메모리장치는 복수의 워드라인을 구비한 메모리배열과, 복수의 워드라인과 교차하는 복수의 비트라인쌍과, 워드라인과 비트라인쌍의 교차점의 복수의 메모리셀을 포함한다.

반도체 메모리장치는 또한 복수의 군에 각각 대응하는 기입용 버스와, 복수의 군에 각각 대응하는 복수의 독출 버스와, 복수의 비트라인쌍 각각에 및, 대응하는 독출용 버스 사이에 각 제공되는 복수의 제1증폭기와 복수의 군에 각각 대응하는 복수의 제2증폭기를 포함한다. 반도체 메모리장치는 또한 복수의 기대된 데이타 입력회로와, 선택회로와 연결회로와, 작동회로를 포함한다.

복수의 기대된 데이타입력회로는 기대된 데이타를 저장하기 위해서 복수의 군에 각각 대응하게 제공된다. 선택회로는 정상동작동안에 독출 및 기록하기 위해서 복수의 비트라인쌍중 단지 한개를 선택하며, 동시에 테스트동작중에 각 군내에 모든 비트라인쌍을 선택한다. 연결회로는 정상동작중에 대응하는 기입용 버스에 대해 선택회로에 의해서 선택된 비트라인쌍을 접속한다.

작동회로는 선택된 비트라인쌍에 대응하는 제1증폭기를 작동한다.

정상독출동작중에, 작동된 제1증폭기와 대응하는 제2증폭기는 전류미러형 증폭기를 형성한다.

테스트동작중에, 각 작동된 제1증폭기는 대응하는 독출 버스에 대해 비교결과를 제공하기 위해서 대응하는 비트라인쌍의 데이타를 대응하는 기대된 데이타와 비교한다. 반도체 메모리장치에 따라서, 복수의 비트라인쌍은 동시에 선택되고, 테스트동작중에 선택된 비트라인쌍에 대응하는 제1증폭기는 작동된다.

각 작동된 제1증폭기에 의해서, 대응하는 비트라인쌍의 데이타는 대응하는 독출용 버스에 대해 비교결과를 제공하기 위해서 대응하는 기대된 데이타입력회로로부터 인가된 데이타와 비교된다.

각 제1증폭기는 이런 경우에 비교수단으로써 작용한다.

테스트시간은 복수의 비트라인쌍에 대하여 동시에 테스트를 실시하는 제1증폭기로 인해 감소된다.

각 기대된 데이타 입력회로에 대해 다른 기대된 데이타를 제공하므로써, 여러개 테스트패턴에 의해서 메모리셀의 테스트는 수행될 수 있다.

정상 독출동작동안에 복수의 비트라인쌍의 어떤것이 선택되며, 선택된 비트라인쌍에 대응하는 제1증폭기가 작동된다.

작동된 제1증폭기는 대응하는 제2증폭기와 함께 전류미러형 증폭기를 구성한다.

이것은 선택된 비트라인쌍의 데이타가 대응하는 독출용 버스에 대해 고속력으로 독출되도록 증폭을 야기한다.

제1증폭기는 이 경우에 증폭수단으로써 작용한다.

특히, 데이타는 기입용 버스가 정상 독출동작동안에 비트라인쌍에 접속되지 않기 때문에 고속으로 독출될 수 있다.

정상 기록동작동안에, 복수의 비트라인쌍중 하나가 선택되며, 이에 의해서 선택된 비트라인쌍은 대응하는 기입용 버스에 접속된다.

이것은 데이타가 기입용 버스에 의해서 선택된 비트라인쌍에 접속된 메모리셀내에 기록되게 한다.

반도체 메모리장치에 따라서 각 제1증폭기는 테스트 동작동안에 비교수단으로 작용하고, 정상 독출동작 동안에 증폭수단으로 작용한다.

각 제2증폭기는 각 군내에 복수의 비트라인쌍에 공동으로 접속된다.

그러므로, 회로에 의해서 레이아웃영역의 증가는 최소화 된다.

본 발명의 또 다른면에 따라서 반도체 메모리장치는 정상동작할 수 있으며, 또한 복수의 메모리셀을 동시에 테스트하기 위해 테스트 동작할 수 있다.

반도체 메모리장치는 복수의 워드라인과, 복수의 워드라인을 교차하게 제공된 복수의 비트라인과, 워드라인 및 비트라인의 교차점에 제공되는 복수의 메모리셀과, 복수의 비트라인에 인가된 데이타를 증폭하기 위한 증폭기를 포함한다.

반도체 메모리장치는 또한 정상기록/독출동작시에 증폭기를 작동시키는 제어회로를 포함하며, 그것은 일시적으로 증폭기를 비작동시키고, 테스트동작의 기록시에 증폭기를 재작동시킨다.

반도체 메모리장치는 또한 증폭기가 테스트동작의 기록시에 제어회로에 의해서 비작동될때 복수의 비트라인의 각 전위를 균등화 시키는 등가회로를 포함한다.

테스트동작기록시에 반도체 메모리장치에 따라서 증폭기는 일시적으로 작동되지 않으며, 다시 작동되는 증폭기와 함께 비트라인의 전위는 균등화된다. 그러므로, 테스트 동작에서 기록은 용이하게 수행될 수 있다.

이것은 큰 전류-조정능력을 가지는 기록드라이버의 필요성을 제거하기 위해서 기록드라이버의 로우드를 감소시킬 것이다. 그결과로써, 작은 칩영역을 가지는 반도체 메모리장치는 제공될 수 있다.

본 발명의 상기에서 서술한 것 및 다른목적과 본 발명의 특징, 관점 및 장점은 첨부된 도면과 관련하여 본 발명의 다음 상세한 서술로 부터 보다 명백해질 것이다.

제1도는 본 발명의 실시예에 따른 다이나믹형 반도체 메모리장치의 칩구조를 나타낸 블럭도이다.

메모리배열(1)은 매트릭스방식으로 설치된 복수의 컬럼과 로우를 가지는 복수의 메모리셀을 포함한다.

어드레스 버퍼(2)는 기정된 시간에 로우디코더(3)와 컬럼디코더(4) 각각에 로우어드레스신호 RA와 컬럼 어드레스신호 CA를 제공하도록 외부어드레스신호 AO-An를 수신한다.

독출/기록게이트(6)는 감지증폭기군(5)에 의해서 메모리 배열(1)에 접속된다.

2개 독출/테스트회로(7a 및 7b)는 독출/기록게이트(6)에 접속된다.

고전압 디코더(8)는 테스트 인에이블신호를 발생하기 위해 어드레스신호 AO를 수신하는 입력터미널(h)의 전위에 반응한다.

이런 테스트 인에이블 신호는 컬럼디코더(4) 및 독출/테스트회로(7a 및 7b)에 인가된다.

독출/테스트회로(7a 및 7b)의 출력은 전치증폭기(9) 및 출력버퍼(11)에 의해서 출력데이타 Dout로서 외부소우스에 제공된다.

외부입력데이타 Din는 입력버퍼(10)에 의해서 독출/기록게이트(6)에 인가된다.

클럭발생기(12)는 각 부품의 시간을 제어하기 위해서 외부 인가된 로우어드레스 스트로브신호와, 컬럼어드레스 스트로브신호와 기록인에이블신호에 반응한다.

I/0 제어기(13)는 기록하는 데이타시간에 입력버퍼(10)를 작동하고, 독출하는 데이타시간에 출력버퍼(11)를 작동한다. 테스트하는 라인모드에서, 에러검출에 반응하여 출력버퍼(11)는 독출/테스트회로(7a 및 7b)로부터 외부소오스에 대해 에러플래그 EF를 제공한다.

제1도에서 도시된 각 부품은 칩 CH위에 형성된다.

제2도는 제1도의 반도체메모리장치의 주부품의 구조를 상세하게 나타낸 회로도이다.

종래 반도체메모리장치와 동일하게 메모리배열(1)은 복수의 비트라인쌍 BL ,과 비트라인쌍,을 교차하게 설비된 복수의 워드라인 WL과, 그 교차점에 설비된 복수의 메모리셀 MC을 포함한다.

복수의 워드라인 WL은 로우디코더(3)에 접속된다. 로우디코더(3)는 로우어드레스신호 RA에 반응하여 복수의 워드라인 WL중 하나를 선택하는 디코더(31)와, 선택된 워드라인 WL의 전위를 H레벨까지 구동하기 위한 워드 드라이버(32)를 포함한다.

감지 증폭기(50)는 각 비트라인쌍 BL,사이에 접속된다.

복수의 비트라인쌍 BL,은 제1 및 제2군으로 나뉜다.

홀수정렬의 비트라인쌍 BL,은 제1군에 속하고 짝수 정렬의 비트라인쌍 BL,은 제2군에 속한다.

제1차동증폭기(60)는 각 비트라인쌍 BL,에 접속된다.

기입용 버스, W1와, 독출용 버스 R1, R1와, 독출/테스트회로(7a)는 제1군에 따라서 제공된다.

기입용 버스, W2와, 독출용 버스, R2와 독출/테스트회로(7a)는 제2군에 따라서 제공된다.

제1군에 속하는 홀수정렬의 비트라인쌍 BL,은 N채널 MOS 트랜지스터(6 5, 67 및 66, 68)에 의해서 기입용 버스에 접속된다.

트랜지스터(65,67)의 게이트는 클럭발생기(12)(제1도)로 부터 기록제어신호 WC를 공급받는다.

제1군에 속하는 제1차동증폭기(60)는 독출용 버스,R1에 접속되는 반면에, 제2군에 속하는 제1차동증폭기(60)는 독출용 버스, R2에 접속된다.

트랜지스터 Q3, Q4와 트랜지스터(66,68)의 게이트는 컬럼 디코더(4)로 부터 컬럼선택신호 Yi(i=1, 2, …)를 공급받는다.

한 컬럼선택신호 Yi와 함께 제1군에 속하는 한 비트라인쌍 BL,과 제2군에 속하는 한 비트라인쌍 BL,을 동시에 선택된다.

본 실시예에서 컬럼디코더(4)는 디코더피치를 향상하기 위해서 2개 방식디코더로써 실행된다.

제1군에 속하는 제1차동증폭기(60)에서, 트랜지스터 Q1 및 Q3는 독출용 버스 R1와 접지라인사이에 직렬로 접속되는 반면에 트랜지스터 Q2 및 Q4는 독출용 버스및 접지라인 사이에 직렬로 접속된다.

트랜지스터 Q1의 게이트 비트라인에 접속되는 반면에 트랜지스터 Q2의 게이트는 비트라인 BL에 접속된다. 제2군에 속하는 제1차동증폭기(60)에서 트랜지스터 Q1 및 Q2는 독출용 버스 R2 및에 접속된다.

독출/테스트회로(7a)에서 스위치(71)는 독출용,R1와 데이타버스 DB,사이에 접속되고 스위치(72)는 독출용 버스 R1,및 라인테스트버스 LB,사이에 접속된다.

제2차동증폭기(73)는 데이타버스 DB,에 접속된다. 제2차동증폭기(73)는 공급터미널 및 데이터버스사이에 접속되는 P채널 MOS 트랜지스터 Q5와, 공급터미널 및 데이타버스 DB 사이에 접속된 P채널 MOS 트랜지스터 Q6를 포함한다.

트랜지스터 Q5 및 Q6의 게이트는 데이타 버스 DB에 접속된다.

기대데이타기록 회로(74)는 라인테스트버스 LB,에 접속된다.

기대 데이타기록회로(74)는 라인모드테스트시에 라인테스트 버스 LB 및내에 기대 데이타를 기록하도록 이용된다.

에러검출회로(75)는 라인테스트버스 LB 및에 접속된다.

에러검출회로(75)는 에러가 라인모드테스트시간에 검출될때 에러플래그 EF를 제공한다.

데이타버스 DB,는 제1도에서 도시된 전치증폭기(9)에 의해서 출력버퍼 (11)에 접속된다.

스위치(71)는 정상동작시에 테스트 인에이볼신호 Φ에 의해서 전도되고, 스위치(72)는 라인모드테스트시에 테스트 인에이블신호에 의해서 전도된다.

독출/테스트회로(7b)의 구조는 독출/테스트회로(7a)의 구조와 동일하다.

본 반도체메모리장치에서 복수의 기입용 버스,W1 및 W2,와 복수의 독출용 버스 R1,R1 및, R2는 분리된다. 이것은 정상동작시에 고속접속을 허용한다. 위와같은 구조는 예를들면 1987년, VLSI 회로 심포지움 PP. 79-80에서 공개된 구조가 MOS 트랜지스터의 회로에 적용된것과 유사하다.

제1도 및 제2도의 반도체메모리 장치의 동작은 지금부터 서술될 것이다. 정상동작 기록하는 데이타시간에 복수의 워드라인 WL중에 하나는 로우디코더(3)에 선택된다.

선택된 워드라인 WL의 전위는 H레벨에 이르른다. 이것은 H 또는 L의 테이타가 대응하는 비트라인쌍 BL,내에 선택된 워드라인 WL에 접속된 메모리셀 MC로 부터 독출되게한다.

감지증폭기(50)는 감지증폭기 작용신호 SA에 의해서 작동된다. 이것은 증폭될 각 비트라인쌍 BL,의 데이타로 귀결된다. 기록제어신호 WC는 트랜지스터(65 및 67)를 턴온하도록 H레벨에 이르른다.

한컬럼 선택신호 Yi는 컬럼디코더(4)에 의해서 선택되며, 이에 의해서 선택된 컬럼선택신호 Yi는 H레벨에 이르른다. 이것은 선택된 컬럼선택신호 Yi로 공급되는 두쌍의 트랜지스터(66 및 68)를 턴온한다.

이것은 기입용 버스,W1 및,W2에 인가된 데이타가 선택된 컬럼선택신호 Yi에 대응하는 비트라인쌍 BL,중 두개쌍의 전송되게하며, 이에 의해서 데이타는 선택된 메모리셀 MC내에 기록된다.

워드라인 WL의 전위는 L레벨에 이르른다.

충전은 선택된 워드라인 WL에 접속된 모든메모리셀로 부터 컬럼 디코더(4)에 의해서 선택되지 않은 메모리 셀내에서 수행된다.

데이타독출시에 기록하는 제어신호 WC는 L레벨이며, 이에 의해서 기입용 버스,W1 및 W2,는 비트라인쌍, BL로 부터 비접속된다.

그러므로, 기입용 버스,W1 및,W2의 신호 및 로드는 비트라인쌍 BL,에 영향을 주지 않는다.

제3도에 있어서 tO시간에 로우디코더(3)에 의해서 선택된 워드라인 WL의 전위는 H레벨까지 오른다.

워드라인 WL의 전위는 공급전압 Vcc(5V) 이상의 레벨까지 오른다. 이것은 데이타가 대응하는 비트라인쌍 BL,내에 선택된 워드라인 WL에 접속된 메모리셀 MC로 부터 독출되게한다. 이것은 비트라인쌍 BL,사이의 작은 전위차를 가져온다.

감지 증폭기 작용신호 SA는 비트라인쌍 BL,사이의 작은 전위차를 증폭하도록 t1시간에 H레벨에 이르른다. 이것은 비트라인 BL,중 하나의 전위가 H레벨에 이르르게 하며 다른 비트라인의 전위를 L레벨에 이르르게 한다.

t2시간에, 컬럼디코더(4)에 의해서 선택된 컬럼선택신호 Yi는 H레벨에 이르른다. 이것은 선택된 컬럼선택신호 Yi에 대응하는 2개의 제1차동증폭기(60)가 작동하게 한다.

독출/테스트회로(7a)내에 제1군과 제2차동증폭기(72)에 속하는 선택된 제1차동증폭기(60)는 전류미러형 차동증폭기를 구성한다.

유사하게 독출/테스트회로(7b)내에 제2군과 제2차동증폭기(73)에 속하는 선택된 제1차동증폭기(60)는 전류미러형 차동 증폭기를 구성한다.

각 이와같은 전류미러형 차동증폭기는 급격하게 독출용 버스 R1,및 R2,에 의해서 대응하는 데이타 버스 DB,에 대해 증폭된 데이타를 제공하도록 선택된 비트라인쌍 BL 및사이에 작은전위차를 증폭한다. 이것은 고속으로 액세스를 허용한다.

라인모드 테스트기록하는 테스트데이타의 시간에 복수의 워드라인 WL중 하나는 로우디코더(3)에 의해서 선택되며, 이에 의해서 그것의 전위는 H레벨에 이르른다.

기록하는 제어신호 WC는 H레벨에 이르른다.

라인모드 테스트시에 모든 컬럼선택신호 Yi는 컬럼디코더(4)에 의해서 동시에 선택된다(i는 1, 2, 3, …을 나타냄).

한결과로써, 기입용 버스,W1에 인가된 테스트데이타는 제1군에 속하는 비트라인쌍 BL,에 전송되며 기입용 버스 W2,에 인가되는 테스트데이타는 제2군에 속하는 비트라인쌍 BL,전송된다. 그러므로, 테스트데이타는 선택된 워드라인 WL에 접속된 메모리셀 MC내에 동시에 기록된다.

감지증폭기(50)는 다음과 같은 이유로 인해 비활성상태에 있다.

메모리배열(1)이 1024 워드라인 WL과 1024 비트라인쌍 BL,을 포함할때, 예를들면, 테스트데이타는 한쌍의 기입용 버스에 의해서 512비트라인쌍 BL,내에 기록된다.이것은 기록하기 위해 피리요한 시간을 증가시킨다.

라인모드 테스트에서 테스트데이타를 기록하는 시간에 감지증폭기(50)는 기록의 속도를 증가하기 위해서 감지 증폭기 작동신호 SA에 의해서 비활성으로 된다.

동일한 테스트데이타가 두개 기입용 버스,W1 및, W2에 인가될때, 동일한 테스트데이타는 한 개의 선택된 워드라인 WL에 접속된 모든 메모리셀 MC내에 기록된다.

H의 테스트데이타(W1의 전위가 H레벨이고,의 전위는 L레벨임)가 기입용 버스 ,,W1가 전우에 인가될때 및 L의 테스트데이타(W2의 전위가 L네벨이고,전위가 H레벨임)가 기입용 버스, W2에 인가될때, 모든 1비트에 대하여 다른 테스트데이타는 기록된다(H, L, H, L, …).

한 워드라인 WL의 테스트데이타의 기록이 완성될때 2워드라인 WL의 전위는 L레벨로 하강한다. 그때 모든컬럼선택신호 Yi의 전위는 L레벨에 이르른다. 그러므로 테스트데이타는 선택된 한 워드라인 WL에 접속된 메모리셀 MC내에 기록된다. 그때, 다음 워드라인 WL은 상기에 서술된 동작을 반복하도록 선택된다.

한 워드라인 WL에 접속된 메모리셀 MC의 한개로우에 대한 기록은 한 싸이클내에서 수행된다. 이것은 1M비트메모리 배열인 경우에 기록시간이 종래 반도체메모리장치의 시간보다 약 1/1000까지 감소되는 것을 의미한다.

메모리배열(1)내에 제5도의 체커보우드의 필드패턴을 기록하는 동작은 지금부터 서술될 것이다.

제5도에 있어서 X어드레스 WL1, WL2, …는 워드라인 WL에 대응하고 Y어드레스 BL1, BL2는 비트라인쌍 BL,에 대응하는 것을 가정하자.

제1워드라인(WL)의 선택 후, H의 테스트데이타는 기입용 버스 W1,에 인가되고, L의 테스트데이타는 기입용 버스, WL2에 인가된다.

모든 컬럼선택신호 Yi는 H레벨까지 증가하고 이에 의해서 테스트데이타는 선택된 워드라인 WL에 접속된 메모리셀 MC내에 기록된다.

그때, 제1워드라인 WL의 전위는 L레벨로 떨어진다. 이것은 H, L, H, L, … 테스트데이타가 X어드레스 WL1내에 기록되게 한다.

다음으로 제2워드라인 WL은 선택된다. L의 테스트데이타는 기입용 버스 W1, W1에 인가되고 H의 테스트데이타는 기입용 버스, W2에 인가된다.

모든 컬럼선택신호 Y1의 전위는 H레벨에 이르르고, 이에 의해서 테스트데이타는 선택된 워드라인 WL에 접속된 메모리셀 MC내에 기록된다.

선택된 워드라인 WL의 전위는 L레벨까지 떨어지며, 이에 의해서 L, H, L, H…의 테스트데이타는 X어드레스 WL2내에 기록된다.

상기 동작을 반복하므로써, 제5도의 체커보우드의 필드패턴은 기록된다.

테스트데이타를 독출하는 시간에 기록하는 제어신호 WC는 L레벨이다. 그러므로, 비트라인쌍 BL,은,W1 및, W2의 로우드 및 신호에 의해서 영향받지 않는다.

독출용 버스,R1는 독출/테스트회로(7a)의 스위치(72)에 의해서 라인테스트버스 LB,에 접속된다. 유사하게, 독출용 버스,R2는 독출/테스트회로(7b)내에 라인테스트버스 LB,접속된다.

제5도의 필드패턴이 기록되는 독출동작은 지금부터 설명될 것이다.

제4도에 있어서 선택된 워드라인 WL의 전위는 t0시간에 H레벨까지 오른다.

한 결과로써, 테스트데이타는 대응하는 비트라인쌍 BL,내에 선택된 워드라인 WL에 접속된 메모리셀 MC로 부터 독출된다.

t1시간에 감지증폭기 작용신호 SA는 감지증폭기(50)를 작동하기 위해서 H레벨까지 오른다.이것은 각 비트라인쌍 BL 및사이의 작은 전위차가 증폭되게 된다.

컬럼선택신호 Yi가 H레벨까지 오르기전에, L의 기대 데이타는 독출/테스트회로(7a)내에 기대된 데이타기록회로(74)에 의해서 독출용 버스,R1에 인가되는 반면에, H의 기대된 데이타 독출/테스트회로(7b)내에 기대된 데이타 기록회로(74)에 의해서 독출용 버스,R2에 인가된다.

H의 테스트데이타가 제1군에 속하는 홀수정렬의 비트라인쌍 BL,에 독출되기 때문에 비트라인 BL의 전위는 H레벨에 이르르고, 비트라인내의 전위는 L레벨에 이르른다.

그러므로 독출용 버스, R1에 접속된 제1차동증폭기(60)는 턴온되고 트랜지스터 Q1과 턴오프되는 트랜지스터 Q2를 가진다.

L의 테스트데이타가 제2군에 속하는 짝수정렬의 비트라인쌍 BL,내에 독출되기 때문에 비트라인 BL의 전위는 L레벨이고 비트라인 BL의 전위는 H레벨이다. 그러므로 독출용 버스 R2, R2에 접속된 제1차동증폭기(60)는 턴오프되는 트랜지스터 Q1과 턴온되는 트랜지스터 Q2를 가진다. 이와같은 상태에서, 모든 컬럼선택신호 Yi는 t2시간에 H레벨까지 오른다.

이것은 독출용 버스, R1에 접속된 제1차동증폭기(60)내에 트랜지스터 Q3 및 트랜지스터 Q4를 턴온시키며, 이에 의해서 독출용 버스 R1는 트랜지스터 Q1 및 Q3에 의해서 접지라인에 접속된다.

독출용 버스 R1의 전위가 L레벨까지 미리 충전되기 때문에 전위상에 어떤 변화가 없다.

또한, 트랜지스터 Q2가 턴오프되기 때문에, 앞서서 H레벨까지 미리 충전되는 독출용 버스 R1는 방전되지 않으며, 그 전위는 H레벨에서 유지된다(제4도 참조).

유사하게 독출용 버스,R2에 접속된 제1차동증폭기내에 트랜지스터 Q3 및 Q4는 턴온된다. 그러므로, 독출된 버스는 트랜지스터 Q2 및 Q4에 의해서 접지라인에 접속된다.

독출용 버스가 앞서서 L레벨까지 충전되기 때문에 전위상에 특별한 변화가 없다. 또한, 트랜지스터 Q1가 턴오프되기 때문에, H레벨까지 미리 충전된 독출용 버스 R2는 방전되지 않으며 그것의 전위는 H레벨을 유지한다.

상기의 서술내용은 모든 테스트데이타가 정확하게 독출되는 경우를 말한다. 예를들면, 제1군에 속하는 홀수정렬의 비트라인쌍내에 하나의 에러가 있는 경우를 가정하자.

L레벨을 반드시 유지해야 하는의 전위는 H레벨이거나 또는 중간레벨이다. 이것은 오프되어야 하는 트랜지스터 Q2가 온되는 것을 의미한다. 그 결과로써, 정상동작중에 H레벨을 유지하는 독출용 버스는 제4도의 꺽은선으로 도시된 바와같이 트랜지스터 Q2 및 Q4에 의해서 L레벨까지 방전된다. 홀수정렬의 비트라인쌍 BL,에 돌출되는 테스트데이타내에 최소한 하나의 에러데이타가 있다면 독출용 버스 R1 및의 전위는 L레벨에 이르르고, 라인테스트버스 LB 및의 전위는 L레벨에 이르른다. 이것은 에러검출회로(75)가 에러플래그 EF를 테스트끝에 제공하게 된다.

홀수정렬의 비트라인쌍 BL,에 대해 독출된 모든 테스트데이타가 정확할때, 에러플래그 EF는 독출/테스트회로(7a)의 에러검출회로(75)로 부터 제공되지 않는다.

만일 제2군에 속하는 짝수정렬의 비트 BL,로 부터 독출된 테스트데이타내에 적어도 하나의 에러가 있다면 독출용 버스, R2의 전위는 유사하게 L레벨에 이르른다. 이것은 독출/테스트회로(7b)의 에러검출회로(75)가 에러플래그 EF를 테스트끝에 제공하게 된다.

제1워드라인 WL에 접속된 메모리셀 MC내에 저장된 테스트데이타가 정확하게 모두 독출될때, 에러플래그 EF는 독출/테스트회로(7a 및 7b)로 부터 제공되지 않는다. 그때 워드라인 WL의 전위는 L레벨까지 하강한다.

제1워드라인 WL과 연결된 메모리셀 MC의 한 로우의 테스트는 상기에서 서술된 독출동작과 함께 한 싸이클에 의해서 수행된다. 상기 동작은 제2워드라인, 제3워드라인에 대하여 연속적으로 반복된다.

만일 에러플래그 EF가 모든 워드라인이 라인모드 테스트가 완성될때 제공되지 않는다면 모든 메모리셀 MC의 데이타가 정확하게 독출되는 것은 결정된다. 이에 의해서 칩은 테스트를 “패스”한것으로 간주된다.

제6도는 본 발명의 다른 실시예에 따른 반도체 메모리장치의 구조를 도시한다.

복수의 비트라인쌍은 제6도의 실시예에서 4개군으로 나뉜다.

4K+1번째 비트라인쌍은 제1군에 속하고, 4K+2번째 비트라인쌍은 제2군에 속하고, 4K+3번째 비트라인쌍은 제3군에 속하고, 4K+4번째 비트라인쌍은 제4군에 속하고, K=0, 1, 2, …이다.

4개쌍의 기입용 버스,W1-,W4와 4개쌍의 독출요 버스,R1-, R4와, 4개상의 독출/테스트회로(7a, 7b, 7c 및 7d)는 제1 내지 제4군에 대응하게 제공된다.

컬럼선택신호 Y1는 비트라인쌍 BL1,-BL4,에 대응하는 제1차동증폭기 (60)에 인가된다.

컬럼선택신호 Y2는 비트라인쌍 BL5,-BL8-에 대응하는 제1차동증폭기 (60)에 공급된다.

H의 테스트데이타가 기입용 버스,W1,,W2에 인가될때 및 L의 테스트데이타가 기입용 버스,W3 및, W4에 인가될때 두개 비트마다 다른 테스트데이타는 기록된다. 즉 테스트데이타 H, H, L, L…는 선택된 한 워드라인 WL에 접속된 메모리셀 MC내에 기록된다.

제7도는 제1도의 반도체 메모리장치의 고전압디코더(8)의 구조를 도시하는 회로도이다. N채널 MOS트랜지스터(81-86)는 어드레스신호 AO에 대한 입력터미널 h 및 노드 N80 사이에 접속된다.

레지스터(87)는 노드 N80 및 접지라인사이에 접속된다. 노드 N80는 인버터 (88)에 의해서 래치회로(89)에 접속된다. 트랜지스터(81-86)의 문턱전압은 1V로 조정되고, 인버터(88)의 문턱전압은 공급전압 Vcc의 반으로 조정된다.

공급전압 Vcc이 5V일때, 인버터(88)의 문턱전압은 2.5V이다.

만일 10V전압이 어드레스신호 Ao에 대한 입력터미널 h에 입력된다면, 6V에 의해서 감소된 전압, 즉, 4V 전압은 노드 N80에서 나타난다. 그러므로 인버터(88)는 노드 N80 신호를 L레벨전압을 제공하기 위한 H레벨로 간주한다.

인버터(88)의 출력은 입력터미널 h이 어드레스신호 A0를 인가하기 위해 이용되기 때문에 래치회로(89)에 의해서 래치된다.

래치회로(89)의 출력신호는 테스트 인에이볼신호로써 이동된다.

정상동작시에 입력터미널 h은 0V-7V의 어드레스신호 A0로 인가된다.

입력터미널 h에 대해 7V의 어드래스신호 A0의 인가되는 노드 N80에서 1V의 전압을 발생시킨다.

이 전압은 인버터(88)에 의한 L레벨로써 결정되며, 이에 의해서 테스트 인에이블신호는 H레벨에 이르른다. 그러므로 테스트 인에블신호는 정상동작시에 H레벨에 이르고, 라인모드 테스트시에 L레벨에 이르른다.

제8도는 제1도의 반도체메모리장치의 어드레스버퍼(2)내에 포함된 컬럼어드레스버퍼(2a)의 구조를 도시하는 블럭도이다.

컬럼어드레스버퍼(2a)는 복수의 보상신호 발생회로(20)를 포함한다.

각 보상신호발생회로(20)는 서로에 대해 상보인 컬럼어드레스신호 CAj,를 발생하기 위해서 어드레스신호 Aj를 수신한다. j는 o-n을 나타낸다.

제9도 및 10도는 제1도의 반도체 메모리장치의 컬럼디코더(4)의 구조를 도시하는 회로도이다.

컬럼디코더(4)는 제9도에서 도시된 컬럼프리디코더(40) 및 제10도에서 도시된 컬럼주디코더(41)를 포함한다. 컬럼프리디코더(40)는 복수의 낸드게이트(42)와 복수의 인버터(43)를 포함한다.

각 낸드게이트(42)는 두개의 컬럼어드레스신호 CA0,-CAn,로 공급된다. 신호 C0, C1, C2…는 인버터(43)로부터 제공된다.

컬럼프리디코더(40)는 신호 C0-C3중 하나를 H레벨로 이끌도록 입력컬럼어드레스신호에 반응한다. 컬럼주디코더(41)는 복수의 낸드게이트(44)와 복수의 낸드게이트(45)를 포함한다. 각 낸드게이트(45)는 테스트인에이블신호로 공급되는 한 입력터미널을 가진다. 테스트인에이블신호가 H레벨일때, 컬럼주디코더(41)는 컬럼선택신호 Y1, Y2, …중 하나를 H레벨로 이끌도록 신호 C0, C1, C2…에 반응한다.

테스트인에이볼신호가 L레벨일때, 컬럼주디코더(41)는 모든 컬럼선택신호 Y1, Y2, …를 신호 C0, C1, C2…에 관계없이 H레벨로 유도한다.

테스트인에이블신호를 제9도의 컬럼디코더(40)에 제공하므로써 모든 컬럼선택신호 Y1, Y2, …를 라인모드테스트시에 H레벨로 이끄는 방법과 테스트인에이블신 호를 제8도의 컬럼어드레스버퍼(2a)에 제공하므로써 모든 컬럼어드레스신호 CAj,를 H레벨로 이끄는 방법이 있다.

제11도는 제2도의 에러검출회로(75)의 구조이다. 에러검출회로(75)는 3-입력 NOR 게이트로 실행된다. NOR 게이트는 라인테스트버스 LB에 접속된 제1입력 터미널과 라인 테스트버스에 접속된 제2입력터미널을 가진다.

제3입력터미널은 에러플래그 제어신호 EFC로 공급된다. 에러플래그 제어신호 EFC는 에러체크가 라인모드테스트내에서 수행될때 단지 L레벨에 이르른다. H레벨의 에러플래그 EF는 에러가 검출될때 NOR 게이트(75)로부터 제공된다.

제12도는 제1차동증폭기(60)의 다른 실례의 회로도이다. 제2도의 제1차동증폭기(60)와 비교하여, 비트라인쌍 BL,에 접속된 트랜지스터 Q1 및 Q2와, 컬럼선택신호 Yi를 수신하는 트랜지스터 Q3, Q4의 위치는 서로 교체된다.

제12도의 구조에 따라서 컬럼선택신호 Yi는 비트라인쌍 BL,BL 사이의 전압크기가 정상동작시에 충분히 커진후에 H레벨까지 될 수 있다. 그러므로, 관련된 표유용량에 따라서, 독출용 버스 R1 또는중 한전위를 L레벨로 급격하게 하락시키는 것이 가능하다.

제13도는 제1차동증폭기(60)의 다른 실례를 도시하는 회로도이다.

제2도의 제1차동증폭기(60)와 비교하여, 한개 트랜지스터 Q20는 컬럼선택신호 Yi를 수신하는 2개 트랜지스터 Q3, Q4 대신에 이용된다.

이것은 장치의 수가 감소되는 것을 의미한다. 그러나, 비트라인 BL 및 비트라인가 단락되도록 비트라인상 BL,내에 장애가 있다면 두개 트랜지스터 Q1 및 Q2는 턴온되고 이에 의해서 독출용 버스 R1 및는 트랜지스터 Q1 및 Q2에 의해서 서로에 대해 접속된다.

만일 결함 비트라인쌍 BL,이 리던턴트 회로에 의해서 대체된다 할지라도 라인모드 테스트를 수행하는 것은 불가능하게 될 것이다.

제14도는 제2차동증폭기(3)의 다른 실례를 도시하는 회로도이다.

이런 제2차동증폭기(73)는 대칭형 차동증폭기라 칭한다. 이런 제2차동증폭기 (73)는 트랜지스터 Q5와 병렬로 접속되는 P채널 MOS 트랜지스터 Q7과, 트랜지스터 Q6와 병렬로 접속되는 P채널 MOS 트랜지스터 Q8으로 구비된다. 이것은 나중에 서술되게 되는 바와같이 정상 동작중에 동작특성을 향상할 수 있다.

제15도는 제2차동증폭기(73)의 다른 실례를 도시하는 회로도이다. 이런 제2차동증폭기(73)는 이중차동증폭기로 불린다.

제15도의 제2차동증폭기(73)는 P채널 MOS 트랜지스터 Q11, Q12 및 N채널 MOS 트랜지스터 Q15 및 Q16를 포함하는 제1차동증폭기와, p채널 MOS 트랜지스터 Q13, Q14 및 N채널 MOS 트랜지스터 Q17 및 Q18를 포함하는 제2차동증폭기에 의해서 구성된다.

제1차동증폭기는 데이타버스 DB에 접속되고 제2차동증폭기는 데이타버스에 접속된다. 트랜지스터 Q15 및 Q17의 게이트는 기준전압 Vr이 공급된다. 기준전압 Vr은 공급전압 Vcc의 1/2로 조정된다. 트랜지스터 Q16 및 Q18의 게이트는 작용신호 Y로 공급된다. 작용신호 Y는 컬럼선택신호 Yi중 하나가 H레벨에 이르를때, H레벨로 이끌린다.

제15도의 구조에 따라서 감도는 정상동작의 동작특성을 향상하게 증가한다.

제16도는 제2차동증폭기(73)의 또다른 실례를 도시하는 회로도이다.

제16도의 차동증폭기(73)는 제14도의 대칭형 차동증폭기 및 제15도의 이중차동증폭기를 병합한 것이다. 이런 제2차동증폭기(73)는 이중대칭형 차동증폭기로 불린다.

제15도의 제2차동증폭기(73)와 비교하여 P채널 MOS 트랜지스터 Q21-Q24는 부가적으로 제공된다.

이와같은 구조에 따라서, 대칭형 차동증폭기 및 이중차동증폭기의 장점을 얻게 된다. 비대칭 차동증폭기 및 대칭형 차동증폭기 사이의 특성 차이는 지금부터 서술될 것이다.

제17a도는 비대칭 차동증폭기의 구조이고, 제17b도는 비대칭 차동증폭기의 파형도를 도시한다.

제18a도는 대칭 차동증폭기의 구조이고, 제18b도는 대칭 차동증폭기의 파형도를 도시한다.

작용신호 C가 신호 A 및 신호 B 사이의 V전위차와 함께 H레벨이 될때 특성은 비교될 것이다.

비대칭형 차동증폭기에서 노드 D의 H레벨전위 및 노드 E의 H레벨전위 사이의 L1의 전위차와 노드 E의 L레벨전위 및 노드 D의 L레벨전위차가 있다. 대칭형 차동증폭기에서 노드 D의 H레벨전위 및 노드 E의 H레벨전위 사이와 노드 E의 L레벨전위 및 노드 D의 L레벨전위 사이의 전위차가 없다. 필드패턴 및 정합 테스트에 의한 테스트가 지금부터 서술될 것이다. 필드패턴의 여러 실례는 제19-24도에서 도시된다.

제19도는 롱스트라이프필드 패턴이고, 제20도는 체커패턴 보우드필드패턴이고, 제21도는 2-로우스트라이프필드 패턴이고, 제22도는 2-컬럼 체커패턴이고, 제23도는 이중 체커필드 패턴이고 제24도는 컬럼스트라이프 필드패턴이다.

필드패턴 테스트는 메모리 배열내에 필드패턴에 따라서 테스트 데이타를 기록하므로써 수행되고 테스트 데이타를 독출하므로써 수행된다.

메모리셀 사이의 방해와 워드라인 사이의 노이즈와, 비트라인 사이의 노이즈와 감지 증폭기 사이의 노이즈와 같은 동작마진은 필드패턴 테스트에 의해서 체크될 수 있다.

제6도의 실시예는 필드패턴에 따라 적당한 테스트데이타를 복수의 기입용 버스에 대해 제공하므로써 제19-24도의 여러개 필드패턴을 이용하는 라인모드 테스트를 허용한다. 필드패턴중 어떤 패턴을 이용하는 한 독출 싸이클내에서 메모리셀중 한 로우를 테스트하는 것이 가능하다.

제2도의 실시예는 제19-24도의 필드패턴을 이용하는 라인모드테스트를 허용한다.

필드패턴에 의해서 테스트할때, 어드레스 시스템에서 에러가 예를들면 패턴이 주기적 방법으로 존재하기 때문에 검출되지 않을 가능성이 있다.

위와같은 경우에 다음 정합 테스트를 수행하는 것이 필요하다.

제25도는 정합 테스트를 설명하기 위한 다이아그램이다. 4×4(=16)비트 메모리 배열중 정합 테스트의 예가 제25도에서 도시된다.

a에서, L의 테스트데이타는 백그라운드데이타로써 모든 어드레스내에 기록된다.

b에서, L의 테스트데이타는 X어드레스(1)와 Y어드레스(1)로부터 독출되고, H의 테스트데이타는 동일한 어드레스내에 기록된다.

c에서 L의 테스트데이타는 X어드레스(2) 및 Y어드레스(1)로부터 독출되고 H의 테스트데이타는 동일한 어드레스내에 기록된다.

X어드레스의 어드레스는 연속적으로 증가되고 상기 동작은 반복된다.

상기 동작이 X어드레스의 4개 어드레스에 대하여 완수될때, Y어드레스의 어드레스는 1만큼 증가되고 상기 동작은 X어드레스의 어드레스가 1만큼 연속적으로 증가하는 동안에 반복된다.

d에서, L의 테스트데이타는 X어드레스(4) 및 Y어드레스(4)로부터 독출되고, H의 테스트데이타는 동일한 어드레스내에 기록된다.

상기 방법에서와 같이 X어드레스 및 Y어드레스의 어드레스를 증가하면서, H의 테스트데이타는 독출되고 L의 테스트데이타는 기록된다. 이것은 모든 어드레스에 대하여 반복된다.

L의 테스트데이타는 e에서 도시된 바와같이 모든 어드레스내에 기록된다. 그때 모든 어드레스중 L의 테스트데이타는 독출된다.

상기 동작과 유사한 동작은 X어드레스 및 Y어드레스의 어드레스를 감소하게 수행한다. 이런 정합 테스트는 어드레스가 정화하게 선택되는지를 검사하는 것이 필요하다.

상기에서 언급된 실시예의 반도체 메모리장치에서 정합 테스트와 유사한 테스트가 수행될 수 있다.

이런 의사 정합 테스트는 제6도의 실시예에 따라서 수행될 수 있는 제26도와 관련하여 서술된다.

제26도에 있어서 동일한 테스트데이타를 독출 및 기록하는 것은 Y어드레스의 4비트마다 수행된다. 동일한 시간에 선택된 Y어드레스의 4개 어드레스내에서 테스트데이타를 구별하는 것이 필요하다.

L의 테스트데이타가 모든 어드레스내에 기록된후, X어드레스 WL1는 선택된다. L의 기대데이타는 Y어드레스 BL1-BL10에 인가되고, 이런 어드레스로부터 L의 테스트데이타를 독출하므로써 이어진다.

다음에 H의 테스트데이타는 단지 Y어드레스 BL1, BL5 및 BL9에 대해 기록되고, L의 테스트데이타는 Y어드레스 BL2-BL4, BL6-BL8, BL10내에 기록된다. X어드레스를 증가한후, 상기 언급된 독출/기록동작은 수행된다.

이런 동작이 마지막 X어드레스와 함께 완료할때, X어드레스는 WL1으로 복귀한다. H의 기대데이타는 Y어드레스 BL1, BL5, 및 BL9에 인가되고 L의 기대데이타는 Y어드레스 BL2-BL4, BL6-BL8 및 BL10에 인가된다.

테스트데이타는 이와같은 어드레스로부터 독출된다. 그때 H의 테스트데이타는 Y어드레스 BL1, BL2, BL5, BL6, BL9 및 BL10내에 기록되고, L의 테스트데이타는 Y어드레스 BL3, BL4, BL7 및 BL8내에 기록된다. X어드레스는 증가하고, 상기 기록 및 독출동작은 반복된다.

유사하게 H의 기대데이타는 Y어드레스 BL1, BL2, BL5, BL6, BL9, BL10에 인가되고, L의 기대데이타는 Y어드레스 BL3, BL4, BL7, BL8내에 기록된다.

테스트데이타는 이와같은 어드레스로부터 독출된다. 정합 테스트와 위치상으로 같은 테스트는 상기 방식으로 수행될 수 있다. 그러므로 테스트시간은 복수의 래치회로를 이용하는 종래 라인모드에서 효과적이지 않은 의사 정합 테스트에서 조차 상당히 감소될 수 있다.

제27 및 28도는 메모리 배열이 16블럭 배열 BK으로 나뉘는 실례를 도시한다. 메모리배열은 1024비트라인쌍과 1024워드라인과, 1M 비트용량을 포함한다. 각 블럭배열 BK은 64비트라인쌍을 포함한다.

한 컬럼선택신호 Yi는 한 블럭배열 BK내에서 작동된다. 그러므로 16개 메모리셀은 동시에 테스트 받을 수 있다. 모든 메모리배열의 테스트는 각 블럭배열 BK내에서 정합 테스트를 수행하므로써 완료된다. 그러므로 정합 테스트시간은 1/16로 감소될 수 있다.

제29도에 있어서, 제1 및 2도의 반도체 메모리장치의 다른 동작은 지금부터 설명될 것이다.

독출용 버스,R1 및,R2는 H레벨로 미리 충전된다. 예를들면 만일 H테스트데이타가 제1군에 속하는 홀수정렬의 모든 비트라인쌍 BL,내에 적당하게 독출된다면 독출용 버스, R1에 접속되는 각 제1차동증폭기(60)는 턴온되는 트랜지스터 Q1와 턴오프되는 트랜지스터 Q2를 가진다.

모든 컬럼선택신호 Yi가 H레벨로 증가할때, 독출용 버스는 L레벨로 방전되고, 독출용 버스 R1는 방전되지 않으며, 결국 전위는 H레벨로 유지된다. 만일 제1군에 속하는 홀수정렬의 비트라인쌍 BL,중 하나에서 에러가 존재한다면, 예를들며 L레벨에 반드시 유지되어야 하는 비트라인의 전위는 H레벨 또는 중간레벨에 이르른다.

그러므로 턴오프되어야 하는 트랜지스터 Q2는 온이다. 이것은 두개 독출용, R1가 L레벨로 방전하게 된다. 동시에 모두 독출되는 복수의 데이타가 서로 정합되었을때 모든 데이타가 적당하게 독출되는 것은 검출된다.버스

동시에 독출되는 복수의 데이타중 어떤 것이 다른 데이타와 정합하지 않을때 에러가 존재하는 것은 검출된다. 독출용 버스,R1 및, R2는 기대된 데이타와 같이 독출될 데이타에 대응하는 데이타로 공급된다.

각 어드레스내에 저장된 데이타가 기대된 데이타를 결정하기 위해서 H인지 또는 L인지를 미리 아는 것은 반드시 필요하다. 독출용 버스내에 각 어드레스에 대응하는 기대된 데이타를 기록하는 것은 반드시 필요하다. 그 결과로써, 테스트동작은 복잡하게 된다.

상기 방법에서 동일한 데이타가 모든 다른 메모리셀에 대해 저장되는 유일한 정보는 미리 필요로 하다, 기대된 데이타기록회로(74)에 의해서 기대된 데이타를 독출용 버스에 공급하는 것은 반드시 필요하지 않다. 그 결과로써 테스트를 용이하게 수행하는 것은 가능하다.

제30도는 본 발명의 다른 실시예에 따라서 반도체 메모리장치의 주 부품의 구조를 도시하는 회로도이다.

이런 반도체 메모리장치는 두개 메모리 배열블럭(1a 및 1b)을 포함하는 분할된 감지 증폭기 구조를 가진다.

메모리 배열블럭(1a 및 1b)은 감지 증폭기군(5)과 독출/기록 게이트(6)로 분할된다. 메모리 배열블록내에 각 비트라인상 BL,은 스위치 Sa에 의해서 대응하는 감지 증폭기(50) 및 대응하는 제1차동증폭기(60)에 접속된다. 메모리 배열블럭(1b)내에 각 비트라인 BL,은 스위치 Sb에 의해서 대응하는 감지 증폭기(50) 및 대응하는 제1차동증폭기(60)에 접속된다. 스위치 Sa 및 Sb중 하나는 스위치신호 SL 및 SR에 의해서 선택적으로 턴온된다.

본 발명의 실시예에 따라서 감지증폭기군(5)의 유일한 한세트와 독출/기록게이트(6)의 한세트는 두개 메모리 배열블럭(1a 및 1b) 대해 요구된다. 이것은 레이아웃 영역을 감소시킨다.

본 실시예는 감지증폭기군(5) 및 독출/기록게이트(6)가 큰 영역을 차지하기 때문에 특히 레이아웃 영역을 감소시키는 장점이 있다.

제31도는 본 발명의 또다른 실시예에 따라서 반도체 메모리장치의 주부품의 구조의 회로도이다. 반도체 메모리장치는 우회설비형태배열(우회설비형 감지증폭기) 구조를 포함한다. 이런 반도체 메모리장치는 다음 사항에 있어서 제1도의 반도체 메모리장치와 다르다.

감지증폭기군(5a)과 제1군에 대응하는 독출/기록게이트(6a)는 메모리배열(1)의 한측에 제공되고, 감지증폭기군(5b)과 제2군에 대응하는 독출/기록게이트(6b)는 메모리배열(1)의 다른측에 제공된다.

각 감지증폭기(50)의 폭과 각 제1차동증폭기(60)의 폭은 더 용이한 레이아웃을 얻기 위해서 각 비트라인쌍 BL,사이의 거리와 비교하여 두배가 될 수 있다.

제30도의 실시예는 제31도의 것과 결합할 수 있다. 제31도의 실시예에 따라서, 지금부터 설명하게될 컬럼 방해 테스트는 용이하게 수행될 수 있다.

제32도는 컬럼방해 테스트의 정상 흐름을 설명하기 위한 다이아그램이다.

우선 데이타 0는 컬럼선택라인 Y2에 접속된 관측된 메모리셀 MC2 내에 기록된다(제32도(a)).

데이타 0는 한 인접한 컬럼선택라인 Y1에 접속된 메모리셀 MC1 내에 기록된 다(제32도(b)).

데이타 0는 다른 인접한 컬럼선택신호 Y3에 접속된 메모리셀 MC1 내에 기록된다(제32도(b)).

다음으로 데이타(1)는 다른 인접한 컬럼선택라인 Y1에 접속된 메모리셀 MC1 내에 기록된다(제32도(d)).

데이타(1)는 다른 인접한 컬럼선택라인 Y3에 접속된 메모리셀 MC3 내에 기록된다(제32도(e)).

메모리셀 MC2 내에 저장된 데이타 0는 독출된다(제32도(f)).

컬럼방해 테스트에서, 관측된 셀이 데이타에 대향하는 데이타는 관측된 메모리셀의 양측의 메모리셀내에 기록된다. 관측된 메모리셀에 대해 항해를 유도하므로써, 관측된 메모리셀내에 저장된 데이타에서 변화가 있는지 그렇지 않은지를 체크한다.

컬럼방해 테스트의 정상흐름에서 6개 싸이클은 관측된 메모리셀에 대해 방해를 유도하는데 필요하다.

제31도의 실시예를 사용하는 컬럼방해 테스트는 제33도와 관련하여 지금부터 설명될 것이다.

회로 A는 감지증폭기군(5a)과 제1군에 대응하는 기록/독출게이트(6a)를 포함한다. 회로 B는 감지증폭기군(5b)과 제2군에 대응하는 독출/기록게이트(6b)를 포함한다.

데이타 0는 회로 A에 의해서 짝수정렬의 각 컬럼선택라인에 접속된 관측된 메모리셀 MC2 및 MC4내에 기록된다(제33도(a)).

데이타 0는 회로 A에 의해서 홀수정렬의 각 컬럼선택라인에 접속된 메모리셀 MC1 및 MC3에 대해 동시에 기록된다.

데이타 1는 회로 A에 의해서 홀수정렬의 각 컬럼선택라인에 접속된 메모리셀 MC1 및 MC3내에 동시에 기록된다(제33도(C)).

회로 B에 의해서 관측된 메모리셀 MC2 및 MC4내에 저장된 데이타 0는 독출된다(제33도(d)).

우회설비형태 배열구조를 이용하므로써, 홀수정렬 및 짝수정렬의 컬럼선택라인은 다른 감지증폭기군에 의해서 구동될 수 있다.

그러므로, 관측된 메모리셀의 양측의 메모리셀내에 방해 패턴을 동시에 기록하는 것은 가능하다.

이것은 보다 엄격한 테스트를 하기 위해서 테스트 순서를 감소시킬 것이다.

상기의 예에서, 짝수정렬의 모든 컬럼선택라인에 접속된 메모리셀에 대해 동시에 방해를 유도하는 것은 가능하다.

이것은 매우짧은 주기내에 방해 테스트를 수행하게 한다.

전엔, 긴 테스트주기를 필요로했다.

일반적으로 복수의 메모리셀에 대해 데이타를 동시에 기록할때 한번 감지 증폭기를 작동시키지 않는 것이 필요하다.

그러므로 홀수정렬의 컬럼선택 라인에 대응하는 감지 증폭기 작동회로와 다른 통로에서 짝수정렬의 컬럼선택 라인에 대응하는 감지증폭기 작동회로를 나누는 것이 필요하다.

상기 서술된 우회 설비형태 배열구조에 따라서 좌측 및 우측의 감지 증폭기군은 독립적으로 그리고 자동적으로 제어될 수 있다.

이것은 방해 테스트에 대해 장점을 지닌다.

제34도는 본 발명의 다른 실시예에 따라서 DRAM의 주부품의 구조를 도시하는 회로도이다.

제34도에 있어서 DRAM은 제어회로(130)로 구비된다. 제어회로(130)는 감지 증폭회로작동신호 ψS'와, 복구회로 작동와, 등가회로 ψEw'를 발생하기 위해서 테스트인 에이블 신호 TE와, 기록신호신호와 작용신호 ψs와 등가신호 ψEa를 수신한다. 작동신호 ψs',와 등가신호ψEa'와 더불어, 감지 증폭기회로 SE 및 복구회로 RS의 작동/비작동과, 비트라인 전위의 등가는 제어된다. 테스트인에이블 신호 TE는 정상 동작 또는 라인모드 테스트 동작을 구체화 하도록 작용하며, 제1도의 실시예에 테스트인 인에이블신호,와 동일하다. 기록신호는 기록 또는 독출동작을 구체적으로 구분하기 위해서 사용된다. 다른구조는 제38도에서 도시된 것과 동일하다.

제34도의 DRAM의 라인모드테스트의 기록동작은 제35도의 파형도와 관련하여 서술된다. 라인모드 테스트는 테스트 인에이블 신호 TE가 H 레벨인 조건하에서 수행된다. t0시간전에, 등가신호 ψEa'는 H레벨이다. 비트라인 BL0,은 그러므로 프리차지 전위 Vb1에 대해 미리 충전된다. t0시간에 등가신호 ψEa'는 L레벨에 이르른다. 이것은 비트라인의 프리차지를 종결시킨다. t1 시간에 워드라인 MC0의 전위는 오른다. 이것은 메모리셀 MC0내에 저장된 데이타가 비트라인 BL0에 대해 독출되게 한다.

L의 데이타가 메모리셀 MC0내에 기록되는 것을 가정하면 비트라인 BL0의 전위는 비트라인의 전위보다 더 낮게 된다.

작동신호 ψs'가 t2시간에 H레벨에 이르를때, 복구회로 RS가 작동된다.

이것은 비트라인전위를 공급전압 Vcc로 이끈다. 이와같은 지점까지 동작은 제38도의 DRAM의 동작과 유사하다. t4시간에 기록시간을 표시하는 기록신호는 아래로 떨어진다. 이와같은 떨어짐은 작동신호 ψs'를 L레벨로 유도하며 작동신호를 H레벨로 유도한다. 따라서 감지 증폭기회로 SE 및 복구회로 RS는 비작동하게 된다.

다음으로 등가신호 ψEa는 H레벨에 이르르고, 다음엔 L로 떨어진다. 이것은 비트라인쌍 BL0 및을 (1/2)·Vcc로 균등하게 한다. t5시간에 기록드라이버(140)는 작동신호 WD에 의해 작동된다. 이것은 H 및 L의 기록데이타가 입력/출력라인 I/O 및각각에 인가되게 한다.

그 결과로써 비트라인 BL0 및의 전위는 H레벨 및 L레벨로 각각 유도된다.는는 H레벨에 이르른다. t6 시간에 작동신호 ψs'는 다시 H레벨에 이르르고, 작동신호 ψs'는 L레벨에 이르른다. 이것은 감지 증폭회로 SE 및 복구회로 RS를 작동시키며 이에 의해서 H의 데이타는 메모리셀 MC0내에 기록된다. t7 시간에 작동신호 ψs'는 L레벨에 이르르고 작동신호는 H레벨에 이르른다 이것은 감지 증폭회로 SE및 복구회로 RS가 비작동하게한다.

다음으로 등가신호 ψEQ'는 비트라인 BL0 및의 전위를 균등하게 하기위해서 H레벨에 이르른다.

상기 동작은 비트라인쌍 BL0,-BL1023,의 1024쌍에 대하여 수행되며, 이에 의해서 워드라인 WL0에 접속된 MC0, MC2…, MC2046의 1024 메모리셀내에 데이타가 동시에 과다기록된다.

비록 1024 비트라인상의 데이타가 본 실시예에서 라인모드 테스트의 기록동작중에 동시에 과다 기록될지라도, 기록드라이버(140)의 로우드는 감지 증폭회로 및 데이타기록 동작전에 비작동되는 복구회로 RS로 인해 완화될 수 있다.

비트라인쌍은 감지 증폭회로 SE 및 복구회로 RS가 비작동되게된 후 (1 /2)·Vcc로 균등하게 된다.

데이타 기록 동작후, 감지증폭회로 RS 및 복구회로 RS는 비트라인의 전위차를 증폭하게 작동된다.

그러므로, 작은 전위차를 비트라인쌍에 공급하므로써 기록을 수행하는 것이 가능하다. 큰 전류-조정능력을 가지는 기록 드라이버는 비록라인 테스트기능이 병합되었을지라도 필요치 않다. 테스트인 에이블신호 TE는 정상 독출/기록동작시에 L레벨로 조정된다. 이런경우에 동작은 제39 및 40도에서 도시된 것과 유사하다.

제36도는 제34도의 제어회로(130)의 구조의 예이다. 정상 독출/기록동작시에(테스트인에이블 신호 TE는 L레벨로 유지된다), 노드 N3의 전위는 H 레벨이다.

그러므로 감지 증폭회로 작용신호 ψs'의 논리레벨은 작용신호 ψs의 논리레벨과 동일하고, 복구회로작용신호의 논리레벨은 작용신호 ψs'의 논리레벨에 반대이다.

노드 N4의 전위는 L레벨이고 등가 신호 ψEQ'의 논리레벨은 등가신호 ψEQ의 논리레벨과 동일하다.

라인모드테스트시에, 테스트인 에이블신호 TE는 H레벨이다. 기록신호의 하락은 L의 완쇼트펄스를 능동적으로 발생하게 노드 N3를 유인한다.

기록신호의 하락은 작동신호 ψs'를 비작동하게 다음에 다시 작동하게 유인한다.

작동신호는 작동신호 ψs'의 역신호이다.

그러므로, 기록신호의 하락은 작동신호를 비작동하게한 다음엔, 다시 작동하게 유인한다.

기록신호의 하락은 H의 완쇼트펄스를 능동적으로 발생하게 노드 N4를 유인한다.

즉 기록신호의 하락은 등가신호 ψEQ'를 H가 되게한 다음엔, 다시 L레벨이 되게 유인한다.

제36도의 구조에 따라서 제35도의 파형은 얻어진다.

제37도는 본 발명의 다른 실시예에 따라서 DRAM의 주부품의 구조를 도시하는 회로도이다.

독출선쌍 RDL 및과 기록선쌍 WDL,은 본 실시예에서 서로로부터 분리된다.

메모리셀로부터 독출된 데이타는 독출라인쌍 RDL,에 의해서 제공된다. 의해서 제공된다. 메모리셀내로 기록될 데이타는 기록라인쌍 WDL,에 의해서 인가된다.

다른 구조부품은 제34도의 것과 유사하다. 제34 및 37도의 제어회로(130)는 제2도 및 제6도의 반도체메모리장치에 적용될 수 있다.

비록 비트라인 BL0 및 BL0이 상기 실시예에서(1/2).Vcc로 미리충전될지라도, 프리차지 전위 V11는 공급전압 Vcc일 수 있다.

비록 데이타 기록이 한 워드라인에 접속된 모든 메모리셀에 대하여 수행되는 라인모드 테스트가 상기 실시예에서 서술될지라도 본 발명은 모든 메모리셀의 테스트에 제한되지 않으며, 데이타기록이 복수의 메모리셀에 대해 수행되는 것에 적용될 것이다.

본 발명에 따라서 얻어진 반도체메모리장치를 동작할 수 있는 고속력은 레이아웃영역을 약간 증가함과 더불어 테스트시간을 상당히 감소시킬 수 있다.

비록 본 발명이 상세히 서술되고 예시되었을지라도, 그와같은 것은 단지 예시 및 보기에 의한 것이지 제한을 시키는 것이 아님을 분명히 이해해야 하며, 본 발명의 범위 및 의의는 단지 첨부된 청구범위에 의해서 제한된다.

Claims (19)

1. 복수의 행 및 열로 배치된 복수의 메모리셀을 구비하고, 상기 복수메모리 셀의 상기 복수의 열은 인터리브방식의 복수 그룹으로 분할되어 있는 메모리어레이(1)와, 테스트동작중에 선택된 행에 있는 각 그룹내의 모든 열을 동시에 선택하는 선택수단(4)과, 상기 선택된 행 및 열의 메모리셀내에 저장된 데이타를 판독하는 판독수단(3)과, 상기 복수의 그룹에 각각 대응하는 복수의 테스트수단(7a, 7b)과, 각각이 상기 대응하는 그룹에 속하는 상기 선택열로부터 판독된 데이타를 소정의 기대데이타값과 동시에 비교하는 복수의 각 테스트수단과, 상기 복수의 테스트수단의 결과를 제공하는 지시수단 (11)을 구비하고, 상기 선택수단(4)은 통상의 비-테스트동작중에 각 구룹내에 있는 상기 복수의 열중 하나를 선택하는 수단과, 상기 복수의 테스트수단(7a, 7b)중의 각각은 상기 복수의 열에 각각 대응하는 복수의 제1증폭수단(60)과, 제2증폭수단(73) 및 기대데이타 값을 저장하는 기대데이타입력수단(74)을 포함하며, 상기 제1증폭수단(60)은 상기 선택수단(4)에 의해서 선택된 상기 열에 대응하고 상기 제2증폭수단(73)은 통상의 판독동작중에 전류미러형증폭기를 형성하며, 상기 제1증폭수단(60)의 각각은 상기 선택수단(4)에 의해 선택된 상기 열에 대응하고 테스트동작중에 상기 대응하는 열로부터 판독된 데이타를 상기 기대데이타값과 비교하는 것을 특징으로 하는 반도체메모리 장치.
2. 제1항에 있어서, 상기 복수의 그룹에 각각 대응하는 복수의 기록 버스(W1 ,, W2,)와, 상기 복수의 그룹에 각각 대응하는 복수의 판독 버스(R1,, R2,)와, 통상의 기록동작중에 각 블럭내에 있는 상기 선택수단(4)에 의해 선택된 단일의 열을 상기 대응하는 기록용 버스(W1,, W2,)에 접속하는 연결수단 ( 65~68) 및, 상기 선택수단(4)에 의해 선택된 열에 대응하는 상기 제1증폭수단(60)을 작동하기 위한 작동수단(Q3, Q4)을 부가하는 것을 특징으로 하는 반도체메모리장치.
3. 제1항에 있어서, 상기 복수의 테스트수단(7a, 7b)의 각각은 라인모드테스트를 수행하는 것을 특징으로 하는 반도체메모리장치.
4. 복수의 워드라인(WL)과 상기 복수의 워드라인(WL)과 교차하기 위해 제공된 복수의 비트라인쌍(BL,)과, 상기 워드라인과 상기 비트라인쌍의 교차점에 제공되어 있고 상기 복수의 비트라인쌍이 인터리브방식으로 복수의 그룹으로 분리되어 있는 복수의 메모리셀(MC)을 구비한 메모리어레이(1)와, 상기 복수의 그룹에 각각 대응하는 복수의 판독용 버스(R1,, R2,)와, 상기 복수의 비트라인쌍(BL,)의 각각과 대응하는 판독용 버스(R1,, R2,)사이에 각각 제공된 복수의 제1증폭수단 (60)과, 상기 복수의 그룹에 각각 대응하는 복수의 제2증폭수단(73)과, 상기 복수의 그룹에 각각 대응하여 기대데이타값을 저장하는 복수의 기대데이타입력수단(74)과, 각 그룹내에 있는 상기 복수의 비트라인쌍중의 단지 하나를 선택하고 그리고 테스트동작중에 각 그룹내에 있는 모든 비트라인쌍을 동시에 선택하는 선택수단(4)과, 통상의 동작중에 상기 선택수단(4)에 의해서 선택된 비트라인쌍을 대응하는 기록용 버스(W1,, W2,)에 접속하는 연결수단(65~68)과, 비트라인쌍에 대응하는 제1증폭수단(60)을 작동하는 작동수단(Q3, Q4)을 포함하고, 상기 작동된 제1증폭수단(60)과 상기 제2증폭수단(73)은 통상의 판독동작중에 전류미러형 증폭기를 형성하고, 상기 작동된 제1증폭수단(60)의 각각은 테스트동작중에 상기 대응하는 비트라인쌍의 데이타를 대응하는 기대데이타값과 비교하여 그의 비교결과를 상기 대응하는 판독용 버스(R1,, R2,)에 제공하는 것을 특징으로 하는 반도체메모리장치.
5. 제4항에 있어서, 상기 복수의 그룹에 각각 대응하되, 상기 대응하는 제1증폭수단(60)으로부터 입력된 비교표시에 응답하여 에러플래그를 제공하는 복수의 에러검출수단(75)을 부가하는 것을 특징으로 하는 반도체메모리장치.
6. 제4항에 있어서, 상기 복수의 제1증폭수단의 각각은 차동증폭기(60)를 형성하는 것을 특징으로 하는 반도체메모리장치.
7. 제4항에 있어서, 상기 선택수단은 외부에서 인가된 어드레스에 응답하여서 테스트동작 중에는 각 그룹내에 있는 모든 비트라인쌍을 동시에 선택하는 복수의 선택신호를 발생하고 그리고 통상의 판독동작 및 기록동작중에는 각 그룹내에 있는 비트라인쌍을 선택하는 신호선택수단을 발생하는 열디코더수단(4)을 포함하는 것을 특징으로 하는 반도체메모리장치.
8. 제4항에 있어서, 상기 테스트동작은 라인모드테스트동작을 포함하는 것을 특징으로 하는 반도체메모리 장치.
9. 제4항에 있어서, 상기 복수의 비트라인쌍에 각각 대응하되 그 대응하는 비트라인쌍의 전위차를 증폭하는 복수의 제3증폭수단(50 ; SE, RS)과, 통상동작의 판독 및 기록시에는 상기 제3증폭수단을 작동하고 그리고 테스트동작의 기록시에는 상기 제3증폭수단을 일시적으로 작동하지 않게 하고 이어 다시 작동되게 하는 제어수단(130)을 부가하는 것을 특징으로 하는 반도체메모리장치.
10. 제9항에 있어서, 상기 복수의 증폭수단 테스트 동작의 기록시에 상기 제어수단( 130)에 의해 작동되지않게 되는 기간동안 상기 복수의 비트라인쌍의 전위를 등화하는 등화수단(Q38)을 부가하는 것을 특징으로 하는 반도체메모리장치.
11. 제4항에 있어서, 상기 복수의 그룹에 각각 대응하는 복수의 데이타버스 (DB,)와; 상기 복수의 그룹에 각각 대응하는 복수의 라인테스트버스(LB,) 및 ; 상기 복수의 그룹에 각각 대응하는 복수의 스위치수단(71, 72)을 부가하되, 상기 각각의 스위치수단은 통상의 판독동작중에 대응하는 판독용 버스(R1,, R2,)를 대응하는 데이타버스(DB,)에 접속하고 그리고 테스트동작중에 대응하는 판독용버스 (R1,, R2,)를 대응하는 라인테스트버스(LB,)에 접속하는 것을 특징으로 하는 반도체메모리장치.
12. 제11항에 있어서, 상기 테스트동작은 라인모드테스트동작을 포함하는 것을 특징으로 하는 반도체메모리장치.
13. 제11항에 있어서, 상기 반도체메모리장치를 통상의 동작모드 또는 테스트동작모드 설정하는 설정수단(8)을 부가하는 것을 특징으로 하는 반도체메모리장치.
14. 제13항에 있어서, 통상의 논리레벨보다 높은 레벨의 전압이 상기 외부단자(H)에 인가될 때 상기 반도체메모리장치를 테스트모드로 설정하기 위한 신호()를 발생하는 검출수단(8)을 포함하는 것을 특징으로 하는 반도체메모리장치.
15. 제4항에 있어서, 상기 복수의 제2증폭수단은 각각의 차동증폭기(73)를 형성하는 것을 특징으로 하는 반도체메모리장치.
16. 제15항에 있어서, 상기 차동증폭기(73)는 대칭형 차동증폭기를 포함하는 것을 특징으로 하는 반도체메모리장치.
17. 제15항에 있어서, 상기 차동증폭기(73)는 이중 차동증폭기를 포함하는 것을 특징으로 하는 반도체메모리장치.
18. 제15항에 있어서, 상기 차동증폭기(73)는 이중 대칭형 차동증폭기를 포함하는 것을 특징으로 하는 반도체메모리장치.
19. 복수의 행 및 열로 배치된 복수의 메모리셀을 구비하되, 상기 복수의 열은 인터리브방식으로 복수의 그룹으로 분리되어 있는 제1 및 제2메모리어레이(1a, 1b)와 ; 상기 제1 및 제2메모리어레이(1a, 1b)중의 하나를 선택하는 스위칭수단(Sa, Sb)과 ; 테스트동작중에 선택된 메모리어레이내에 있는 선택된 행에 있어 각 그룹내의 모든 열을 동시에 선택하는 선택수단(4)과 ; 상기 선택된 행 및 열의 메모리 셀내에 저장된 데이타를 판독하는 판독수단(3)과 ; 상기 복수의 그룹에 각각 대응하되, 각각이 상기 대응하는 그룹에 속하는 상기 선택된 열로부터 판독된 데이타를 소정의 기대데이타값과 동시에 비교하는 복수의 테스트수단(7a, 7b) 및 ; 상기 복수의 테스트수단의 결과를 제공하는 지시수단(11)을 구비하고, 상기 선택수단(11)을 구비하고, 상기 선택수단(4)은 통상의 비-테스트동작중에 각 그룹내에 있는 상기 복수의 열중 단지 하나를 선택하는 수단을 포함하며, 상기 복수의 테스트수단(7a, 7b)중의 각각은 상기 복수의 열에 각각 대응하는 복수의 제1증폭수단(60)과, 제2증폭수단(73) 및 기대데이타 값을 저장하는 기대데이타입력수단(74)을 포함하고, 상기 제1증폭수단(60)은 상기 선택수단(4)에 의해서 선택된 상기 열에 대응하고 그리고 상기 제2증폭수단(73)은 통상의 판독동작중에 전류미러형증폭기를 형성하며, 상기 제1증폭수단(60)의 각각은 선택수단(4)에 의해 선택된 상기 열에 대응하고 테스트동작중에 상기 대응하는 열로부터 판독된 데이타를 상기 기대데이타값과 비교하는 것을 특징으로 하는 반도체메모리장치.