KR20010085427A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 검사 동작 중에 효율적으로 불량 셀을 검사 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다. 지연 기록 동작(late-write operation)을 실행하는 반도체 기억 장치는 데이터를 기억하는 메모리 코어 회로와, 전회(preceding)의 기록 동작의 데이터를 저장하는 데이터 래치 회로와, 전회의 기록 동작의 어드레스와 현재의 판독 동작의 어드레스를 비교하여 어드레스의 일치·불일치를 결정하는 어드레스 비교 회로와, 통상의 판독 동작시에는 어드레스가 불일치할 경우에 상기 메모리 코어 회로에서 데이터를 판독하고 어드레스가 일치하는 경우에 상기 데이터 래치 회로에서 데이터를 판독하며 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 메모리 코어 회로에서 데이터를 판독하도록 동작을 제어하는 제어 회로를 포함한다.

Description

반도체 기억 장치{A SEMICONDUCTOR STORAGE DEVICE}
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 보다 구체적으로는 지연 기록 동작(late-write operation)을 행하는 반도체 기억 장치에 관한 것이다.
반도체 기억 장치에는 기록 동작의 타이밍 마진(timing margin)을 확보하기 위해서, 지연 기록 동작을 실행하는 것이 있다. 지연 기록 동작은 어떤 데이터에 대한 기록 명령이 입력되었을 때에 그 데이터를 코어 회로의 메모리 셀에 기록하는 일이 없이 내부 버퍼에 일단 유지한다. 그 후, 다음 데이터에 대한 기록 명령이 입력되었을 때에 처음으로 최초의 데이터를 코어 회로의 메모리 셀에 기록한다. 이후의 기록 명령에 대응하는 데이터는 데이터 버퍼에 저장되고, 다음 기록 명령이 입력될 때까지 데이터 버퍼에 그 데이터는 잔류한다.
데이터 입력으로부터 코어 회로로의 데이터 기록까지는 많은 동작 스텝이 존재하기 때문에, 한번에 입력 데이터를 코어 회로에 기록하고자 하는 경우, 기록 동작이 종료할 때까지는 시간이 걸린다. 지연 기록 동작을 실행하는 반도체 기억 장치에서는 1 회의 데이터 기록은 내부 버퍼로의 데이터 기록까지 밖에 실행하지 않는다. 따라서, 기록 동작에 걸리는 시간이 짧아도 되므로 충분한 타이밍 마진을 제공할 수 있다.
이 지연 기록 동작을 실행하는 반도체 기억 장치에 있어서는 마지막으로 기록된 데이터를 판독하는 경우에 고안이 필요하게 된다. 즉, 마지막으로 기록된 데이터는 데이터 버퍼에 저장되어 있기 때문에, 코어 회로의 데이터에 대응하는 어드레스 데이터를 판독하는 것은 아니라, 데이터 버퍼에 저장되어 있는 데이터를 판독할 필요가 있다.
이것을 실현하기 위해서, 지연 기록 동작을 행하는 반도체 기억 장치에 있어서는 입력된 판독 어드레스를 마지막으로 입력된 기록 어드레스와 비교하는 동작이 행하여진다. 양쪽의 어드레스가 일치하는 경우에는 코어 회로가 대응하는 어드레스로부터가 아니라, 데이터 버퍼로부터 데이터를 판독한다. 이것에 의해, 전회의 기록 동작에 대응하는 데이터를 판독할 수 있다.
그러나, 이와 같은 구성의 반도체 기억 장치에서는 검사 동작 모드시에, 본래부터 검사하고 싶은 어드레스의 셀에 대하여 데이터 기록·판독을 실행하는 대신에, 데이터 버퍼에 대하여 데이터 기록·판독을 실행하는 결과가 되는 경우가 있다. 이와 같은 경우, 메모리 셀의 동작의 확인이 불가능하여 불량 셀을 불량품으로서 불합격 처리할 수 없게 된다.
또한, 지연 기록 동작을 행하는 반도체 기억 장치에 있어서는 검사 동작 중에 확실하게 입력 데이터를 코어 회로에 기록하기 위해서는 동일한 기록 명령을 2 번 부여할 필요가 있다. 두번째의 기록 명령에 따라 최초의 기록 명령에 대응하는 데이터를 확실하게 코어 회로에 기록할 수 있다. 이 때, 두번째의 기록 명령에 대응하는 데이터는 데이터 버퍼에 저장되게 되지만, 다음에 어떠한 기록 명령이 입력된 시점에서, 이 데이터는 코어 회로에 기록된다. 그 결과로서, 동일한 메모리 셀에 동일한 데이터가 2 번 기록된다.
검사 동작 중에 동일한 메모리 셀에 동일한 데이터가 2 번 기록되어 버리면, 원래부터 복구 부족으로서 불합격 처리되어야 하는 불량 셀에 필요 이상으로 전하가 인가되는 결과가 되어, 복구 부족의 셀로서는 검출되지 않게 되어 버린다. 따라서, 효율적으로 불량 셀을 불합격 처리하는 것이 곤란하게 되어 버린다.
따라서, 본 발명은 검사 동작 중에 효율적으로 불량 셀을 검사 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 반도체 기억 장치의 실시예의 구성을 도시하는 도면.
도 2는 어드레스 래치 회로 및 어드레스 비교 제어 회로의 회로 구성을 도시하는 도면.
도 3은 판독 동작시의 데이터 판독 동작을 설명하기 위한 도면.
도 4는 마스크 스위치 회로, 마스크 래치 회로, 및 기록 증폭기 활성화 회로의 회로 구성을 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기억 장치
11 : 어드레스 버퍼 회로
12, 13 : 제어 버퍼 회로
14 : 데이터 입출력 버퍼
15 : 어드레스 래치 회로
16 : 로우 디코더 회로
17 : 컬럼 디코더 회로
18 : 감지 증폭기 회로
19 : 메모리 코어 회로
20 : 명령 디코더 회로
21 : 타이밍 제어기 회로
22 : 어드레스 비교 제어 회로
23 : 기록 증폭기 회로
24 : 버스 증폭기 활성화 회로
25 : 광역 데이터 버스 증폭기
26 : 입력 데이터 제어 및 래치 회로
27 : 출력 데이터 제어 회로
28 : 마스크 스위치 회로
29 : 마스크 래치 회로
30 : 기록 증폭기 활성화 회로
청구 범위 제1항에 기재된 발명에서는, 지연 기록 동작을 실행하는 반도체기억 장치는, 데이터를 기억하는 메모리 코어 회로와, 전회의 기록 동작의 데이터를 저장하는 데이터 래치 회로와, 전회의 기록 동작의 어드레스와 현재의 판독 동작의 어드레스를 비교하여 어드레스의 일치·불일치를 결정하는 어드레스 비교 회로와, 통상의 판독 동작시에는 어드레스가 불일치하는 경우에 상기 메모리 코어 회로에서 데이터를 판독하고 어드레스가 일치하는 경우에 상기 데이터 래치 회로로부터 데이터를 판독하며 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 메모리 코어 회로에서 데이터를 판독하도록 동작을 제어하는 제어 회로를 포함하는 것을 특징으로 한다.
청구 범위 제2항에 기재된 발명에서는, 청구 범위 제1항에 기재의 반도체 기억 장치는, 상기 메모리 코어 회로로부터 판독된 데이터를 증폭하는 판독 증폭기 회로와, 상기 판독 증폭기 회로에서 증폭된 데이터를 상기 반도체 기억 장치의 외부로 출력하는 데이터 입출력 버퍼를 더 포함하고, 상기 제어 회로는 통상의 판독 동작시에는 어드레스가 일치하는 경우에 상기 판독 증폭기 회로를 비활성으로 하며, 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 판독 증폭기 회로를 활성 상태로 유지하는 것을 특징으로 한다.
청구 범위 제3항에 기재된 발명에서는, 청구 범위 제1항 또는 제2항에 기재의 반도체 기억 장치에 있어서, 상기 제어 회로는 통상의 판독 동작시에는 어드레스가 일치하는 경우에 상기 데이터 래치 회로에 상기 전회의 기록 동작의 데이터를 출력시키고, 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 데이터 래치 회로에 그 전회의 기록 동작의 데이터를 출력시키지 않는 것을특징으로 한다.
청구 범위 제4항에 기재된 발명에서는, 지연 기록 동작을 실행하는 반도체 기억 장치는, 전회의 기록 동작의 어드레스와 현재의 판독 동작의 어드레스를 비교하여 어드레스의 일치·불일치를 결정하는 어드레스 비교 회로와, 통상의 판독 동작시에는 어드레스가 불일치하는 경우에 메모리 코어 회로에서 데이터를 판독하고 어드레스가 일치하는 경우에 메모리 코어 회로가 아닌 데이터 래치 회로로부터 데이터를 판독하며 검사 동작 중의 판독 동작시에는 항상 메모리 코어 회로에서 데이터를 판독하도록 동작을 제어하는 제어 회로를 포함하는 것을 특징으로 한다.
상기한 반도체 기억 장치에 있어서는 최초의 데이터 기록 동작으로 데이터를 데이터 래치 회로에 저장하고 다음 데이터 기록 동작으로 데이터 래치 회로의 데이터를 메모리 코어 회로에 기억하는 지연 기록 동작을 행하는 구성에 있어서, 통상의 판독 동작시에는 전회의 기록 어드레스와 현재의 판독 어드레스가 불일치할 경우에 메모리 코어 회로에서 데이터를 판독하고 어드레스가 일치하는 경우에 데이터 래치 회로에서 데이터를 판독하며 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 메모리 코어 회로에서 데이터를 판독하도록 제어 회로가 동작을 제어한다.
따라서, 검사 동작 모드시에, 데이터 버퍼에 대해서가 아니라, 원래부터 검사하고 싶은 어드레스의 셀에 대하여 데이터 기록·판독을 실행하는 것이 가능하게 된다. 이것에 의해, 메모리 셀 동작의 확인을 효율적으로 행하여, 불량 셀을 불합격 처리하는 것이 가능하게 된다.
청구 범위 제5항에 기재된 발명에서는, 기록 데이터의 모든 비트 중 상위 비트 또는 하위 비트 중 어느 하나를 통상 동작시에 마스크 가능한 기능을 갖는 반도체 기억 장치는 검사 동작 중에는 기록 데이터의 모든 비트를 마스크 가능하게 하는 마스크 제어 회로를 포함하는 것을 특징으로 한다.
청구 범위 제6항에 기재된 발명에서는, 청구 범위 제5항에 기재의 반도체 기억 장치는, 지연 기록 동작을 행하는 구성으로서, 전회의 기록 동작의 데이터를 저장하는 데이터 래치 회로와, 상기 데이터 래치 회로에 저장되는 그 전회의 기록 데이터를 다음 기록 동작에 있어서 증폭하는 기록 증폭기 회로와, 상기 기록 증폭기로 증폭된 데이터를 기억하는 메모리 코어 회로를 포함하고, 상기 마스크 제어 회로는 상기 메모리 코어 회로로의 데이터 기록의 모든 비트를 마스크하는 것을 특징으로 한다.
청구 범위 제7항에 기재된 발명에서는, 청구 범위 제6항에 기재의 반도체 기억 장치에 있어서, 상기 마스크 제어 회로는 상위 비트에 대한 마스크 제어 신호 및 하위 비트에 대한 마스크 제어 신호를 단락시켜 모든 비트 마스크 제어 신호를 생성하는 스위치 회로와, 상기 모든 비트 마스크 제어 신호를 1 회째의 데이터 기록 동작으로 기억하여 2 회째의 데이터 기록 동작으로 출력하는 마스크 래치 회로와, 상기 마스크 래치 회로의 출력에 따라서 상기 기록 증폭기 회로의 활성·비활성을 제어하는 기록 증폭기 활성화 회로를 포함하는 것을 특징으로 한다.
상기한 반도체 기억 장치는 기록 데이터의 모든 비트 중 상위 비트 또는 하위 비트 중 어느 하나를 통상 동작시에 마스크 가능한 기능을 갖는 구성으로서, 검사 동작 중에는 기록 데이터의 모든 비트를 마스크 가능하게 하는 마스크 제어 회로를 포함하기 때문에, 두번째의 기록 동작에 있어서의 메모리 코어 회로에 대한 데이터 기록의 모든 비트를 마스크하여, 동일한 메모리 셀에 동일한 데이터가 2 번 기록되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명에 따른 반도체 기억 장치의 실시예의 구성을 도시한다.
도 1의 반도체 기억 장치(10)는 어드레스 버퍼 회로(11), 제어 버퍼 회로(12), 제어 버퍼 회로(13), 데이터 입력 버퍼(14), 어드레스 래치 회로(15), 로우 디코더 회로(16), 컬럼 디코더 회로(17), 감지 증폭기 회로(18), 메모리 코어 회로(19), 명령 디코더 회로(20), 타이밍 제어기 회로(21), 어드레스 비교 제어 회로(22), 기록 증폭기 회로(23), 버스 증폭기 활성화 회로(24), 광역 데이터 버스 증폭기(25), 입력 데이터 제어 및 래치 회로(26), 출력 데이터 제어 회로(27), 마스크 스위치 회로(28), 마스크 래치 회로(29) 및 기록 증폭기 활성화 회로(30)를 포함한다.
제어 버퍼 회로(12)에는 제어 신호(/CE, /WE, /OE)가 입력된다. 입력된 제어 신호는 제어 버퍼 회로(12)로부터 명령 디코더 회로(20)에 공급된다. 명령 디코더 회로(20)는 이들 제어 신호를 디코드하여, 디코드 결과를 타이밍 제어기 회로(21)에 공급한다. 타이밍 제어기 회로(21)는 디코드 결과에 기초하여, 반도체 기억 장치(10)의 각부의 동작을 제어한다(도 1에는 주요 제어 경로만이 표시된다).
어드레스 버퍼 회로(11)에는 어드레스 신호가 입력된다. 입력된 어드레스 신호는 어드레스 버퍼 회로(11)로부터 어드레스 래치 회로(15)에 공급된다. 어드레스 래치 회로(15)는 공급된 어드레스 중 로우 어드레스를 로우 디코더 회로(16)에 공급하고, 컬럼 어드레스를 컬럼 디코더 회로(17)에 공급한다.
로우 디코더 회로(16)는 공급된 로우 어드레스를 디코드하여, 로우 어드레스에 대응하는 워드선을 활성화한다. 예컨대 판독 동작의 경우, 메모리 코어 회로(19)에 있어서, 로우 어드레스에 대응하는 워드선이 활성화되면, 대응하는 메모리 셀의 데이터가 감지 증폭기 회로(18)에 판독된다. 컬럼 디코더 회로(17)는 어드레스 래치 회로(15)로부터 공급된 컬럼 어드레스를 래치하여 컬럼 어드레스에 대응하는 컬럼선을 활성화한다. 컬럼선이 활성화되면, 대응하는 감지 증폭기 회로(18)의 데이터가 광역 데이터 버스를 통해 광역 데이터 버스 증폭기(25)에 공급된다.
광역 데이터 버스 증폭기(25)에 의해 데이터는 증폭되고, 칩 데이터 버스(CDB)를 통해, 출력 데이터 제어 회로(27)에 공급된다. 출력 데이터 제어 회로(27)에 공급된 데이터는 데이터 입출력 버퍼(14)를 통해 반도체 기억 장치의 외부로 판독된다.
기록 동작의 경우, 반도체 기억 장치(10)는 지연 기록 동작을 행하는 것으로, 기록 데이터 입력으로부터 메모리 코어 회로(19)의 메모리 셀로의 데이터 기록까지가, 한번의 기록 동작으로 실행되는 것은 아니고, 2 단계로 분할해서 실행된다. 우선 최초의 기록 명령에 대응하여, 데이터 입출력 버퍼(14)에 입력된 기록 데이터는 데이터 버퍼로서 기능하는 입력 데이터 제어 및 래치 회로(26)에 저장된다.다음 기록 명령이 입력되면, 입력 데이터 제어 및 래치 회로(26)에 저장되는 데이터는 칩 데이터 버스(CDB)를 통해 기록 증폭기 회로(23)에 공급되어 증폭되고, 선택된 컬럼 어드레스에 대응하는 감지 증폭기 회로(18)를 통해 선택된 로우 어드레스의 메모리 셀에 저장된다.
어드레스 래치 회로(15)는 전회의 기록 어드레스를 유지하고 있다. 데이터 판독시에는 어드레스 래치 회로(15)에 저장되어 있는 전회의 기록 어드레스와 현재의 판독 어드레스가 비교되어, 비교 결과가 어드레스 비교 정보로서 어드레스 비교 제어 회로(22)에 공급된다.
통상 동작시에는 어드레스 비교 제어 회로(22)는 판독 어드레스가 전회의 기록 어드레스와 일치하면, 일치 신호(bacz)를 하이(HIGH)로 한다. 일치 신호(bacz)가 하이가 되면, 버스 증폭기 활성화 회로(24)가 광역 데이터 버스 증폭기(25)를 비활성으로 한다. 따라서, 감지 증폭기 회로(18)로부터 판독된 데이터는 칩 데이터 버스(CDB)에는 공급되지 않는다. 동시에, 하이의 일치 신호(bacz)에 의해, 입력 데이터 제어 및 래치 회로(26)가 래치하고 있는 전회의 기록 데이터가 칩 데이터 버스(CDB)를 통해 출력 데이터 제어 회로(27)에 공급된다. 이에 따라, 판독 어드레스가 전회의 기록 어드레스와 일치하는 경우에는 입력 데이터 제어 및 래치 회로(26)가 저장되는 전회의 기록 데이터가 데이터 입출력 버퍼(14)로부터 반도체 기억 장치(10)의 외부로 판독된다.
판독 어드레스가 전회의 기록 어드레스와 일치하지 않는 경우에는 일치 신호(bacz)는 로우(LOW)이며, 광역 데이터 버스 증폭기 회로(25)는 적절한 타이밍으로 활성화되고, 또한 입력 데이터 제어 및 래치 회로(26)는 저장하는 데이터를 출력하지 않는다. 따라서, 상술한 바와 같이, 메모리 코어 회로(19)로부터의 데이터가 광역 데이터 버스 증폭기(25)를 통해 반도체 기억 장치(10)의 외부로 판독된다.
본 발명에 있어서는 검사 동작이 지정된 경우에는 어드레스 비교 제어 회로(22)에 입력되는 검사 신호(TEST1)가 로우가 된다. 이에 따라, 검사 동작 중에 있는 것을 어드레스 비교 제어 회로(22)에 지시하면, 어드레스 비교 제어 회로(22)는 항상 일치 신호(bacz)를 로우로 하도록 구성되어 있다.
따라서, 검사 동작 중에는 전회의 기록 어드레스가 금회의 판독 어드레스와 일치하는지의 여부와 상관없이, 광역 데이터 버스 증폭기 회로(25)는 적절한 타이밍으로 활성화되고, 또한 입력 데이터 제어 및 래치 회로(26)는 저장하는 데이터를 출력하지 않는다. 따라서, 메모리 코어 회로(19)로부터의 데이터가 광역 데이터 버스 증폭기(25)를 통해 판독된다.
이하에, 어드레스 래치 회로(15) 및 어드레스 비교 제어 회로(22)의 동작에 관해서 설명한다.
도 2는 어드레스 래치 회로(15) 및 어드레스 비교 제어 회로(22)의 회로 구성을 도시하는 도면이다. 도 2에 있어서, 어드레스 래치 회로(15)는 어드레스 신호의 하나의 비트에 대한 구성이 나타난다.
도 2의 어드레스 래치 회로(15)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 게이트(41∼43), 인버터(44∼54), NAND 회로(55) 및 NOR 회로(56, 57)를포함한다. 인버터(48, 49)는 래치 회로를 구성하고, 인버터(50, 51)는 별도의 래치 회로를 구성한다. 또한, 인버터(52∼54), NAND 회로(55) 및 NOR 회로(56, 57)는 어드레스를 비교하는 어드레스 비교 회로를 구성한다.
판독 개시 펄스 신호(rdpx)는 게이트(41)에 입력되고, 기록 어드레스 래치 신호(walz)는 게이트(42)에 입력된다. 또한, 기록 개시 펄스 신호(wrpx)가 게이트(43)에 입력된다. 이들 동작 타이밍에 관한 신호는 주로 타이밍 제어기 회로(21)로부터 공급된다. 또한, 각 신호 중에, "z"로 끝나는 것은 정논리의 신호를 나타내며, "x"가 마지막으로 붙어 있는 것은 부논리의 신호를 나타낸다.
어드레스 기록시에는 기록 어드레스 래치 신호(walz)가 하이가 되어 게이트(42)가 열린다. 이에 따라, 제1 기록 명령에 대한 어드레스가 어드레스 버퍼 회로(11)로부터 공급되면, 인버터(48, 49)로 이루어지는 래치에 저장된다. 제2 어드레스 기록 명령이 공급되면, 우선 최초에 기록 개시 펄스 신호(wrpx)(부논리 신호)가 로우가 된다. 이에 따라 인버터(48, 49)로 이루어지는 래치에 저장되어 있던 데이터가 게이트(43)를 통해 인버터(50, 51)로 이루어지는 래치에 저장된다. 이 데이터는 어드레스 래치 회로(15)로부터 출력되고, 로우 디코더 회로(16) 또는 컬럼 디코더 회로(17)에 공급된다. 또한, 두번째의 기록 어드레스는 기록 어드레스 래치 신호(walz)가 하이가 된 시점에서 인버터(48, 49)로 이루어지는 래치에 저장된다.
이와 같이, 전회의 기록 어드레스(상기예에서는 두번째의 기록 어드레스)는 항상 인버터(48, 49)로 이루어지는 래치에 저장되어 있다.
판독 동작시에는 판독 개시 펄스 신호(rdpx)(부논리 신호)가 로우가 되면,어드레스 버퍼 회로(11)로부터 공급되는 어드레스는 게이트(41)를 통과하여, 인버터(50, 51)로 이루어지는 래치에 저장된다. 이 데이터는 어드레스 래치 회로(15)로부터 출력되어 로우 디코더 회로(16) 또는 컬럼 디코더 회로(17)에 공급된다.
또한, 판독 동작시에는 판독 상태 신호(readz)가 하이가 되어 어드레스 비교부를 활성화시킨다. 어드레스 비교부는 활성화되면, 게이트(41)를 통해 공급되는 현재의 판독 어드레스 신호와, 인버터(48, 49)로 이루어지는 래치로부터 공급되는 전회의 기록 어드레스 신호를 비교한다. 양쪽의 어드레스 신호가 일치하는 경우, 즉 양쪽의 비트가 1이거나 양쪽의 비트가 0인 경우에, 어드레스 비교부는 하이 신호를 출력한다. 이 신호는 어드레스 비교 제어 회로(22)에 공급된다.
어드레스 비교 제어 회로(22)는 NAND 회로(60) 및 인버터(61)를 포함한다. 어드레스 비교 제어 회로(22)는 어드레스 래치 회로(15)로부터 수신하는 신호가 모두 하이일 때, 즉 모든 어드레스 비트가 일치했을 때에, 그 출력 신호인 일치 신호(bacz)를 하이로 한다. 이 일치 신호(bacz)에 의해, 판독 동작시의 데이터 판독원이 선택된다.
도 3은 판독 동작시의 데이터 판독 동작을 설명하기 위한 도면이다. 도 3에 있어서, 입력 데이터 제어 및 래치 회로(26)는 데이터의 하나의 비트에 대한 구성만을 도시한다.
도 3의 입력 데이터 제어 및 래치 회로(26)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 이루어지는 게이트(71), 2 개의 인버터로 이루어지는 래치 회로(72), 인버터(74, 75∼78), NAND 회로(79), NOR 회로(73, 80), PMOS 트랜지스터(81) 및NMOS 트랜지스터(82)를 포함한다. 또한, 버스 증폭기 활성화 회로(24)는 NAND 회로(91) 및 인버터(92, 93)를 포함한다.
기록 동작의 경우, 타이밍 제어기 회로(21)로부터의 기록 데이터 래치 펄스 신호(wdlpz)가 하이가 되면, 게이트(71)가 열려 데이터 입출력 버퍼(14)로부터 공급되는 기록 데이터가 래치(72)에 저장된다. 래치(72)에 저장된 데이터는 다음 기록 명령으로 기록 개시 펄스 신호(wrpz)가 하이가 되면, PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)로 이루어지는 회로의 출력으로서 나타나고, 인버터(77, 78)로 이루어지는 래치 회로에 저장됨과 동시에, 입력 데이터 제어 및 래치 회로(26)의 외부로 출력된다. 이 때 기록 동작 중이므로 일치 신호(bacz)는 로우이다.
판독 동작의 경우, 금회의 판독 어드레스와 전회의 기록 어드레스가 불일치할 경우, 일치 신호(bacz)는 로우이다. 따라서, PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)는 함께 오프가 되고, 출력은 하이도 로우도 아닌 부유 상태가 된다. 이 때, 버스 증폭기 활성화 회로(24)에 있어서, 일치 신호(bacz)는 로우이므로, 버스 증폭기 활성화 신호(shez)가 광역 데이터 버스 증폭기(25)에 공급되어 광역 데이터 버스 증폭기(25)를 활성화한다. 이와 같이 하여, 금회의 판독 어드레스와 전회의 기록 어드레스가 불일치할 경우, 메모리 코어 회로(19)로부터 판독된 데이터가, 감지 증폭기 회로(18) 및 광역 데이터 버스 증폭기(25)를 통해 칩 데이터 버스(CDB)에 공급되고, 또한 데이터 입출력 버퍼(14)의 출력용 버퍼(14A)를 통해 반도체 기억 장치(10)의 외부로 판독된다.
금회의 판독 어드레스와 전회의 기록 어드레스가 일치하는 경우, 일치신호(bacz)는 하이이다. 따라서, 입력 데이터 제어 및 래치 회로(26)에 있어서, PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)로 이루어지는 회로의 출력은 전회의 기록 데이터가 된다. 이 때, 버스 증폭기 활성화 회로(24)에 있어서는 일치 신호(bacz)는 하이이므로, 인버터(93)의 출력은 항상 로우가 된다. 따라서, 광역 데이터 버스 증폭기(25)는 비활성이 된다. 이와 같이 하여, 금회의 판독 어드레스와 전회의 기록 어드레스가 일치하는 경우에는 광역 데이터 버스 증폭기(25)가 비활성이 되어 입력 데이터 제어 및 래치 회로(26)가 전회의 기록 데이터를 칩 데이터 버스(CDB)에 출력 하는 것으로, 전회의 기록 데이터가 출력용 버퍼(14A)를 통해 반도체 기억 장치(10)의 외부로 판독된다.
검사 동작의 경우에는 상술한 바와 같이, 항상 일치 신호(bacz)가 로우가 된다. 따라서, 금회의 판독 어드레스와 전회의 기록 어드레스가 일치하는지의 여부에 상관없이, 입력 데이터 제어 및 래치 회로(26)에 있어서, PMOS 트랜지스터(81) 및 NMOS 트랜지스터(82)는 모두 오프가 되어 출력은 하이도 로우도 아닌 상태가 된다. 또한, 버스 증폭기 활성화 회로(24)에 의해 광역 데이터 버스 증폭기(25)는 활성화된다. 이와 같이 하여, 검사 동작의 경우에는 메모리 코어 회로(19)로부터 판독된 데이터가 감지 증폭기 회로(18) 및 광역 데이터 버스 증폭기(25)를 통해 칩 데이터 버스(CDB)에 공급되고, 또한 데이터 입출력 버퍼(14)의 출력용 버퍼(14A)를 통해 반도체 기억 장치(10)의 외부로 판독된다.
이상과 같이 하여, 검사 동작의 경우에는 금회의 판독 어드레스와 전회의 기록 어드레스가 일치하는지의 여부에 상관없이, 금회 지정된 판독 어드레스의 메모리 셀로부터 데이터를 판독할 수 있게 된다.
이하에 있어서는 검사 동작 중에 메모리 셀에 데이터를 2 회 기록하는 동작을 회피하는 구성에 관해서 설명한다.
전술한 바와 같이, 지연 기록 동작을 행하는 반도체 기억 장치에 있어서는 검사 동작 중에 확실하게 입력 데이터를 코어 회로에 기록하기 위해서는 동일한 기록 명령을 2 번 부여할 필요가 있다. 그러나, 검사 동작 중에 동일한 메모리 셀에 동일한 데이터가 2 번 기록되어 버리면, 원래부터 복구 부족으로서 불합격 처리되어야 하는 불량 셀에, 필요 이상으로 전하가 충전되는 결과가 되어 복구 부족의 셀로서는 검출되지 않게 되어 버린다.
도 1에 있어서, 본 발명에 따른 반도체 기억 장치(10)는 종래의 SRAM과 같은 인터페이스로서, 입력 데이터의 상위 비트를 마스크하는 기능 및 하위 비트를 마스크하는 기능이 설치되어 있다. 상위 비트를 마스크하기 위해서는 제어 신호(/UB)를 제어 버퍼 회로(13)에 입력하고, 하위 비트를 마스크하기 위해서는 제어 신호(/LB)를 제어 버퍼 회로(13)에 입력한다. 따라서, 이 마스크 기능을 이용하면, 기록 데이터의 두번째의 기록에 있어서, 기록 데이터를 마스크 하는 것으로 두번째의 데이터 기록을 회피할 수 있다.
단지, 종래의 SRAM과 같은 인터페이스에서는 하위 비트 또는 상위 비트 중 어느 한쪽에 밖에 마스크할 수 없기 때문에, 모든 비트를 마스크 가능한 구성을 제공할 필요가 있다.
본 발명에 따른 반도체 기억 장치(10)에 있어서는 검사 동작 중에는 검사 신호(TEST2)에 의해, 상위 비트용의 제어 신호(/UB) 및 하위 비트용의 제어 신호(/LB)를 마스크 스위치 회로(28)에서 단락시켜 모든 비트에 대한 마스크 제어 신호를 생성한다. 이 모든 비트에 대한 마스크 제어 신호를 마스크 래치 회로(29)에서 래치한다. 이 마스크 래치 회로(29)로부터 모든 비트 마스크 제어 신호를 기록 증폭기 활성화 회로(30)에 공급하고, 기록 증폭기 활성화 회로(30)를 제어하여, 기록 증폭기 회로(23)를 비활성으로 한다. 이에 따라, 본 발명에 따른 반도체 기억 장치(10)에 있어서는 2 번의 기록 동작 중에 두번째의 기록 동작을 마스크하는 것이 가능하게 된다.
도 4는 마스크 스위치 회로(28), 마스크 래치 회로(29) 및 기록 증폭기 활성화 회로(30)의 회로 구성을 나타낸 도면이다.
마스크 스위치 회로(28)는 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어지는 게이트(101) 및 인버터(102)를 포함한다. 마스크 래치 회로(29)는 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어지는 게이트(111, 112), 2개의 인버터로 이루어지는 래치 회로(115, 116) 및 인버터(113, 114)를 포함한다. 또한, 기록 증폭기 활성화 회로(30)는 인버터(121), NAND 회로(122) 및 인버터(123)를 포함한다.
마스크 스위치 회로(28)에 TEST2 신호가 입력되면, 게이트(101)가 열리고, 상위 비트용의 제어 신호(/UB) 및 하위 비트용의 제어 신호(/LB)가 단락된다. 제1 기록 명령에 대응하여 마스크 래치 회로(29)에 공급되는 기록 어드레스 래치 신호(walz)가 하이가 되면 단락된 모든 비트용의 마스크 제어 신호는 래치(115)에 저장된다. 래치(115)에 저장된 마스크 제어 신호는 제2 기록 명령에 대응하여, 마스크 래치 회로(29)에 공급되는 기록 개시 펄스 신호(wrpx)가 로우가 되면 래치(116)에 저장된다.
래치(116)에 저장된 모든 비트용의 마스크 제어 신호는 마스크 래치 회로(29)로부터 기록 증폭기 활성화 회로(30)에 공급된다. 이 마스크 제어 신호는 정논리 신호이며, 마스크하는 경우에 하이가 된다. 따라서, 인버터(121)의 출력은 로우가 되고, 기록 증폭기 활성화 회로(30)에 공급되는 기록 증폭기 활성화 신호(wepz)는 기록 증폭기 활성화 회로(30)로부터 기록 증폭기 회로(23)에 공급되지 않는다. 따라서, 기록 증폭기 회로(23)는 비활성이 되고, 두번째의 기록 동작시에는 메모리 코어 회로(19)(도 1)에 데이터가 기록되지 않는다.
또한, 마스크 스위치 회로(28)에 검사 신호(TEST2)가 공급되지 않는 경우에는 통상의 SRAM의 데이터 마스크 제어와 동일하고, 종래 기술의 범위내에 있다. 이에 관한 동작 설명 및 회로 구성의 설명은 생략한다.
또한, 상위 비트용의 제어 신호(/UB)(부논리 신호) 및 하위 비트용의 제어 신호(/LB)(부논리 신호)가 모두 로우의 경우, 검사 동작 중이라도 마스크 래치 회로(29)로부터 기록 증폭기 활성화 회로(30)에 공급되는 마스크 제어 신호(정논리 신호)는 로우가 된다. 따라서, 이 경우에는 기록 증폭기 활성화 신호(wepz)가 기록 증폭기 활성화 회로(30)로부터 기록 증폭기 회로(23)에 공급되고, 메모리 코어 회로(19)에 대한 데이터 기록이 행하여진다.
이상과 같이, 본 발명에 따른 반도체 기억 장치(10)에 있어서는 종래의 SRAM과 동일한 인터페이스로서 입력 데이터의 상위 비트를 마스크하는 기능 및 하위 비트를 마스크하는 기능이 설치되어 있고, 검사 동작 중에는 상위 비트를 마스크하는 제어 신호와 하위 비트를 마스크하는 제어 신호를 단락하여 모든 비트에 대한 마스크 제어 신호를 생성한다. 이 모든 비트 마스크 제어 신호를 이용함으로써 두번째의 기록 동작에 있어서의 메모리 코어 회로(19)에 대한 데이터 기록을 마스크하여, 동일한 메모리 셀에 동일한데이터가 2 번 기록되는 것을 방지할 수 있다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예로 한정되는 것이 아니라, 특허 청구의 범위에 기재된 범위 내에서 여러 가지의 변형이 가능하다.
본 발명에 따른 반도체 기억 장치에 있어서는 최초의 데이터 기록 동작으로 데이터를 데이터 래치 회로에 저장하고 다음의 데이터 기록 동작으로 데이터 래치 회로의 데이터를 메모리 코어 회로에 기억하는 지연 기록 동작을 행하는 구성에 있어서, 통상의 판독 동작시에는 전회의 기록 어드레스와 현재의 판독 어드레스가 불일치할 경우에 메모리 코어 회로에서 데이터를 판독하고, 어드레스가 일치하는 경우에 데이터 래치 회로에서 데이터를 판독하며, 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 메모리 코어 회로에서 데이터를 판독하도록 제어 회로가 동작을 제어한다.
따라서, 검사 동작 모드시에 데이터 버퍼에 대해서가 아니라, 원래 검사하고 싶은 어드레스의 셀에 대하여 데이터 기록·판독을 실행하는 것이 가능하게 된다. 이에 따라, 메모리 셀의 동작 확인을 효율적으로 행하여 불량 셀을 불합격 처리하는 것이 가능하게 된다.
또한, 본 발명에 따른 반도체 기억 장치는 기록 데이터의 모든 비트 중 상위 비트 또는 하위 비트 중 어느 하나를 통상 동작시에 마스크 가능한 기능을 갖는 구성으로서, 검사 동작 중에는 기록 데이터의 모든 비트를 마스크 가능하게 하는 마스크 제어 회로를 포함하기 때문에, 두번째의 기록 동작에 있어서의 메모리 코어 회로에 대한 데이터 기록의 모든 비트를 마스크하여 동일한 메모리 셀에 동일한 데이터가 2 번 기록되는 것을 방지할 수 있다.
따라서, 복구 부족으로서 불합격 처리되어야 하는 셀이 확실하게 불량 셀로서 검출되게 되고, 반도체 기억 장치의 시험에 있어서 효율적으로 불량 셀이 불합격 처리 가능하게 된다.

Claims (7)

  1. 지연 기록 동작을 실행하는 반도체 기억 장치에 있어서,
    데이터를 기억하는 메모리 코어 회로와;
    전회의 기록 동작의 데이터를 저장하는 데이터 래치 회로와;
    전회의 기록 동작의 어드레스와 현재의 판독 동작의 어드레스를 비교하여 어드레스의 일치·불일치를 결정하는 어드레스 비교 회로와;
    통상의 판독 동작시에는 어드레스가 불일치할 경우에 상기 메모리 코어 회로에서 데이터를 판독하고 어드레스가 일치하는 경우에 상기 데이터 래치 회로에서 데이터를 판독하며 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 메모리 코어 회로에서 데이터를 판독하도록 동작을 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 메모리 코어 회로로부터 판독된 데이터를 증폭하는 판독 증폭기 회로와,
    상기 판독 증폭기 회로에서 증폭된 데이터를 상기 반도체 기억 장치의 외부로 출력하는 데이터 입출력 버퍼를 더 포함하고,
    상기 제어 회로는, 통상의 판독 동작시에는 어드레스가 일치하는 경우에 상기 판독 증폭기 회로를 비활성으로 하며, 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 판독 증폭기 회로를 활성 상태로 유지하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제어 회로는 통상의 판독 동작시에는 어드레스가 일치하는 경우에 상기 데이터 래치 회로에 상기 전회의 기록 동작의 데이터를 출력시키고, 검사 동작 중의 판독 동작시에는 어드레스의 일치·불일치에 상관없이 상기 데이터 래치 회로에 그 전회의 기록 동작의 데이터를 출력시키지 않는 것을 특징으로 하는 반도체 기억 장치.
  4. 전회의 기록 동작의 어드레스와 현재의 판독 동작의 어드레스를 비교하여 어드레스의 일치·불일치를 결정하는 어드레스 비교 회로와;
    통상의 판독 동작시에는 어드레스가 불일치할 경우에 메모리 코어 회로에서 데이터를 판독하여 어드레스가 일치하는 경우에 메모리 코어 회로가 아닌 데이터 래치 회로에서 데이터를 판독하고, 검사 동작 중의 판독 동작시에는 항상 메모리 코어 회로에서 데이터를 판독하도록 동작을 제어하는 제어 회로
    를 포함하는 것을 특징으로 하는 지연 기록 동작을 실행하는 반도체 기억 장치.
  5. 기록 데이터의 모든 비트 중 상위 비트 또는 하위 비트 중 어느 하나를 통상 동작시에 마스크 가능한 기능을 갖는 반도체 기억 장치로서, 검사 동작 중에는 기록 데이터의 모든 비트를 마스크 가능하게 하는 마스크 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 반도체 기억 장치는 지연 기록 동작을 행하는 구성으로서,
    전회의 기록 동작의 데이터를 저장하는 데이터 래치 회로와,
    상기 데이터 래치 회로에 저장되는 그 전회의 기록 데이터를 다음의 기록 동작에 있어서 증폭하는 기록 증폭기 회로와,
    상기 기록 증폭기 회로에 의해 증폭된 데이터를 기억하는 메모리 코어 회로를 포함하고,
    상기 마스크 제어 회로는, 상기 메모리 코어 회로로의 데이터 기록의 모든 비트를 마스크하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 마스크 제어 회로는,
    상위 비트에 대한 마스크 제어 신호 및 하위 비트에 대한 마스크 제어 신호를 단락시켜 모든 비트 마스크 제어 신호를 생성하는 스위치 회로와,
    상기 모든 비트 마스크 제어 신호를 1 회째의 데이터 기록 동작으로 기억하고 2 회째의 데이터 기록 동작으로 출력하는 마스크 래치 회로와,
    상기 마스크 래치 회로의 출력에 따라 상기 기록 증폭기 회로의 활성·비활성을 제어하는 기록 증폭기 활성화 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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