KR100639131B1 - 반도체 장치, 반도체 기억 장치 및 테스트 모드 진입 방법 - Google Patents

반도체 장치, 반도체 기억 장치 및 테스트 모드 진입 방법 Download PDF

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Abstract

본 발명은 통상 사용시에 있어서의 테스트 모드로의 잘못된 진입을 확실하게 방지하면서, 출하시에는 각종 동작 시험을 확실하게 행할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
테스트 모드 명령에 따라 내부 회로(3, 6)를 테스트 모드에서 동작시키는 테스트 모드 제어부는, 테스트 모드 명령 따라 내부 회로(3, 6)의 적어도 일부를 비활성화시켜 데이터의 입/출력을 불가능하게 하는 제1 제어부(4, 8)와, 테스트 모드 명령에 뒤 따라서 입력되는 해제 명령에 따라 테스트 모드 명령으로 불활성화된 내부 회로를 활성화시켜 테스트 모드에서의 데이터 입/출력을 가능하게 하는 제2 제어부(4a)를 구비한다.

Description

반도체 장치, 반도체 기억 장치 및 테스트 모드 진입 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR MEMORY DEVICE AND TEST-MODE ENTRY METHOD}
도 1은 본 발명에 따르는 예시적인 반도체 장치의 개략적인 블록도.
도 2는 테스트 모드 판정 회로를 도시한 도면.
도 3은 테스트 모드 판정 회로를 도시한 도면.
도 4는 테스트 모드 출력 제어 회로를 도시한 도면.
도 5는 테스트 모드로의 진입 동작을 도시하는 타이밍 파형도.
도 6은 종래 기술에 따르는 반도체 장치의 개략적인 블록도.
도 7은 종래 기술에 따르는 반도체 장치의 테스트 모드로의 진입 동작을 도시하는 타이밍 파형도.
도 8은 입/출력 회로를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
3 : 내부 회로를 구성하는 주변 회로 및 메모리 코어부
6 : 내부 회로를 구성하는 입력/출력 회로
4 : 제1 제어부를 구성하는 테스트 모드 판정 회로
11 : 제1 제어부를 구성하는 테스트 모드 출력 제어 회로
4a : 제2 제어부(테스트 모드 판정 회로)
본 발명은 동기식 DRAM(SDRAM)의 테스트 모드 설정 회로에 관한 것이다.
동기식 DRAM은 디바이스 제조자측의 출하 시험시에 신뢰성 시험 등을 포함하는 특수한 테스트가 행해지고, 외부 클럭 신호에 동기한 명령 신호에 따라 테스트 모드로의 진입 동작이 행해진다. 이 진입 명령의 사양은 통상적으로 고객측(이하, 사용자)에게는 비공개로 되어 있지만, 사용자가 잘못하여 테스트 모드에 잘못 진입한 경우에는 그것을 인지하지 못한 채로 계속 사용하게 되고, 디바이스의 수명을 단축하는 등의 문제점이 생기기 때문에, 사용자에게 잘못된 진입 사실을 인식시킬 필요가 있다.
종래의 동기식 DRAM(SDRAM)의 테스트 모드에 사용자가 잘못 진입한 경우에는, CAS 레이턴시(latency)를 디바이스의 내부에서 디바이스 사양 밖의 동작 조건으로 자동적으로 변경함으로써 사용자에게 잘못 진입한 것을 인식시키는 방책이 채용되고 있다.
즉, CAS 레이턴시가 2 또는 3 으로 동작하고 있는 사양에 있어서, 잘못 진입한 경우에는 CAS 레이턴시를 디바이스의 사양 밖인 1로 변경하여 데이터의 입/출력 타이밍의 사양을 변경함으로써, 고객측과의 약속인 입/출력 사양의 동작을 저해하여 잘못된 진입을 인식시키고 있다.
그런데, 최근 CAS 레이턴시의 표준 사양이 1인 SDRAM이 실용화됨에 따라 잘 못 진입한 경우에 CAS 레이턴시를 1로 변경할 수 없게 되었다.
그래서, 잘못 진입한 경우에는 입/출력 회로를 하이 임피던스로 하여 데이터의 입/출력 동작을 불가능하게 함으로써, 사용자에게 잘못 진입했음을 인식시키도록 하는 것이 제안되었다.
이러한 SDRAM의 구성을 도 6을 참조하여 설명한다. 입력 버퍼 회로(1)에는 클럭 신호(CLK) 및 각종 제어 신호(CKE, CS바, RAS바, CAS바, WE바)가 입력되고, 그 입력 버퍼 회로(1)의 출력 신호는 명령 디코더(2)에 입력된다.
상기 명령 디코더(2)는 상기 제어 신호에 따라 각종 명령 신호를 생성하고, 그 명령 신호를 SDRAM의 주변 회로 및 메모리 코어부(3)와 복수의 테스트 모드 판정 회로(4)에 출력한다.
복수 비트의 어드레스 신호(A0∼An)는 어드레스 버퍼 회로(5)를 통해 상기 주변 회로 및 메모리 코어부(3)와 상기 테스트 모드 판정 회로(4)에 입력된다.
상기 주변 회로 및 메모리 코어부(3)는 명령 디코더(2)로부터 출력되는 명령 신호와, 어드레스 버퍼 회로(5)로부터 출력되는 어드레스 신호(A0∼An)에 따라 동작하고 데이터의 기록 동작 또는 판독 동작을 행한다.
상기 주변 회로 및 메모리 코어부(3)는 입/출력 회로(6)에 접속되고 그 입/출력 회로(6)는 입/출력 단자(7)에 접속된다.
그리고, 데이터의 판독 동작시에는 주변 회로 및 메모리 코어부(3)로부터 출력된 판독 데이터가 입/출력 회로(6) 및 입/출력 단자(7)를 통해 외부 회로에 출력된다.
또한, 데이터의 기록 동작시에는 입/출력 단자(7)로부터 입력된 기록 데이터가 입/출력 회로(6)를 통해 주변 회로 및 메모리 코어부(3)내의 메모리 셀에 기록된다.
상기 테스트 모드 판정 회로(4)는 복수의 테스트 모드에 각각 설치되고, 명령 디코더(2)로부터 출력되는 명령 신호와 어드레스 신호(A0∼An)에 따라 복수의 테스트 모드 중 어느 하나인지 아닌지를 판별하며, 테스트 모드인 것을 검출하면, 예컨대, 테스트 모드 신호(TEST1∼TEST4)를 상기 주변 회로 및 메모리 코어부(3)와 테스트 모드 출력 제어 회로(8)에 출력한다.
그리고, 주변 회로 및 메모리 코어부(3)는 입력된 테스트 모드 신호에 대응하는 테스트 모드에서 동작한다.
테스트 모드 출력 제어 회로(8)는 테스트 모드 신호(TEST1∼TEST4)가 디바이스의 수명을 단축시키는 것 같은 특정한 테스트 모드 신호라고 판단하면 출력 정지 신호(TESHIZ)를 상기 입/출력 회로(6)에 출력한다.
그리고, 입/출력 회로(6)에서는 출력 정지 신호(TESHIZ)가 입력되면 입/출력 단자(7)가 하이 임피던스 상태로 된다.
도 8에 입/출력 회로의 한 실시예를 도시한다. 입/출력 단자(7)에 대하여 CMOS 구성의 출력 트랜지스터(Tr1, Tr2)가 접속된다. 상기 트랜지스터(Tr1)의 게이트에는 OR 회로(9)의 출력 신호가 입력되고, 상기 트랜지스터(Tr2)의 게이트에는 NOR 회로(10a)의 출력 신호가 입력된다.
상기 OR 회로(9)에는 데이터 버스를 통해 판독 데이터(RD)가 입력되고, 상기 NOR 회로(10a)에는 상기 판독 데이터(RD)가 인버터 회로(13d)를 통해 입력된다.
또한, 상기 OR 회로(9) 및 NOR 회로(10a)에는 상기 출력 정지 신호(TESHIZ)가 입력된다.
상기 입/출력 단자(7)는 NOR 회로(5)에 입력되고, 그 NOR 회로(10b)에는 상기 출력 정지 신호(TESHIZ)가 입력된다.
이렇게 구성된 입/출력 회로에서는 출력 정지 신호(TESHIZ)가 L 레벨이면, 판독 동작시에는 판독 데이터(RD)에 따라 트랜지스터(Tr1, Tr2) 중 어느 하나가 온(ON)되고 입/출력 단자(RD)로부터 판독 데이터(RD)가 출력된다.
기록 동작시에는 입/출력 단자(7)에 입력된 기록 데이터(Din)가 NOR 회로(10b)에서 반전되어 기록 증폭기(도시하지 않음)에 출력된다.
한편, H 레벨의 출력 정지 신호(TESHIZ)가 입력되면, 트랜지스터(Tr1, Tr2)는 함께 오프(off)되어 하이 임피던스가 됨과 동시에 NOR 회로(10b)의 출력 신호는 L 레벨에 고정된다. 따라서, 이 입/출력 회로는 불활성 상태가 된다.
이렇게 구성된 SDRAM에서는 도 7에 도시한 바와 같이, 명령 신호로서 모드 레지스터 세트 명령(MRS)이 입력되고 또한 어드레스 신호(A0∼An)로서 소정의 테스트 모드를 설정하기 위한 코드 신호(Cod)가 입력되면, 테스트 모드 판정 회로(4)에서 테스트 모드인 것이 판별되어 테스트 모드 신호(TEST1∼TEST4)의 적어도 어느 하나가 출력된다.
그리고, 테스트 모드 출력 제어 회로(8)로부터 출력 정지 신호(TESHIZ)가 출력되어 출력 단자(7)가 하이 임피던스가 되고, 예컨대 판독 명령(READ)에 따라 CAS 레이턴시(3)로 출력되어야 하는 판독 데이터(DQ)의 출력이 저지된다.
이러한 동작에 의해, 사용자가 테스트 모드에 잘못 진입한 경우에는 데이터의 입/출력 동작이 자동적으로 저지되기 때문에, 사용자에 대하여 잘못된 진입을 인식시키는 것이 가능해지고, 디바이스의 수명을 단축시키는 예컨대, 번인(burn-in) 시험 모드와 같은 테스트 모드에서 디바이스를 동작시키는 것이 방지된다.
그런데, 상기와 같은 구성에서는, 디바이스 제조자측의 출하 시험시에 테스트 모드에 진입해도 상술한 바와 같이 입/출력 단자로부터 데이터의 입/출력을 행할 수 없다. 따라서, 디바이스에 스트레스를 인가하면서 기록 동작 및 판독 동작을 행하는 바와 같은 시험을 할 수 없는 큰 문제점이 있다.
본 발명의 목적은 통상 사용시에 있어서의 테스트 모드로의 잘못된 진입을 확실하게 방지하면서, 출하시에는 각종 동작 시험을 확실하게 행할 수 있는 반도체 장치를 제공하는 것이다.
테스트 모드 명령에 따라 내부 회로를 테스트 모드에서 동작시키는 테스트 모드 제어부에는, 상기 테스트 모드 명령에 따라 상기 내부 회로의 적어도 일부를 비활성화시켜 데이터의 입/출력을 불가능하게 하는 제1 제어부와, 상기 테스트 모드 명령에 뒤따라 입력되는 해제 명령에 따라 상기 테스트 모드 명령으로 적어도 일부가 비활성화된 내부 회로를 재활성화시켜 테스트 모드에서의 데이터의 입/출력을 가능하게 하는 제2 제어부를 구비한다.
도 1은 본 발명을 구체화한 SDRAM을 개략적으로 도시한 것이다. 상기 종래예와 비교하여 본 실시예는 테스트 모드 판정 회로(4a)를 부가하여 클리어 신호(CLR)를 생성하고, 출력 정지 신호(TESHIZ)를 테스트 모드 판정 회로(4a)에 입력하는 것으로, 테스트 모드 출력 제어 회로(11)의 구성을 변경한 것이고, 그 밖의 구성은 상기 종래예와 동일하다. 종래예와 동일 구성 부분의 상세한 설명은 생략한다.
상기 테스트 모드 판정 회로(4)의 구체적 구성을 도 2에 도시한다. NAND 회로(12a)에는 명령 디코더(2)로부터 테스트 모드 진입 신호로서 모드 레지스터 세트 명령(MRS)이 입력된다. 그리고, 입력 버퍼 회로(1)에 입력되는 각 제어 신호에 따라 명령 디코더(2)로부터 모드 레지스터 세트 명령(MRS)이 출력될 때, 상기 NAND 회로(12a)에는 H 레벨의 모드 레지스터 세트 명령(MRS)이 입력된다.
상기 어드레스 버퍼 회로(5)로부터 출력되는 어드레스 신호(A0∼An) 중, 특정한 복수 비트의 어드레스 신호(AD)가 NAND 회로(12b)에 입력된다. 그 어드레스 신호(AD)는 해당 테스트 모드 판정 회로(4)에서 판정해야 할 테스트 모드가 설정되는 때에는 모두 H 레벨이 된다.
상기 NAND 회로(12b)의 출력 신호는 인버터 회로(13a)에 입력되고, 그 인버터 회로(13a)의 출력 신호는 상기 NAND 회로(12a)에 입력된다.
상기 NAND 회로(12a)의 출력 신호는 NAND 회로(12c)에 입력되고, 그 NAND 회로(12c)로부터 상기 테스트 모드 신호(TEST)가 출력된다.
또한, 상기 NAND 회로(12c)의 출력 신호는 NAND 회로(12d)에 입력되고, 그 NAND 회로(12d)의 출력 신호는 상기 NAND 회로(12c)에 입력된다. 또한, 상기 NAND 회로(12d)에는 명령 디코더(2)로부터 출력되는 테스트 모드 해제 신호(PRE)가 입력된다. 이 테스트 모드 해제 신호(PRE)는 주변 회로(3) 및 메모리 코어부(3)가 속하는 뱅크의 비활성화 명령이다. 또한, 상기 NAND 회로(12c, 12d)는 래치 회로로서 동작한다.
이렇게 구성된 테스트 모드 판정 회로(4)에는 H 레벨의 모드 레지스터 세트 명령(MRS)이 입력되고, 또한 어드레스 신호(AD)가 모두 H 레벨이 되면 인버터 회로(13a)의 출력 신호가 H 레벨이 되며, NAND 회로(12a)의 입력 신호가 함께 H 레벨에 세트된다.
그러면, NAND 회로(12a)의 출력 신호는 L 레벨이 되고, NAND 회로(12c)로부터 H 레벨의 테스트 모드 신호(TEST)가 출력된다.
또한, H 레벨의 테스트 모드 해제 신호(PRE)가 입력되어 있는 상태에서는 NAND 회로(12c, 12d)의 동작에 의해 모드 레지스터 세트 명령(MRS) 및 어드레스 신호(AD)에 상관없이 테스트 모드 신호(TEST)는 H 레벨로 유지(latch)된다.
한편, NAND 회로(12a)의 출력 신호가 H 레벨로 유지되고 있는 상태에서 L 레벨의 테스트 모드 해제 신호(PRE)가 입력되면, NAND 회로(12c)의 입력 신호는 함께 H 레벨이 되고, NAND 회로(12c)로부터 출력되는 테스트 모드 신호(TEST)는 L 레벨로 리셋된다.
이 실시예에서 추가된 상기 테스트 모드 판정 회로(4a)의 구체적 구성을 도 3에 따라서 설명한다.
모드 레지스터 세트 명령(MRS)는 NAND 회로(12e)에 입력되고, 어드레스 신호(AD)는 NAND 회로(12f)에 입력된다. NAND 회로(12f)의 출력 신호는 NOR 회로(14a)에 입력된다.
이 어드레스 신호(AD)는 상기 출력 정지 신호(TESHIZ)를 해제하기 위한 소정의 어드레스 신호(A0∼An)가 입력되었을 때, 모두 H 레벨이 되도록 설정된다.
상기 테스트 모드 출력 제어 회로(11)로부터 출력되는 출력 정지 신호(TESHIZ)는 인버터 회로(13b)에 입력되고, 그 인버터 회로(13b)의 출력 신호는 NOR 회로(14a)에 입력되며, 그 NOR 회로(14a)의 출력 신호가 상기 NAND 회로(12e)에 입력된다.
상기 NAND 회로(12e)의 출력 신호는 NAND 회로(12g)에 입력되고, 상기 테스트 모드 해제 신호(PRE)는 NAND 회로(12h)에 입력된다. 상기 NAND 회로(12g, 12h)의 구성은 상기 테스트 모드 판정 회로(4)와 마찬가지이다. 그리고, NAND 회로(12g)로부터 클리어 신호(CLR)가 출력된다.
이렇게 구성된 테스트 모드 판정 회로(4a)에서는 H 레벨의 모드 레지스터 세트 명령(MRS)이 입력되고, H 레벨의 출력 정지 신호(TESHIZ)가 입력되며, 또한 어드레스 신호(AD)가 모두 H 레벨이 되면 NOR 회로(14a)의 출력 신호가 H 레벨이 되고 NAND 회로(12e)의 입력 신호가 함께 H 레벨이 된다.
그러면, NAND 회로(12e)의 출력 신호는 L 레벨이 되고, NAND 회로(12g)로부터 H 레벨의 클리어 신호(CLR)가 출력된다.
또한, H 레벨의 테스트 모드 해제 신호(PRE)가 입력되어 있는 상태에서는, NAND 회로(12g, 12h)의 동작에 의해 모드 레지스터 세트 명령(MRS) 및 어드레스 신 호(AD)에 상관없이 클리어 신호(CLR)는 H 레벨로 유지된다.
한편, NAND 회로(12e)의 출력 신호가 H 레벨에 복귀하고 있는 상태에서 L 레벨의 테스트 모드 해제 신호(PRE)가 입력되면 NAND 회로(12g)의 입력 신호는 함께 H 레벨이 되고, NAND 회로(12g)로부터 출력되는 클리어 신호(CLR)는 L 레벨로 리셋된다.
상기 테스트 모드 출력 제어 회로(11)의 구체적 구성을 도 4를 참조하여 설명한다. 테스트 모드 신호(TEST1∼TEST4)는 NOR 회로(14b, 14c)에 입력되고, 그 NOR 회로(14b, 14c)의 출력 신호는 NAND 회로(12i)에 입력된다.
상기 NAND 회로(12i)의 출력 신호는 인버터 회로(13c)에 입력된다. 상기 인버터 회로(13c)의 출력 신호는 NOR 회로(14d)에 입력되고, 그 NOR 회로(14d)에 상기 테스트 모드 판정 회로(4a)로부터 출력되는 클리어 신호(CLR)가 입력된다. 그리고, 상기 NOR 회로(14d)로부터 출력 정지 신호(TESHIZ)가 출력된다.
이러한 테스트 모드 출력 제어 회로(11)에서는 테스트 모드 신호(TEST1∼TEST4) 중 어느 하나가 H 레벨이 되면, NAND 회로(12)의 출력 신호가 H 레벨이 된다.
그렇게 되면, 인버터 회로(13c)의 출력 신호가 L 레벨이 되고, 클리어 신호(CLR)가 L 레벨이면 출력 정지 신호(TESHIZ)는 H 레벨이 된다. 또한, 클리어 신호(CLR)가 H 레벨이면 출력 정지 신호(TESHIZ)는 L 레벨이 된다.
테스트 모드 신호(TEST1∼TEST4)가 모두 L 레벨이면 NAND 회로(12i)의 입력 신호는 함께 H 레벨이 되고, 그 출력 신호는 L 레벨이 된다. 그리고, 인버터 회로(13c)의 출력 신호가 H 레벨이 되고, 출력 정지 신호(TESHIZ)는 L 레벨이 된다.
이렇게 구성된 SDRAM에는 도 5에 도시한 바와 같이, 명령 신호로서 모드 레지스터 세트 명령(MRS)이 입력되고 또한 어드레스 신호(A0∼An)로서 소정의 테스트 모드를 설정하기 위한 코드 신호(Cod1)가 입력되면, 테스트 모드 판정 회로(4)에서 테스트 모드인 것이 판별되고, 테스트 모드 신호(TEST1∼TEST4)의 적어도 어느 하나가 H 레벨이 된다.
그렇게 되면, 테스트 모드 출력 제어 회로(11)로부터 H 레벨의 출력 정지 신호(TESHIZ)가 출력되어 출력 단자(7)가 하이 임피던스가 된다.
이러한 동작에 의해, 사용자가 테스트 모드에 잘못 진입한 경우에는 상기 종래예와 마찬가지로 데이터의 입/출력 동작이 자동적으로 저지되기 때문에, 사용자에게 잘못된 진입을 인식시키는 것이 가능해지고, 디바이스의 수명을 단축시키는 번인 시험 모드와 같은 테스트 모드의 상태에서 디바이스를 동작시키는 것을 미연에 방지할 수 있다.
다음으로, 액티브 명령(ACT)에 앞서서, 재차 모드 레지스터 세트 명령(MRS)이 입력되고 또한 어드레스 신호(A0∼An)로서 출력 정지 신호(TESHIZ)의 출력을 해제하기 위한 코드 신호(Cod2)가 해제 명령으로서 입력되면, 테스트 모드 판정 회로(4a)에서는 NAND 회로(12f) 및 인버터 회로(13b)의 출력 신호가 함께 L 레벨이 되고, NAND 회로(12e)의 출력 신호가 L 레벨이 되며, NAND 회로(12g)로부터 H 레벨의 클리어 신호(CLR)가 출력된다.
테스트 모드 판정 회로(4a)로부터 H 레벨의 클리어 신호(CLR)가 출력되면, 테스트 모드 출력 제어 회로(11)에서는 테스트 모드 신호(TEST1∼TEST4)에 상관없이 L 레벨의 출력 정지 신호(TESHIZ)를 출력한다.
그렇게 하면, 입/출력 회로(6)가 재활성화되고, 주변 회로 및 메모리 코어부(3)에 대하여, 데이터의 기록 동작 및 판독 동작이 가능해지고, 예컨대, 판독 동작에서는 판독 데이터(DQ)가 CAS 레이턴시(3)로 출력된다.
이러한 동작에 의해, 고객측에 모두 비공개인 두 종류의 코드 신호(Cod1, Cod2)가 연속하여 입력되거나 혹은 리셋 동작까지 잘못 입력될 가능성은 매우 낮으므로, 디바이스의 신뢰성에 관한 사항에 대하여 고객측에는 고장 안전(fail safe) 기능을 제공하면서 시장에서의 불량율을 저감하기 위해서 필요한 디바이스 제조자측에서의 출하 시험을 확실하게 실시할 수 있다.
상기 실시예에서는 주로 데이터의 판독 동작에 관해서 설명했지만, 도 8에 도시한 바와 같이 데이터의 기록 동작에도 적용할 수 있는 것은 명백하다.
또한, 도 8에 있어서, 출력 정지 신호(TESHIZ)는 출력 트랜지스터(Tr1, Tr2)의 직전, 혹은 입력단인 NOR 회로(10b)에 입력했지만, 또한 그 전단에 입력되도록 구성하는 것도 가능하다. 예컨대, 판독 데이터를 증폭하는 판독 증폭기나, 메모리 셀에 기록을 행하는 기록 증폭기 등으로 활성화 제어를 행하는 것도 가능하다.
상술한 바와 같이 구성된 SDRAM에서는 다음에 도시하는 작용 효과를 얻을 수 있다.
(1) 사용자가 테스트 모드에 잘못 진입한 경우에는 상기 종래예와 마찬가지 로, 입/출력 단자(7)를 하이 임피던스로 하여 데이터의 입/출력 동작을 저지함으로써, 사용자에게 잘못 진입한 것을 인식시킬 수 있다. 따라서, 디바이스의 수명을 단축시키는 테스트 모드에서 동작시키는 것을 미연에 방지할 수 있다.
(2) 출하 시험시에는 모드 레지스터 세트 명령(MRS) 및 어드레스 신호(A0∼An)로서 테스트 모드를 설정하기 위한 코드 신호(Cod1)를 입력함으로써 테스트 모드에 진입하고, 계속해서 모드 레지스터 세트 명령(MRS)와, 어드레스 신호(A0∼An)로서 출력 정지 신호(TESHIZ)를 해제하기 위한 코드 신호(Cod2)를 입력함으로써 데이터의 입/출력 동작이 가능해진다. 따라서, 디바이스에 스트레스를 인가하면서 기록 동작 및 판독 동작을 행하는 바와 같은 시험을 확실하게 행할 수 있다.
(3) 어드레스 신호(A0∼An)로서 입력하는 코드 신호(Cod1, Cod2)는 모두 비공개이다. 따라서, 사용자가 모드 레지스터 세트 명령(MRS)과 동시에 코드 신호(Cod1, Cod2)를 잘못 연속하여 입력할 확률은 매우 낮다. 따라서, 사용자가 테스트 모드에 잘못 진입하고, 또한 테스트 모드에서 데이터의 입/출력 동작을 행하는 것을 미연에 방지할 수 있다.
이상 상술한 바와 같이, 본 발명은 통상 사용시에 있어서의 테스트 모드로의 잘못된 진입을 확실하게 방지하면서, 출하시에는 각종 동작 시험을 확실하게 행할 수 있는 반도체 기억 장치를 제공할 수 있다.

Claims (7)

  1. 테스트 모드 명령에 따라 내부 회로를 테스트 모드에서 동작시키는 테스트 모드 제어부를 구비한 반도체 기억 장치에 있어서,
    상기 테스트 모드 제어부는,
    상기 테스트 모드 명령에 따라 상기 내부 회로의 적어도 일부를 비활성화시켜 데이터의 입/출력을 불가능하게 하는 제1 제어부와,
    상기 테스트 모드 명령에 뒤따라 입력되는 해제 명령에 따라 상기 테스트 모드 명령으로 적어도 일부가 비활성화된 내부 회로를 활성화시켜 테스트 모드에서의 데이터의 입/출력을 가능하게 하는 제2 제어부를 구비한 것을 특징으로 하는 반도체 장치.
  2. 데이터의 기록 동작 및 판독 동작과 테스트 모드에서의 입/출력 동작을 명령 신호에 따라 선택 가능하게 한 반도체 기억 장치에 있어서,
    상기 테스트 모드를 설정하는 제1 명령 신호에 따라 내부 회로에 테스트 모드를 설정함과 동시에 데이터 입/출력 장치의 적어도 일부를 비활성화하는 제1 제어부와,
    상기 제1 명령 신호에 뒤따라 입력되는 제2 명령 신호에 따라 상기 데이터 입/출력 장치의 적어도 일부를 활성화시켜 테스트 모드에서의 데이터에 입/출력을 가능하게 하는 제2 제어부를 구비한 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제1 제어부는,
    상기 제1 명령 신호에 따라 테스트 모드 신호를 상기 내부 회로에 출력해서 해당 내부 회로를 상기 테스트 모드에서 동작시키는 제1 테스트 모드 판정 회로와,
    상기 테스트 모드 신호에 따라 상기 데이터 입/출력 장치의 적어도 일부를 비활성화하는 테스트 모드 출력 제어 회로로 구성하고,
    상기 제2 제어부는,
    상기 제2 명령 신호에 따라 클리어 신호를 상기 테스트 모드 출력 제어 회로에 출력하고, 상기 데이터 입/출력 장치의 적어도 일부를 활성화시키는 제2 테스트 모드 판정 회로로 구성한 것을 특징으로 하는 반도체 기억 장치.
  4. 테스트 모드 명령에 따라 테스트 모드에 진입하며, 내부 동작을 테스트 모드에서 기록 동작 및 판독 동작을 가능하게 하는 동시에, 해당 내부 동작의 적어도 일부를 비활성화하고, 뒤따라 입력되는 해제 명령에 기초하여 비활성화된 내부 동작을 재활성화하여 테스트 모드에서의 기록 동작 및 판독 동작을 가능하게 하는 것을 특징으로 하는 테스트 모드 진입 방법.
  5. 제4항에 있어서, 상기 내부 동작의 적어도 일부를 비활성화하는 동작은 입/출력 단자를 하이 임피던스로 하는 동작이며, 비활성화된 내부 동작을 재활성화하는 동작은 입출력 단자를 로우 임피던스로 하는 동작인 것을 특징으로 하는 테스트 모드 진입 방법.
  6. 제4항에 있어서, 상기 해제 명령은 디바이스의 리셋 명령이 입력될 때까지 유효한 것을 특징으로 하는 테스트 모드 진입 방법.
  7. 제4항에 있어서, 상기 해제 명령은 상기 테스트 모드 명령과 디바이스의 활성 명령 신호 사이에 입력하는 것을 특징으로 하는 테스트 모드 진입 방법.
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