JP2002230983A - 不揮発性半導体メモリ及びその自動消去方法／自動書き込み方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 不揮発性半導体メモリ内に有する専用制御回
路が同一チップ内のＬＳＩ回路規模の増大を招いてい
る、メモリ内のＦＵＳＥ回路の切断状態を確認できな
い、ＦＵＳＥ回路のトリミング処理はレーザー使用以外
の選択手段がないなどの課題があった。 【解決手段】 消去／書き込み／読み出しするために必
要なメモリデコーダ４と、メモリアレイ内の不揮発性ト
ランジスタのデータを、消去／書き込み／読み出しする
ために必要なチャージポンプ３と、メモリデコーダとチ
ャージポンプを制御する複数本の制御信号のそれぞれを
レジスタ１ビットに割り付けたレジスタ２と、レジスタ
に結合されたデータ処理装置１によってレジスタの内容
を更新する手段とを備え、この更新手段がレジスタの内
容を更新することによって、メモリデコーダおよびチャ
ージポンプを制御したり、メモリブロック５を消去した
り、不揮発性トランジスタとデータを書き込み／読み出
す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性トラン
ジスタを用いた不揮発性半導体メモリおよびその自動消
去／自動書き込み方法に関するものである。

【０００２】

【従来の技術】図２６は従来の不揮発性半導体メモリの
全体構成を示すブロック図であり、図において、１００
１は不揮発性半導体メモリ、１００２はメモリ／メモリ
デコーダ、１００３はチャージポンプ、１００４はＭＣ
Ｕなどを含む専用制御回路である。

【０００３】なお、メモリ／メモリデコーダ１００２は
メモリブロックとメモリデコーダをまとめたもので、メ
モリブロックには各種の集積度を有する複数個の小メモ
リブロック、センスアンプ／書き込み回路、セレクタ回
路などが含まれ、メモリデコーダにはロウ・アドレスラ
ッチ、コラム・アドレス入力バッファラッチ、ロウ／コ
ラム・アドレスプリデコーダなどが含まれる（図示しな
い）。また、チャージポンプ１００３は負電圧／正電圧
チャージポンプおよび読み出しポンプにより構成される
（図示しない）。詳細および動作説明については後述の
実施の形態を参考にされたい。

【０００４】このように、従来の不揮発性半導体メモリ
１００１は、自動消去／自動書き込み／データ読み出し
などのメモリ制御を、不揮発性半導体メモリ１００１内
に有する専用制御回路１００４を用いて実行していた。
不揮発性半導体メモリ１００１内に有する専用制御回路
１００４は、メモリの制御のみを実行する特化された回
路であり、データ処理装置と不揮発性半導体メモリを同
一チップ内に有するＬＳＩなどは、この専用制御回路１
００４の大きさが無視できない回路規模の大きさになっ
てきている。

【０００５】また、国際公開ＷＯ９９／０１８２４に
は、ＥＥＰＲＯＭ内蔵の半導体装置において、ＥＥＰＲ
ＯＭを制御するために必要な制御信号のそれぞれを、専
用制御回路では無く、フリップフロップで構成されるレ
ジスタブロックによって制御する方法が記されている。
しかし、近年のマイクロコントローラに内蔵される不揮
発性半導体メモリは、消去／書き込みに必要な電圧を発
生させるチャージポンプをチップ内部に保有するなど、
制御する信号の種類が多く、また消去／書き込み以外の
動作モードも複数存在するため、このＷＯ９９／０１８
２４に示されているフリップフロップで構成されるレジ
スタブロックによって、複数個の制御信号を同時にアク
ティブにさせたり、また動作モード毎に異なった組み合
わせの制御信号を同タイミングでアクティブにさせて制
御することはできない。

【０００６】また、従来の不揮発性半導体メモリは、複
数のメモリセルが行列状に配置されたメモリアレイで構
成されたメモリブロック中のメモリアレイをダミーメモ
リアレイと置換することができる。この置換処理は、不
揮発性半導体メモリ内にあるＦＵＳＥ回路をレーザによ
って切断して行っている。

【０００７】

【発明が解決しようとする課題】従来の不揮発性半導体
メモリおよびその自動消去／自動書き込み方法は以上の
ように構成されているので、当該メモリ内に有する専用
制御回路が、データ処理装置と不揮発性半導体メモリを
同一チップ内に有するＬＳＩの回路規模の増大をまねい
ているという課題があった。

【０００８】また、従来の不揮発性半導体メモリ内に有
するＦＵＳＥ回路は、レーザによって切断した後に切断
が上手くいっているか否かの確認を直接できないという
課題があった。

【０００９】さらに、従来の不揮発性半導体メモリは、
複数のメモリセルが行列状に配置されたメモリアレイで
構成されたメモリブロック中のメモリアレイをダミーメ
モリアレイと置換するにはＦＵＳＥ回路をレーザでトリ
ミング処理するしか方法が無く、擬似的に置換処理する
方法は無かった。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、不揮発性半導体メモリと同一チッ
プ内にあるデータ処理装置を用いて、不揮発性半導体メ
モリの自動消去／自動書き込み／データ読み出しなどを
実行することで、不揮発性半導体メモリ内に有する専用
制御回路を削除し、チップ全体の回路規模の縮小できる
不揮発性半導体メモリおよびその自動消去／自動書き込
み方法を得ることを目的とする。

【００１１】また、不揮発性半導体メモリ内に擬似的な
レジスタを設け、レジスタ値を設定することによって、
複数のメモリセルが行列状に配置されたメモリセルで構
成されたメモリブロック中のメモリアレイをダミーメモ
リアレイと置換することができる不揮発性半導体メモリ
を得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る不揮発性
半導体メモリは、不揮発性トランジスタからなる複数の
メモリセルが行列状に配置されたメモリアレイで構成さ
れたメモリブロックと、メモリアレイ内の不揮発性トラ
ンジスタのデータを、消去／書き込み／読み出しするた
めに必要なメモリデコーダと、メモリアレイ内の不揮発
性トランジスタのデータを、消去／書き込み／読み出し
するために必要なチャージポンプと、メモリデコーダと
チャージポンプを制御する複数本の制御信号のそれぞれ
をレジスタ１ビットに割り付けたレジスタと、レジスタ
の結合されたデータ処理装置によってレジスタの内容を
更新する手段と、当該更新する手段がレジスタの内容を
更新することによって、メモリデコーダおよびチャージ
ポンプを制御する手段とを備えたものである。

【００１３】この発明に係る不揮発性半導体メモリは、
レジスタの内容を更新することによって、メモリブロッ
クを消去する手段をさらに備えたものである。

【００１４】この発明に係る不揮発性半導体メモリは、
レジスタの内容を更新することによって、メモリブロッ
ク内の不揮発性トランジスタにデータを書き込む手段を
さらに備えたものである。

【００１５】この発明に係る不揮発性半導体メモリは、
レジスタの内容を更新することによって、メモリブロッ
ク内の不揮発性トランジスタのデータを読み出す手段を
さらに備えたものである。

【００１６】この発明に係る不揮発性半導体メモリの自
動消去方法は、不揮発性トランジスタからなる複数のメ
モリセルが行列状に配置されたメモリアレイで構成され
たメモリブロックと、メモリアレイ内の不揮発性トラン
ジスタのデータを、消去／書き込み／読み出しするため
に必要なメモリデコーダと、メモリアレイ内の不揮発性
トランジスタのデータを、消去／書き込み／読み出しす
るために必要なチャージポンプと、メモリデコーダとチ
ャージポンプを制御する複数本の制御信号のそれぞれを
レジスタ１ビットに割り付けたレジスタと、レジスタに
結合されたデータ処理装置によってレジスタの内容を更
新する手段とを備えた不揮発性半導体メモリにおいて、
レジスタの内容を更新することによって、メモリブロッ
クのデータを消去するものである。

【００１７】この発明に係る不揮発性半導体メモリの自
動書き込み方法は、不揮発性トランジスタからなる複数
のメモリセルが行列状に配置されたメモリアレイで構成
されたメモリブロックと、メモリアレイ内の不揮発性ト
ランジスタのデータを、消去／書き込み／読み出しする
ために必要なメモリデコーダと、メモリアレイ内の不揮
発性トランジスタのデータを、消去／書き込み／読み出
しするために必要なチャージポンプと、メモリデコーダ
とチャージポンプを制御する複数本の制御信号のそれぞ
れをレジスタ１ビットに割り付けたレジスタと、レジス
タに結合されたデータ処理装置によってレジスタの内容
を更新する手段とを備えた不揮発性半導体メモリにおい
て、レジスタの内容を更新することによって、メモリブ
ロックの不揮発性トランジスタにデータを書き込むもの
である。

【００１８】この発明に係る不揮発性半導体メモリは、
不揮発性トランジスタからなる複数のメモリセルが行列
状に配置されたメモリアレイで構成されたメモリブロッ
クと、メモリアレイと置換することのできるダミーメモ
リアレイと、ダミーメモリアレイとメモリブロック内の
１つのメモリアレイをトリミング処理によって置換する
ことのできる第１の手段と、ダミーメモリアレイとメモ
リブロック内の１つのメモリアレイをダミーメモリアレ
イを含む置換回路によらず、疑似レジスタにデータをセ
ットすることで置換することのできる第２の手段と、こ
の第２の手段によって、第１の手段で行うメモリアレイ
とダミーメモリアレイの置換を行う手段とを備えるもの
である。

【００１９】この発明に係る不揮発性半導体メモリは、
第１の手段によってダミーメモリアレイとメモリブロッ
ク内の１つのメモリアレイの置換を行う場合には、この
第２の手段による置換処理が設定されている場合でも第
１の手段による置換を優先させる手段をさらに備えたも
のである。

【００２０】この発明に係る不揮発性半導体メモリは、
第１の手段によってダミーメモリアレイとメモリブロッ
ク内の１つのメモリアレイの置換を行う情報と、この第
２の手段による置換処理の情報とを読み出して比較する
手段をさらに備えたものである。

【００２１】この発明に係る不揮発性半導体メモリは、
第２の手段による置換処理でセットされた疑似レジスタ
値を不揮発性トランジスタからなるメモリセル内に書き
込んだ後に読み出す手段を有し、第１の手段および第２
の手段による置換処理の情報とを読み出してこれらを比
較する手段をさらに備えたものである。

【００２２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１． （ブロック構成）図１はこの発明の実施の形態１による
不揮発性半導体メモリの全体構成を示すブロック図であ
り、この不揮発性半導体メモリを制御するデータ処理装
置との関係を示している。図において、１０１は不揮発
性半導体メモリ、１はデータ処理装置、２はレジスタ回
路群（レジスタ）、３はチャージポンプ、４はメモリデ
コーダ、５はメモリブロックである。

【００２３】なお、この発明の実施の形態１による不揮
発性半導体メモリ１０１は、メモリの内容を消去する自
動消去モード、任意のアドレスにデータを書き込む自動
書き込みモード、ロックビットにロック情報を書き込む
ロックビット書き込み、ロックビットの内容を読み出す
ロックビット読み出しモードの他に、メモリデータの内
容を読み出す読み出しモードがある。

【００２４】（レジスタ回路群）次に、図２はこの発明
の実施の形態１による不揮発性半導体メモリのレジスタ
回路群のブロック図であり、図において、６はポンプ／
メモリデコーダ用制御信号レジスタ、７はアドレスレジ
スタ、８はデータレジスタ、９はデータバッファ、１０
はステータスレジスタ、１１はシーケンス制御レジス
タ、１２はコンペア回路、１３は疑似ＬＴレジスタ、１
４はメモリデコーダ制御信号、１５はチャージポンプ制
御信号、１６はＡＤ（２４：０）バス（更新する手
段）、１７はＡ（２４：０）バス（更新する手段）、１
８はＤＤＢ（１５：０）バス（更新する手段）、１９は
ＤＢ（１５：０）バス（更新する手段）、１３７はレジ
スタセット信号、１３８はブロック選択信号、１３９は
信号出力信号である。

【００２５】ポンプ／メモリデコーダ用制御信号レジス
タ６は、ポンプとメモリデコーダを制御するための制御
信号がレジスタ１ビットに割り当てられた１６ビットレ
ジスタである。ＤＢ（１５：０）バス１９からの入力経
路と、レジスタ中に割り付けられた制御信号のうちチャ
ージポンプ制御信号１５としてチャージポンプ３へ出力
される経路と、レジスタ中に割り付けられた制御信号の
うちメモリデコーダ制御信号１４としてメモリデコーダ
４へ出力される経路がある。ポンプ／メモリデコーダ用
制御信号レジスタ６へのデータのセットは、データ処理
装置１から入力されるレジスタセット信号１３７をトリ
ガーにＤＢ（１５：０）バス１９から行われる。また、
メモリデコーダ制御信号１４とチャージポンプ制御信号
１５は、データ処理装置１から入力される信号出力信号
１３９をトリガーにしてメモリデコーダ４とチャージポ
ンプ３に出力される。

【００２６】アドレスレジスタ７は、自動消去、自動書
き込み、ロックビット書き込み、ロックビット読み出し
時などに、アクセスするブロックのアドレスを保持す
る。また、アドレスレジスタ７は、アドレスのインクリ
メント機能を持ち、自動消去の消去ベリファイ時でアド
レスを消去対象となるメモリブロックの最大アドレスま
でインクリメントする。アドレスレジスタ７は、ＡＤ
（２４：０）バス１６からの入力経路、Ａ（２４：０）
バス１７への出力経路がある。また、アドレスレジスタ
７へのデータのセットは、データ処理装置１から入力さ
れるレジスタセット信号１３７をトリガーにＤＢ（１
５：０）バス１９から行われる。また、アドレスレジス
タ７のアドレス値の読み出しは、レジスタ値読み出し信
号１４０によってＤＢ（１５：０）バス１９に読み出す
こともできる。さらに、アドレス値から、ブロック選択
信号１３８を生成して、メモリデコーダ４に出力してい
る。

【００２７】データレジスタ８は、自動書き込み時の書
き込みデータを保持したり、ロックビット読み出し時に
読み出したロックビット値を保持する。ＤＢ（１５：
０）バス１９からの入出力経路と、ＤＤＢバス１８から
の入出力経路がある。データレジスタ８へのデータのセ
ットは、データ処理装置１から入力されるレジスタセッ
ト信号１３７をトリガーにＤＢ（１５：０）バス１９か
ら行われる。また、データレジスタ８のアドレス値の読
み出しは、レジスタ値読み出し信号１４０によってＤＢ
（１５：０）バス１９に読み出すこともできる。

【００２８】データバッファ９は、メモリデータ読み出
し時にＤＤＢ（１５：０）バス１８の値を直接ＤＢバス
１９に出力する。ＤＤＢ（１５：０）バス１８からの入
力経路とＤＢ（１５：０）バス１９への出力経路があ
る。

【００２９】ステータスレジスタ１０は、自動消去、自
動書き込み、ロックビット書き込み時に、消去エラーや
書き込みエラー情報を保持する。ＤＢ（１５：０）バス
１９からの入力経路がある。ステータスレジスタ１０へ
のデータのセットは、データ処理装置１から入力される
レジスタセット信号１３７をトリガーにＤＢ（１５：
０）バス１９から行われる。また、ステータスレジスタ
１０のレジスタ値の読み出しは、レジスタ値読み出し信
号１４０によって、ＤＢ（１５：０）バス１９に読み出
すこともできる。

【００３０】シーケンス制御レジスタ１１は、２ビット
のレジスタである。自動消去時の、消去ベリファイ開始
ビットとエラー設定ビットがある。ＤＢ（１５：０）バ
ス１９からの入力経路と、レジスタ２ビットの情報はコ
ンペア回路１２に出力されている。自動消去中の消去エ
ラー発生時には、コンペア回路１２が、シーケンス制御
レジスタ１１のエラー設定ビットを操作する。シーケン
ス制御レジスタ１１へのデータのセットは、データ処理
装置１から入力されるレジスタセット信号１３７をトリ
ガーにＤＢ（１５：０）バス１９から行われる。また、
シーケンス制御レジスタ１１のレジスタ値の読み出し
は、レジスタ値読み出し信号１４０によってＤＢバス
（１５：０）バス１９に読み出すこともできる。

【００３１】コンペア回路１２は、自動消去中の消去ベ
リファイ時に読み出されたメモリデータと期待値を比較
する。比較した結果を元に、シーケンス制御レジスタ１
１の消去ベリファイ開始ビットとエラー設定ビットを書
き換える。

【００３２】疑似ＬＴレジスタ１３は、擬似的にビット
線を書き換える場合にデータをセットするレジスタであ
る。メモリブロック数だけレジスタが存在する。疑似Ｌ
Ｔレジスタ１３へのデータのセットは、データ処理装置
１から入力されるレジスタセット信号１３７をトリガー
にＤＢ（１５：０）バス１９から行われる。また、疑似
ＬＴレジスタ１３のレジスタ値の読み出しは、レジスタ
値読み出し信号１４０によってＤＢバス（１５：０）バ
ス１９に読み出すこともできる。さらに、疑似ＬＴレジ
スタ１３値は、直接メモリデコーダ４に出力されてい
る。またさらに、メモリデコーダ４内のＦＵＳＥ回路５
２の出力信号が、疑似レジスタ１３に出力されている。
ＦＵＳＥ回路５２の出力信号値は、疑似ＬＴレジスタ１
３９を介してＤＢ（１５：０）バス１９に出力される経
路を持っている。

【００３３】次に、図３に、この発明の実施の形態１に
よる不揮発性半導体メモリのレジスタ回路群２中の各種
レジスタに割り付けられたアドレス空間を示す。以下、
これを説明する。

【００３４】アドレスレジスタ７は、８ビットアドレス
レジスタ（ＡＤＤＲＬ）、８ビットアドレスレジスタ
（ＡＤＤＲＭ）、８ビットアドレスレジスタ（ＡＤＤＲ
Ｈ）がある。これらのアドレスレジスタ（ＡＤＤＲ
Ｌ）、アドレスレジスタ（ＡＤＤＲＭ）、アドレスレジ
スタ（ＡＤＤＲＨ）は、それぞれＥ０Ｈ、Ｅ１Ｈ、Ｅ２
Ｈに割り付けられている。

【００３５】データレジスタ８は、下位８ビットデータ
レジスタ（ＤＡＴＡＬ）と上位８ビットデータレジスタ
（ＤＡＴＡＨ）がある。データレジスタ（ＤＡＴＡＬ）
とデータレジスタ（ＤＡＴＡＨ）は、Ｅ４ＨとＥ５Ｈに
割り付けられている。

【００３６】ステータスレジスタ１０は、８ビットのレ
ジスタであり、Ｅ６Ｈに割り付けられている。

【００３７】ポンプ／メモリデコーダ用制御信号レジス
タ１、ポンプ／メモリデコーダ用制御信号レジスタ２
は、Ｅ７ＨとＥ８Ｈに割り付けられている。

【００３８】出力信号レジスタは、ＥＥＨに割り付けら
れている。出力信号レジスタに１を立てることによっ
て、信号出力信号１３９がアクティブになり、ポンプ／
メモリデコーダ用制御信号レジスタ１とポンプ／メモリ
デコーダ用制御信号レジスタ２の内容がチャージポンプ
３とメモリデコーダ４に出力される。

【００３９】シーケンス制御レジスタ１１は、８ビット
レジスタであり、Ｆ０Ｈに割り付けられている。疑似Ｌ
Ｔレジスタ０は、８ビットレジスタであり、Ｆ８Ｈに割
り付けられている。

【００４０】（レジスタ仕様） （ポンプ／メモリデコーダ用制御信号レジスタ６）次
に、図４に、ポンプ／メモリデコーダ用制御信号レジス
タ６の内容を示す。１６ビットのレジスタのうちｂ０〜
ｂ７は、ポンプ／メモリデコーダ用制御信号レジスタ６
（１）である。なお、ｂ８〜ｂ１５は、ポンプ／メモリ
デコーダ用制御信号レジスタ６（２）である。

【００４１】ポンプ／メモリデコーダ用制御信号レジス
タ６（１）のｂ０は、ＢＹＴＥ信号に割り当てられてい
る。この発明の実施の形態１による不揮発性半導体メモ
リをバイトモードでアクセスする場合には、ＢＹＴＥ信
号に“１”がセットされる。ワードアクセス時には、
“０”にセットされる。ＢＹＴＥ信号は、メモリデコー
ダ４に出力される。

【００４２】ポンプ／メモリデコーダ用制御信号レジス
タ６（１）のｂ１は、ＮＥ信号に割り当てられている。
ＮＥ信号は、この発明の実施の形態１による不揮発性半
導体メモリに搭載されている負電圧ポンプを活性化させ
る場合に“１”がセットされる。ＮＥ信号は、チャージ
ポンプ３に出力される。

【００４３】ポンプ／メモリデコーダ用制御信号レジス
タ６（１）のｂ２は、ＰＥ信号に割り当てられている。
ＰＥ信号は、この発明の実施の形態１による不揮発性半
導体メモリに搭載されている正電圧ポンプを活性化させ
る場合に“１”がセットされる。ＰＥ信号は、チャージ
ポンプ３に出力される。

【００４４】ポンプ／メモリデコーダ用制御信号レジス
タ６（１）のｂ３は、ＥＲＳ信号に割り当てられてい
る。ＥＲＳ信号は、消去パルスとして消去時に“１”が
セットされる。ＥＲＳ信号は、メモリデコーダ４に出力
される。

【００４５】ポンプ／メモリデコーダ用制御信号レジス
タ６（１）のｂ４は、ＰＧＭ信号に割り当てられてい
る。ＰＧＭ信号は、書き込みパルスとして書き込み時に
“１”がセットされる。ＰＧＭ信号は、メモリデコーダ
４に出力される。

【００４６】ポンプ／メモリデコーダ用制御信号レジス
タ６（１）のｂ５は、ＤＢＲＤ信号に割り当てられてい
る。ＤＢＲＤ信号は、メモリデータを読み出す場合に
“１”がセットされる。ＤＢＲＤ信号は、メモリデコー
ダ４に出力される。

【００４７】ポンプ／メモリデコーダ用制御信号レジス
タ６（１）のｂ６は、ＩＳＥ信号に割り当てられてい
る。ＩＳＥ信号は、メモリのデータをリードする場合に
“０”がセットされる。ＩＳＥ信号は、メモリデコーダ
４に出力される。

【００４８】ポンプ／メモリデコーダ用制御信号レジス
タ６（１）のｂ７は、ＢＬＳＨＴ信号に割り当てられて
いる。ＢＬＳＨＴ信号は、メモリのビット線をディスチ
ャージする場合に“１”がセットされる。ＢＬＳＨＴ信
号は、メモリデコーダ４に出力される。

【００４９】ポンプ／メモリデコーダ用制御信号レジス
タ６（２）のｂ８は、ＩＰＲＥＰ信号に割り当てられて
いる。ＩＰＲＥＰ信号は、自動消去中の消去前書き込み
パルスとして、消去前書き込み時に“０”にセットされ
る。ＩＰＲＥＰ信号は、メモリデコーダ４に出力され
る。

【００５０】ポンプ／メモリデコーダ用制御信号レジス
タ６（２）のｂ９は、ＬＢＣＡ信号に割り当てられてい
る。ＬＢＣＡ信号は、ロックビットアクセス時に“１”
がセットされる。ＬＢＣＡ信号は、メモリデコーダ４に
出力される。

【００５１】ポンプ／メモリデコーダ用制御信号レジス
タ６（２）のｂ１０は、ＲＥ信号に割り当てられてい
る。ＲＥ信号は、読み出しチャージポンプを活性化させ
る。ポンプ／メモリデコーダ用制御信号レジスタ６ｂの
ｂ１０はデフォルトで“１”の値である。

【００５２】（ステータスレジスタ１０）次に、図５
に、ステータスレジスタ１０の内容を示す。８ビットの
レジスタのうち、ｂ４とｂ５にステータスフラグが割り
当てられている。他のビットはリザーブビットである。

【００５３】ステータスレジスタ１０のｂ４は、書き込
みステータスビットである。自動書き込み実行時に、エ
ラーとなると“１”がセットされる。

【００５４】ステータスレジスタ１０のｂ５は、消去ス
テータスビットである。自動消去実行時に、エラーとな
ると“１”がセットされる。

【００５５】（シーケンス制御レジスタ１１）次に、図
６に、シーケンス制御レジスタ１１の内容を示す。８ビ
ットのレジスタのうち、ｂ０とｂ１にシーケンスフラグ
が割り当てられている。他のビットはリザーブビットで
ある。シーケンス制御レジスタ１１のｂ０はベリファイ
開始ビットである。自動消去中のベリファイ実行時に、
“１”がセットされる。

【００５６】シーケンス制御レジスタ１１のｂ１は、ベ
リファイステータスビットである。自動消去中のベリフ
ァイ結果でエラーが生じると“１”がセットされる。

【００５７】（疑似ＬＴレジスタ１３）次に、図７に、
疑似ＬＴレジスタ１３の内容を示す。８ビットのレジス
タのうち、ｂ０〜ｂ５には、ビット線置換のための疑似
トリミングデータが割り当てられている。また、ｂ７に
は疑似ＬＴレジスタ書き込み情報が割り当てられてい
る。他のビットはリザーブビットである。

【００５８】ｂ０〜ｂ５までのレジスタ値は、置換する
ビット線に対応したレジスタに“１”をセットすること
で、疑似的にビット線置換の実行ができる。ｂ７は、ト
リミングデータをセットした時に“１”がセットされ
る。

【００５９】（ハードウエア構成）（ポンプ／メモリデ
コーダ用制御信号レジスタ６の回路構成）次に、図８
に、ポンプ／メモリデコーダ用制御信号レジスタ６のう
ちの１ビット分の回路構成を示す。ポンプ／メモリデコ
ーダ用制御信号レジスタ６の１ビットの回路は、スレー
ブ／マスタ構成の２ビット分のレジスタで構成されてい
る。

【００６０】レジスタへの値の設定は、データ（バス
値）よりレジスタ設定値が入力され、レジスタセット信
号１３７をトリガーにして値が保持される。保持された
データは、信号出力信号１３９をトリガーにして、ポン
プ／メモリデコーダ用制御信号としてポンプ／メモリデ
コーダに出力される。信号出力信号は、図３に示した信
号出力制御レジスタがアクセスされるとアクティブにな
る信号である。また、リセット信号によってレジスタ値
は初期化される構成となっている。

【００６１】（チャージポンプ）次に、図９に、チャー
ジポンプ３のブロック図を示す。図において、２０，２
１はそれぞれ負電圧および正電圧チャージポンプ、２２
は読み出しチャージポンプ、２３は電圧切り替え回路で
あり、チャージポンプ３は、負電圧チャージポンプ２
０、正電圧チャージポンプ２１、読み出しポンプ２２か
らなる。

【００６２】このチャージポンプ３は、ポンプ／メモリ
デコーダ用制御信号レジスタ６からの信号によって制御
され、各チャージポンプの出力は、電圧切り替え回路２
３によってメモリデコーダ４とメモリブロック５に供給
される。

【００６３】負電圧チャージポンプは、消去用の負電圧
発生用のチャージポンプであり、自動消去時に負の電圧
を発生する。

【００６４】正電圧チャージポンプは、書き込み／消去
用の正電圧発生用のチャージポンプであり、書き込み時
に正の書き込み電圧を発生し、消去時に正の消去電圧を
発生する。

【００６５】読み出しチャージポンプは、読み出し／ベ
リファイ用の正電圧発生用のチャージポンプであり、読
み出し動作時に読み出し電圧を発生し、書き込み／書き
込みベリファイ時にはベリファイ電圧を発生する。

【００６６】次に、図１０に、メモリデコーダ４とメモ
リブロック５の構成図を示す。図において、２４はＸ
（ロウ）アドレスラッチ、２５はＹ（コラム）アドレス
入力バッファラッチ、２６はＸ（ロウ）アドレスプリデ
コーダ、２７はＹ（コラム）アドレスプリデコーダであ
り、２８〜３２はそれぞれメモリブロック（０）〜メモ
リブロック（４）、１３５はセンスアンプ／書き込み回
路、１３６はセレクタ回路、１３８はブロック選択信号
であり、その他の上記と同一符号は同一構成要素または
相当部分を示すものであるからその重複説明は省略し、
以下も同様とする。

【００６７】（メモリデコーダ）まず、メモリデコーダ
４は、Ｙ（コラム）アドレス入力バッファラッチ２５、
Ｘ（ロウ）アドレスラッチ２４と、Ｙ（コラム）アドレ
スプリデコーダ２７、Ｘ（ロウ）アドレスプリデコーダ
２６からなる。Ｙ（コラム）アドレス入力バッファラッ
チ２５とＸ（ロウ）アドレスラッチ２４は、アドレスレ
ジスタ７からアドレスバスを介して送られてきたアドレ
スをラッチする。ラッチされたアドレスは、Ｙ（コラ
ム）アドレスプリデコーダ２７、Ｘ（ロウ）アドレスプ
リデコーダ２６においてアドレスのプリデコーダ処理が
行われ、メモリブロック５に対してプリデコードされた
アドレスを出力する。

【００６８】（メモリブロック）そして、メモリブロッ
ク５は、８ＫＢのメモリブロック（０）２８、４ＫＢの
メモリブロック（１）２９、６０ＫＢのメモリブロック
（２）３０、１２８ＫＢのメモリブロック（３）３１、
４ＫＢのメモリブロック（４）３２、センスアンプ／書
き込み回路１３５、セレクタ回路１３６からなる。それ
ぞれのメモリブロックは、Ｘデコーダ、Ｙデコーダ、メ
モリアレイからなる。センスアンプ／書き込み回路１３
５は、それぞれのメモリブロックからの出力を受けてデ
ータバスにデータを出力する経路と、データバスの値を
センスアンプ／書き込み回路１３５とセレクタ回路１３
６を介してメモリに書き込む経路がある。

【００６９】図１１に、メモリブロック５のアドレス空
間を示す。メモリブロック（４）は、１６進数表記で、
“００１０００ｈ”〜“００１ＦＦＦｈ”のアドレス空
間を持つ。メモリブロック（３）は、１６進数表記で、
“７Ｄ１０００ｈ”〜“７ＥＦＦＦＦｈ”のアドレス空
間を持つ。メモリブロック（２）は、１６進数表記で、
“７Ｆ００００ｈ”〜“７ＦＥＦＦＦｈ”のアドレス空
間を持つ。メモリブロック（１）は、１６進数表記で、
“７ＦＦ０００Ｈ”〜“７ＦＦＦＦＨ”のアドレス空間
を持つ。メモリブロック（０）は、１６進数表記で、
“ＦＦＥ０００Ｈ”〜“ＦＦＦＦＦＨ”のアドレス空間
を持つ。

【００７０】図１２は、図１０に示すブロック中１２８
ＫＢのメモリブロック（３）の、Ｘデコーダ、Ｙデコー
ダ，メモリセルアレイ、センスアンプ／書き込み回路を
抽出して示す図であり、図において、３３はセンスアン
プ／書き込み回路、３４はＹデコーダ、３５はＸデコー
ダ、３６〜３９はトランジスタである。なお、メモリセ
ルアレイは、１つのセンスアンプ／書き込み回路３３に
結合される分のみを示している。

【００７１】Ｙデコーダ３４は、Ｙアドレスプリデコー
ダ２７からの出力を受けて、６４本のビット線（ＢＬ０
〜ＢＬ６３）から一本のビット線を選択するための６４
本の制御信号（ＣＳ０〜ＣＳ６３）を生成する。制御信
号（ＣＳ０〜ＣＳ６３）は、ビット線を選択するトラン
ジスタ３６〜３９のゲートに結合されている。

【００７２】Ｘデコーダ３５は、Ｘアドレスプリデコー
ダ２６からの出力を受けて、６４本のワード線（ＷＬ０
〜ＷＬ６３）から一本のワード線を選択制御する。

【００７３】フローティングゲートを有する不揮発性ト
ランジスタからなるメモリセル（Ｔｒ０−０〜Ｔｒ０−
６３、Ｔｒ１−０〜Ｔｒ１−６３、Ｔｒ２−０〜Ｔｒ２
−６３、Ｔｒ３−０〜Ｔｒ３−６３、…、Ｔｒ６３−０
〜Ｔｒ６３−６３）が行列状に配置されている。

【００７４】このうち、同一行に配置されたメモリセル
（Ｔｒ０−０〜Ｔｒ６３−０、Ｔｒ０−１〜Ｔｒ６３−
１、Ｔｒ０−２〜Ｔｒ６３−２、…、Ｔｒ０−６３〜Ｔ
ｒ６３−６３）には、同一ビット線（ＢＬ０〜ＢＬ６
３）がソース端子に接続されており、それぞれ異なるワ
ード線（ＷＬ０〜ＷＬ６３）がゲート端子に接続されて
いる。

【００７５】メモリデータの読み出しは、Ｘアドレスプ
リデコーダ２６、Ｙアドレスプリデコーダ２７の出力に
従って、ビット線（ＢＬ０〜ＢＬ６３）とワード線（Ｗ
Ｌ０〜ＷＬ６３）からそれぞれ一本のビット線とワード
線が選択され、選択されたビット線とワード線に接続さ
れたフローティングゲートを有する不揮発性トランジス
タからなるメモリセルの内容が、センスアンプ／書き込
み回路３３中のセンスアンプを介してデータバスに出力
される。

【００７６】また、メモリデータへの書き込みは、Ｘア
ドレスプリデコーダ２６、Ｙアドレスプリデコーダ２２
７の出力に従って、ビット線（ＢＬ０〜ＢＬ６３）とワ
ード線（ＷＬ０〜ＷＬ６３）からそれぞれ一本のビット
線とワード線が選択され、選択されたビット線とワード
線に接続されたフローティングゲートを有する不揮発性
トランジスタからなるメモリセルに、センスアンプ／書
き込み回路３３中の書き込み回路を介してデータバスの
値が書き込まれる。

【００７７】さらに、メモリデータへの消去は、消去パ
ルス（ＥＲＳ）が消去の対象となっているメモリブロッ
クに印加されると、フローティングゲートを有する不揮
発性トランジスタからなるメモリセルのゲートに正の消
去電圧が印加されメモリの内容が消去される。

【００７８】（ダミーメモリアレイ）図１３は、図１０
に示すブロック中１２８ＫＢメモリブロック（３）の、
Ｘデコーダ、Ｙデコーダ、ダミーメモリセルアレイ、ロ
ックビットセルアレイ、センスアンプ／書き込み回路、
セレクタ回路を抽出して示す図である。図において、４
０〜４３はトランジスタ、４４はセンスアンプ／書き込
み回路であり、メモリセルアレイは、１つのセンスアン
プ／書き込み回路４４に結合される分のみを示してい
る。

【００７９】Ｙデコーダ３４は、Ｙアドレスプリデコー
ダ２７からの出力を受けて、６４本のビット線（ＤＢＬ
１〜ＤＢＬ６４）から一本のビット線を選択するための
６４本の制御信号（ＣＳＳ１〜ＣＳＳ６４）を生成す
る。制御信号（ＣＳ０〜ＣＳ６３）は、ビット線を選択
するトランジスタ４１〜４３のゲートに結合されてい
る。

【００８０】Ｘデコーダ３５は、Ｘアドレスプリデコー
ダ２６からの出力を受けて、６４本のワード線（ＷＬ０
〜ＷＬ６３）から一本のワード線を選択制御する。

【００８１】また、ロックビット線（ＬＢＬ）は、メモ
リブロック毎にロック／アンロック状態を示す不揮発性
トランジスタ（Ｔｒ００−０）が繋がったビット線であ
る。

【００８２】さらに、フローティングゲートを有する不
揮発性トランジスタからなるダミーメモリセルとロック
ビットメモリセル（Ｔｒ００−０〜Ｔｒ００−６４、Ｔ
ｒ１０−０〜Ｔｒ１−６４、Ｔｒ２０−０〜Ｔｒ２０−
６４、Ｔｒ３０−０〜Ｔｒ３０−６４、…、Ｔｒ６３０
−０〜Ｔｒ６３０−６４）が行列状に配置されている。

【００８３】このうち、同一行に配置されたメモリセル
（Ｔｒ００−０〜Ｔｒ６３０−０、Ｔｒ００−１〜Ｔｒ
６３０−１、Ｔｒ００−２〜Ｔｒ６３０−２、…、Ｔｒ
００−６４〜Ｔｒ６３０−６４）には、同一ビット線
（ＤＢＬ１〜ＤＢＬ６４）がソース端子に接続されてお
り、それぞれ異なるワード線（ＷＬ０〜ＷＬ６３）がゲ
ート端子に接続されている。ＤＢＬ１〜ＤＢＬ６４は、
ダミービット線でありＬＢＬはロックビット線である。

【００８４】ダミーメモリセルデータの読み出しは、Ｘ
アドレスプリデコーダ２６、Ｙアドレスプリデコーダ２
７の出力に従って、ビット線（ＤＢＬ１〜ＤＢＬ６４）
とワード線（ＷＬ０〜ＷＬ６３）からそれぞれ一本のビ
ット線とワード線が選択され、選択されたビット線とワ
ード線に接続されたフローティングゲートを有する不揮
発性トランジスタからなるメモリセルの内容が、センス
アンプ／書き込み回路４４中のセンスアンプを介してデ
ータバスに出力される。

【００８５】また、ダミーメモリセルデータへの書き込
みは、Ｘアドレスプリデコーダ２６、Ｙアドレスプリデ
コーダ２７の出力に従って、ダミービット線（ＤＢＬ１
〜ＤＢＬ６４）とワード線（ＷＬ０〜ＷＬ６３）からそ
れぞれ一本のビット線とワード線が選択され、選択され
たダミービット線とワード線に接続されたフローティン
グゲートを有する不揮発性トランジスタからなるメモリ
セルに、センスアンプ／書き込み回路４４中の書き込み
回路を介してデータバスの値が書き込まれる。さらに、
ロックビットメモリセルデータの読み出しは、制御信号
（ＬＢＣＡ）がセレクトされ、Ｘデコーダ３５によって
ワード線（ＷＬ０）が選択され、ロックビットメモリデ
ータである不揮発性メモリトランジスタ（Ｔｒ００−
０）の値が、センスアンプ／書き込み回路４４中のセン
スアンプを介してデータバスに出力される。また、ロッ
クビットメモリへの書き込みは、制御信号（ＬＢＣＡ）
がセレクトされ、Ｘデコーダ３５によってワード線（Ｗ
Ｌ０）が選択され、ロックビットメモリデータである不
揮発性メモリトランジスタ（Ｔｒ００−０）に、センス
アンプ／書き込み回路４４中の書き込み回路を介してデ
ータゼロの値が書き込まれる。

【００８６】さらに、メモリデータへの消去は、消去パ
ルス（ＥＲＳ）が消去の対象となっているメモリブロッ
クに印加されると、フローティングゲートを有する不揮
発性トランジスタからなるメモリセルのゲートに正の消
去電圧が印加されメモリの内容が消去される。

【００８７】図１４は、ダミーメモリセルアレイ、メモ
リアレイ（０）〜メモリアレイ（３１）、センスアンプ
／書き込み回路、センスアンプ／書き込み回路（Ｄ０
用）〜センスアンプ／書き込み回路（Ｄ３１用）、セレ
クタ（０）〜セレクタ（３１）、ＤＤＢバス（１５：
０）の接続関係を示した図であり、図において、１３５
はセンスアンプ／書き込み回路であり、３３はセンスア
ンプ／書き込み回路（Ｄ０用）、４８はセンスアンプ／
書き込み回路（Ｄ３１用）、４４はセンスアンプ／書き
込み回路（ダミーメモリセルアレイ用）、４５はダミー
メモリアレイ、４６はメモリアレイ（０）、４７はメモ
リアレイ（３１）、４９はセレクタ（０）、１３６はセ
レクタ回路であり、５０はセレクタ（３１）、５１はセ
レクタ（３１）である。

【００８８】セレクタ５１は、８ビットアクセス、１６
ビットアクセス時にメモリデータを整地処理してＤＤＢ
バス（１５：０）１８に出力する。

【００８９】セレクタ（０）４９〜セレクタ（３１）５
０は、制御信号ＩＲＥＤＥＢＬ（０）〜ＩＲＥＤＥＢＬ
（３１）によってセレクトされ、置き換えるべきメモリ
アレイ（メモリアレイ０〜メモリアレイ３１）をダミー
メモリアレイと入れ替えることができる。ここで、セレ
クタ５１とセレクタ（０）４９〜セレクタ（３１）５０
をまとめてセレクタ回路１３６と称している。

【００９０】さらに、１メモリセルアレイに接合されて
いるセンスアンプ／書き込み回路４４〜センスアンプ／
書き込み回路４８をまとめて３３ビットのセンスアンプ
／書き込み回路１３５と称している。

【００９１】また、図１５に、制御信号ＩＲＥＤＥＢＬ
（３１：０）を生成するためのブロック図を示す。図に
おいて、５２はＦＵＳＥ回路（第１の手段）、５３はデ
コード回路（第２の手段）、ｂ０〜ｂ５，ｂ７は疑似Ｌ
Ｔレジスタ（疑似レジスタ）であり、制御信号ＩＲＥＤ
ＥＢＬ（３１：０）は、ＦＵＳＥ回路５２からの５ビッ
トの信号Ｉ／ＯＦＵＳＥ（４：０）、ＥｎａｂｌｅＦＵ
ＳＥ信号、疑似ＬＴレジスタｂ０〜ｂ５の出力信号、疑
似ＬＴレジスタｂ７の出力を受けてデコード回路５３に
おいて生成される。デコード回路５３は、ＦＵＳＥ回路
の内容を優先的に受け付け、ＥｎａｂｌｅＦＵＳＥ信号
がアクティブな場合には、疑似ＬＴレジスタの内容を無
視して、ＦＵＳＥ回路の内容を制御信号ＩＲＥＤＥＢＬ
（３１：０）に反映させる。

【００９２】また、図２５に、ＦＵＳＥ回路５２中のＥ
ｎａｂｌｅＦＵＳＥ信号生成回路（ａ）とＩ／ＯＦＵＳ
Ｅ信号生成回路（ｂ）を示し、（ｃ）にはリセット信号
とラッチ信号の関係を示す。図において、１４２，１４
６はＰチャネルトランジスタ、１４３，１４７はＮチャ
ネルトランジスタ、１４４，１４８はＦＵＳＥ、１４
５，１４９はラッチ回路である。

【００９３】図２５（ａ）のＥｎａｂｌｅＦＵＳＥ信号
生成回路は、リセット信号が入力されるＰチャンネルト
ランジスタ１４２と、Ｎチャンネルトランジスタ１４３
と、Ｐチャンネルトランジスタ１４２とＮチャンネルト
ランジスタ１４３に接続されたＦＵＳＥ１４４と、ＦＵ
ＳＥ１４４とＰチャンネルトランジスタ１４２に接続さ
れたラッチ回路１４５からなる。このラッチ回路１４５
は、ラッチ信号によってデータをラッチし、出力はＥｎ
ａｂｌｅＦＵＳＥ信号となっている。Ｉ／ＯＦＵＳＥ信
号生成回路はＦＵＳＥ回路５２中に五セットある。

【００９４】一方、図２５（ｂ）のＩ／ＯＦＵＳＥ信号
生成回路は、ＥｎａｂｌｅＦＵＳＥ信号が入力されるＰ
チャンネルトランジスタ１４６と、Ｎチャンネルトラン
ジスタ１４７と、Ｐチャンネルトランジスタ１４６とＮ
チャンネルトランジスタ１４７に接続されたＦＵＳＥ１
４８と、ＦＵＳＥ１４８とＰチャンネルトランジスタ１
４６に接続されたラッチ回路１４９からなる。このラッ
チ回路１４９は、ラッチ信号によってデータをラッチ
し、出力はＩ／ＯＦＵＳＥ信号となっている。ラッチ回
路１４９は、リセット信号によって初期化され、Ｅｎａ
ｂｌｅＦＵＳＥ信号がＬレベルの時は強制的にＩ／ＯＦ
ＵＳＥ信号をＬレベルにする。

【００９５】ＥｎａｂｌｅＦＵＳＥ信号生成回路中のＦ
ＵＳＥ１４４とＩ／ＯＦＵＳＥ信号生成回路中のＦＵＳ
Ｅ１４８は、レーザーによって切断することができる。
ＥｎａｂｌｅＦＵＳＥ信号は、ＥｎａｂｌｅＦＵＳＥ信
号生成回路中のＦＵＳＥ１４４を切断しなければ、リセ
ット信号入力後にＬレベルとなる。また、Ｅｎａｂｌｅ
ＦＵＳＥ信号は、ＥｎａｂｌｅＦＵＳＥ信号生成回路中
のＦＵＳＥ１４４が切断されていれば、リセット信号入
力後にＨレベルとなる。

【００９６】また、Ｉ／ＯＦＵＳＥ信号は、Ｅｎａｂｌ
ｅＦＵＳＥ信号がＨレベルの時、Ｉ／ＯＦＵＳＥ信号生
成回路中のＦＵＳＥ１４８が切断されていなければ、リ
セット信号入力後にＬレベルとなる。さらにまた、Ｉ／
ＯＦＵＳＥ信号は、ＥｎａｂｌｅＦＵＳＥ信号がＨレベ
ルの時、Ｉ／ＯＦＵＳＥ信号生成回路中のＦＵＳＥ１４
８が切断されていればリセット信号入力後にＨレベルと
なる。

【００９７】そして、図１６に、ＦＵＳＥ回路トリミン
グ仕様（ａ）と疑似ＬＴレジスタトリミング仕様（ｂ）
を示す。ＦＵＳＥ回路トリミングでは、ＥｎａｂｌｅＦ
ＵＳＥ＝Ｈレベル、Ｉ／ＯＦＵＳＥ（４：０）＝Ｌレベ
ルの場合、ＩＯＥＤＥＢＬ（０）信号がアクティブにな
り、図１４に示すメモリセルアレイ（０）４６がダミー
メモリセルアレイ４５に置き換えられる。

【００９８】また、疑似ＬＴレジスタトリミング仕様で
は、疑似ＬＴレジスタ出力ｂ５＝Ｈレベル、疑似ＬＴレ
ジスタ出力ｂ４〜ｂ０＝Ｌレベルの場合、ＩＯＥＤＥＢ
Ｌ（０）信号がアクティブになり、図１４に示すメモリ
セルアレイ（０）４６がダミーメモリセルアレイ４５に
置き換えられる。本回路を用いれば、ＦＵＳＥ回路にお
いてトリミングを行う前に、疑似ＬＴレジスタ１３へデ
ータをセットすることにより、仮想的に置換が可能とな
る。

【００９９】さらに、図２４に置換されるパターンのい
くつかの例を示す。まずＦＵＳＥ回路出力によって置換
されるの場合を示す。パターンでは、ＦＵＳＥ回路
の出力はメモリセルアレイ（０）〜（７）をそれぞれダ
ミーメモリセルアレイに置き換える出力を示している
が、疑似ＬＴレジスタの出力は、メモリセルアレイ２４
〜３１をそれぞれダミーメモリセルアレイに置き換える
出力を示している。しかし、デコード回路５３は、ＦＵ
ＳＥ回路の内容を優先的に受け付け、ＥｎａｂｌｅＦＵ
ＳＥ信号がアクティブな場合には疑似ＬＴレジスタの内
容を無視してＦＵＳＥ回路の内容を制御信号ＩＲＥＤＥ
ＢＬ（３１：０）に反映させるので、パターンではメ
モリセルアレイ（０）〜（７）をそれぞれダミーメモリ
セルアレイに置き換える。

【０１００】さらにまた、疑似ＬＴレジスタ出力によっ
て置換されるパターンを示す。パターンでは、ＦＵ
ＳＥ回路の出力はどこのメモリセルの置換も示していな
いが、疑似ＬＴレジスタの出力は、メモリセルアレイ
（８）〜（１５）をそれぞれダミーメモリセルアレイに
置き換える出力を示している。この場合、デコード回路
５３は、疑似ＬＴレジスタの内容を制御信号ＩＲＥＤＥ
ＢＬ（３１：０）に反映させるので、パターンではメ
モリセルアレイ（８）〜（１５）をそれぞれダミーメモ
リセルアレイに置き換える。

【０１０１】またさらに、ＦＵＳＥ回路出力によって置
換されるパターンの場合を示す。パターンでは、Ｆ
ＵＳＥ回路の出力はメモリセルアレイ１６〜２３をそれ
ぞれダミーメモリセルアレイに置き換える出力を示して
おり、疑似ＬＴレジスタの出力も、メモリセルアレイ１
６〜２３をそれぞれダミーメモリセルアレイに置き換え
る出力を示している。しかし、デコード回路５３はＦＵ
ＳＥ回路の内容を優先的に受け付け、ＥｎａｂｌｅＦＵ
ＳＥ信号がアクティブな場合には、疑似ＬＴレジスタの
内容を無視してＦＵＳＥ回路の内容を制御信号ＩＲＥＤ
ＥＢＬ（３１：０）に反映させるので、パターンでは
メモリセルアレイ（１６）〜（２３）をそれぞれダミー
メモリセルアレイに置き換える。

【０１０２】最後に、何処も置換されないパターンの
場合を示す。パターンでは、ＦＵＳＥ回路も疑似ＬＴ
レジスタの出力もどこのメモリセルの置換も示していな
い。この場合、デコード回路５３は、どこのメモリセル
も置き換えない。

【０１０３】疑似ＬＴレジスタ値は、図２に示すＤＢ
（１５：０）バス１９を介してデータ処理装置１に読み
出すことができる。また、ＦＵＳＥ回路出力値も、図２
に示す疑似ＬＴレジスタ１３とＤＢ（１５：０）バス１
９経由でデータ処理装置１に読み出すことができる。デ
ータ処理装置１では、読み出した値の二つの値を比較処
理する。またさらに、疑似ＬＴレジスタ値は、フラッシ
ュメモリへの書き込みデータとして、図１に示すメモリ
ブロック５中のメモリブロック（０）中へ書き込み処理
する。書き込んだ疑似ＬＴレジスタ値は、ＦＵＳＥ回路
５２のＦＵＳＥをレーザー処理する前に読み出し、どの
ＦＵＳＥを切断すべきかを決定する。

【０１０４】（動作説明） （自動消去）次に、この発明の実施の形態１による不揮
発性半導体メモリの自動消去の動作を、図１７のフロー
チャートを用いて説明する。この場合の自動一括消去で
は、図１０に示したブロック（０）２８、ブロック
（１）２９、ブロック（２）３０、ブロック（３）３
１、ブロック（４）３２のいずれかのブロックを消去の
対象にする。

【０１０５】モードエントリー後、まずロックビットチ
ェックステップＳＴ５４を行う。ロックビットチェック
ステップＳＴ５４では、消去の対象となるメモリブロッ
クのロックビット情報を読み出し消去可能か否かを判断
する。ロックビット情報を読み出した結果、ロック状態
であった場合には消去エラーステップＳＴ６０として処
理を終了する。また、アンロック状態であった場合に
は、次の消去前書き込みステップＳＴ５５のフェーズ
（段階）に移行する。ここで、ロック状態であっても、
強制消去モードである場合には次の消去前書き込みステ
ップＳＴ５５のフェーズに移行する。

【０１０６】消去前書き込みステップＳＴ５５のフェー
ズでは、消去対象となっているメモリブロックに対し、
データ“０”を書き込む動作を行う。

【０１０７】消去前書き込みステップＳＴ５５のフェー
ズでは、順次アドレスをインクリメントさせながら３２
ビット単位で書き込んでいく。消去前書き込みステップ
ＳＴ５５のフェーズ終了後、消去パルス印加ステップＳ
Ｔ５６のフェーズに移行する。

【０１０８】消去パルス印加ステップＳＴ５６のフェー
ズでは、消去パルスを消去対象となっているメモリブロ
ックのみに印加して消去動作を行う。消去パルス印加ス
テップＳＴ５６のフェーズ終了後、消去ベリファイステ
ップＳＴ５７のフェーズに移行する。

【０１０９】消去ベリファイステップＳＴ５７のフェー
ズでは、消去対象となっているメモリブロックに対し
て、最下位アドレスから最上位アドレスまでアドレスを
インクリメントさせながら消去ベリファイ処理を行う。
消去ベリファイステップＳＴ５７のフェーズで、ベリフ
ァイフェイル（不良）が生じた場合、再消去を行うため
に再消去前処理ステップＳＴ５８のフェーズに移行す
る。

【０１１０】再消去前処理ステップＳＴ５８のフェーズ
では、再消去前処理回数を１だけインクリメントさせ、
処理を消去パルス印加ステップＳＴ５６フェーズに再度
移行させる。

【０１１１】消去パルス印加ステップＳＴ５６のフェー
ズでは、再び消去動作を行う。消去パルス印加ステップ
ＳＴ５６のフェーズ終了後、再度消去ベリファイステッ
プＳＴ５７のフェーズに移行する。消去ベリファイステ
ップＳＴ５７のフェーズでは、前回消去ベリファイに失
敗したアドレスから再びベリファイを開始する。

【０１１２】消去パルス印加ステップＳＴ５６のフェー
ズ、消去ベリファイステップＳＴ５７のフェーズ、再消
去前処理ステップＳＴ５８のフェーズでは、消去ベリフ
ァイステップＳＴ５７のフェーズで最終アドレスまでベ
リファイが行われるか、あるいは、再消去前処理ステッ
プＳＴ５８のフェーズで再消去前処理回数の値が最大値
になるまでループ処理が続けられる。

【０１１３】再消去前処理ステップＳＴ５８のフェーズ
で再消去前処理回数の値が最大値に到達すると、消去エ
ラー終了ステップＳＴ６０として処理が終了する。ま
た、消去ベリファイステップＳＴ５７のフェーズで最終
アドレスまでベリファイが進むと正常終了ステップＳＴ
５９として、自動消去の処理を終了する。

【０１１４】（タイミングチャート）次に、この発明の
実施の形態１による不揮発性半導体メモリの自動消去の
動作を、図１８のタイミングチャートと、図２に示した
レジスタ回路群２と、図４に示したポンプ／メモリデコ
ーダ用制御信号レジスタ６（１）および（２）の内容
と、図８に示したポンプ／メモリデコーダ用制御信号レ
ジスタ６の内容を用いて説明する。図１８に示す各信号
線は、図４に示したポンプ／メモリデコーダ用制御信号
レジスタ６の各ビットに割り当てられた信号である。

【０１１５】まず、図１８の６１のタイミングでこの発
明の実施の形態１による不揮発性半導体メモリの自動消
去の動作が開始する。

【０１１６】次に、ロックビットチェックについて説明
する。図１８において、ロックビットチェックの期間は
６１〜６７の間である。図１８の６２のタイミングで
は、図１８の６３のタイミングでＤＢＲＤ信号とＬＢＣ
Ａ信号をＨレベルに、ＩＳＥ信号をＬレベルにするた
め、図１８の６２のタイミングで各信号線の値をレジス
タのスレーブ側にセットする。レジスタへの値のセット
は、図２に示したポンプ／メモリデコーダ用制御信号レ
ジスタ６にＤＢバスを介して、データ処理装置１が値を
セットする。図１８の６３のタイミングでは、図８に示
した信号出力信号をイネーブルにすることによって、Ｄ
ＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号を
Ｌレベルにする。

【０１１７】次に、図１８の６４のタイミングでは、図
１８の６５のタイミングでＤＢＲＤ信号とＬＢＣＡ信号
をＬレベルに、ＩＳＥ信号をＢＬＳＨＴ信号をＨレベル
にするため、図１８の６４のタイミングで各信号線の値
をレジスタのスレーブ側にセットする。レジスタへの値
のセットは、図２に示したポンプ／メモリデコーダ用制
御信号レジスタ２にＤＢバスを介して、データ処理装置
１が値をセットする。図１８の６５のタイミングでは、
図８に示した信号出力信号をイネーブルにすることによ
って、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳ
Ｅ信号をＢＬＳＨＴ信号をＨレベルにする。

【０１１８】次に、図１８の６６のタイミングでは、図
１８の６７のタイミングでＢＬＳＨＴ信号をＬレベルに
するため、図１８の６６のタイミングで各信号線の値を
レジスタのスレーブ側にセットする。レジスタへの値の
セットは、図１８に示したポンプ／メモリデコーダ用制
御信号レジスタ６にＤＢバスを介して、データ処理装置
１が値をセットする。図１８の６７のタイミングでは、
図８に示した信号出力信号をイネーブルにすることによ
って、ＢＬＳＨＴ信号をＬレベルにする。

【０１１９】次に、消去前書き込みについて説明する。
図１８において、消去前書き込みの期間は、６７〜７３
の間である。図１８の６８のタイミングでは、図１８の
６９のタイミングでＩＰＲＥＰ信号をＬレベルにするた
め、図１８の６８のタイミングで各信号線の値をレジス
タのスレーブ側にセットする。レジスタへの値のセット
は、図１８に示したポンプ／メモリデコーダ用制御信号
レジスタ６にＤＢバスを介して、データ処理装置１が値
をセットする。図１８の６９のタイミングでは、図８に
示した信号出力信号をイネーブルにすることによって、
ＩＰＲＥＰ信号をＬレベルにする。

【０１２０】次に、図１８の７０のタイミングでは、図
１８の７１のタイミングでＩＰＲＥＰ信号とＢＬＳＨＴ
信号をＨレベルにするため、図１８の７０のタイミング
で各信号線の値をレジスタのスレーブ側にセットする。
レジスタへの値のセットは、図２に示したポンプ／メモ
リデコーダ用制御信号レジスタ６にＤＢバスを介して、
データ処理装置１が値をセットする。図１８の７１のタ
イミングでは、図８に示した信号出力信号をイネーブル
にすることによって、ＩＰＲＥＰ信号とＢＬＳＨＴ信号
をＨレベルにする。

【０１２１】次に、図１８の７２のタイミングでは、図
１８の７３のタイミングでＢＬＳＨＴ信号をＬレベルに
するため、図１８の７２のタイミングで各信号線の値を
レジスタのスレーブ側にセットする。レジスタへの値の
セットは、図２に示したポンプ／メモリデコーダ用制御
信号レジスタ６にＤＢバスを介して、データ処理装置１
が値をセットする。図１８の７３のタイミングでは、図
８に示した信号出力信号をイネーブルにすることによっ
て、ＢＬＳＨＴ信号をＬレベルにする。

【０１２２】次に、消去パルス印加と消去ベリファイに
ついて説明する。図１８において、消去パルス印加の期
間は、７３〜７９の間である。また、消去ベリファイ期
間は、７９〜８３の間である。図１８の７４のタイミン
グでは、図１８の７５のタイミングでＮＥ信号とＥＲＳ
信号をＨレベルにするため、図１８の７４のタイミング
で各信号線の値をレジスタのスレーブ側にセットする。
レジスタへの値のセットは、図２に示したポンプ／メモ
リデコーダ用制御信号レジスタ６にＤＢバスを介して、
データ処理装置１が値をセットする。図１８の７５のタ
イミングでは、図８に示した信号出力信号をイネーブル
にすることによって、ＮＥ信号とＥＲＳ信号をＨレベル
にする。

【０１２３】次に、図１８の７６のタイミングでは、図
１８の７７のタイミングでＮＥ信号とＥＲＳ信号をＬレ
ベルに、ＢＬＳＨＴ信号をＨレベルにするため、図１８
の７６のタイミングで各信号線の値をレジスタのスレー
ブ側にセットする。レジスタへの値のセットは、図２に
示したポンプ／メモリデコーダ用制御信号レジスタ６に
ＤＢバスを介して、データ処理装置１が値をセットす
る。図１８の７７のタイミングでは、図８に示した信号
出力信号をイネーブルにすることによって、ＮＥ信号と
ＥＲＳ信号をＬレベルに、ＢＬＳＨＴ信号をＨレベルに
する。

【０１２４】次に、図１８の７８のタイミングでは、図
１８の７９のタイミングでＢＬＳＨＴ信号とＩＳＥ信号
をＬレベルに、ＤＢＲＤ信号をＨレベルにするため、図
１８の７８のタイミングで各信号線の値をレジスタのス
レーブ側にセットする。レジスタへの値のセットは、図
２に示したポンプ／メモリデコーダ用制御信号レジスタ
６にＤＢバスを介して、データ処理装置１が値をセット
する。図１８の７９のタイミングでは、図８に示した信
号出力信号をイネーブルにすることによって、ＢＬＳＨ
Ｔ信号とＩＳＥ信号をＬレベルに、ＤＢＲＤ信号をＨレ
ベルにする。

【０１２５】次に、図１８の８０のタイミングでは、図
１８の８１のタイミングでＤＢＲＤ信号をＬレベルに、
ＩＳＥ信号をＨレベルにするため、図１８の８０のタイ
ミングで各信号線の値をレジスタのスレーブ側にセット
する。レジスタへの値のセットは、図２に示したポンプ
／メモリデコーダ用制御信号レジスタ６にＤＢバスを介
して、データ処理装置１が値をセットする。図１８の８
０のタイミングでは、図８に示した信号出力信号をイネ
ーブルにすることによって、ＤＢＲＤ信号をＬレベル
に、ＩＳＥ信号をＨレベルにする。

【０１２６】消去ベリファイの期間は、ベリファイでフ
ェイルするか、消去の対象となっているメモリブロック
の最大アドレスまで反復する。最大アドレスに達した場
合、図１８の８３のタイミングでＰＥ信号をＬレベルに
するため、図１８の８２のタイミングで各信号線の値を
レジスタのスレーブ側にセットする。レジスタへの値の
セットは、図２に示したポンプ／メモリデコーダ用制御
信号レジスタ６にＤＢバスを介して、データ処理装置１
が値をセットする。図１８の８２のタイミングでは、図
８に示した信号出力信号をイネーブルにすることによっ
てＰＥ信号をＬレベルにする。消去ベリファイでフェイ
ルすれば、再度７３のタイミングに戻り消去パルス印加
を実行する。

【０１２７】図１８には、レジスタセット信号と信号出
力信号を併せて示している。レジスタへの値のセット
は、レジスタセット信号を用いて行う。また、各信号線
の出力は信号出力信号を用いて行う。

【０１２８】（自動書き込み）次に、この発明の実施の
形態１による不揮発性半導体メモリの自動書き込み動作
を、図１９のフローチャートを用いて説明する。

【０１２９】モードエントリー後、まずロックビットチ
ェックステップＳＴ８４を行う。ロックビットチェック
では、書き込みの対象となるメモリブロックのロックビ
ット情報を読み出し、書き込み可能か否かを判断する。
強制書き込みモードである場合には、ロックビット情報
によらず自動書き込みを実行する。

【０１３０】また、非強制書き込みモードでロック状態
にある時は、書き込みエラーステップＳＴ８９として処
理を終了する。書き込みパルス印加ステップＳＴ８５の
フェーズでは、取り込んだ書き込みアドレスとデータに
従って、書き込みパルスを印加する。パルスの印加後、
書き込みベリファイステップＳＴ８６のフェーズに移行
する。書き込みベリファイ８６のフェーズでは、書き込
みパルス印加後、書き込んだアドレスのデータを読み出
し、外部より取り込んだデータと比較する。比較はワー
ド単位で実行する。１ビットでも比較で不一致が生じれ
ば、再度書き込みを行うために再書き込み前処理ステッ
プＳＴ８７のフェーズに処理を移す。比較で全データが
一致すれば、正常処理ステップＳＴ８８として処理を終
了する。再書き込み前処理ステップＳＴ８７のフェーズ
では、書き込み回数をカウントするカウンターの値を＋
１インクリメントする。また、書き込みが失敗したビッ
トを特定し、再び書き込みパルスを印加するために処理
を書き込みパルス印加ステップＳＴ８５に移す。書き込
み回数のカウンター値が、最大値に到達すると、書き込
みエラーステップＳＴ８９として処理を終了する。

【０１３１】（タイミングチャート）次に、この発明の
実施の形態１による不揮発性半導体メモリの自動書き込
み動作を、図２０のタイミングチャートと、図２に示し
たレジスタ回路群２と、図４に示したポンプ／メモリデ
コーダ用制御信号レジスタ６（１）および（２）の内容
と、図８に示したポンプ／メモリデコーダ用制御信号レ
ジスタ６の内容を用いて説明する。図２０に示す各信号
線は、図４に示したポンプ／メモリデコーダ用制御信号
レジスタ６の各ビットに割り当てられた信号である。

【０１３２】まず、図２０の９０のタイミングでこの発
明の実施の形態１による不揮発性半導体メモリの自動書
き込みの動作が開始する。

【０１３３】次に、ロックビットチェックについて説明
する。図２０において、ロックビットチェックの期間は
９０〜９６の間である。図２０の９１のタイミングで
は、図２０の９２のタイミングでＤＢＲＤ信号とＬＢＣ
Ａ信号をＨレベルに、ＩＳＥ信号をＬレベルにするた
め、図２０の９１のタイミングで各信号線の値をレジス
タのスレーブ側にセットする。レジスタへの値のセット
は、図２に示したポンプ／メモリデコーダ用制御信号レ
ジスタ６にＤＢバスを介して、データ処理装置１が値を
セットする。図２０の９２のタイミングでは、図８に示
した信号出力信号をイネーブルにすることによって、Ｄ
ＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号を
Ｌレベルにする。

【０１３４】次に、図２０の９３のタイミングでは、図
２０の９４のタイミングでＤＢＲＤ信号とＬＢＣＡ信号
をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベル
にするため、図２０の９３のタイミングで各信号線の値
をレジスタのスレーブ側にセットする。レジスタへの値
のセットは、図２に示したポンプ／メモリデコーダ用制
御信号レジスタ６にＤＢバスを介して、データ処理装置
１が値をセットする。図２０の９４のタイミングでは、
図８に示した信号出力信号をイネーブルにすることによ
って、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベルに、ＩＳ
Ｅ信号とＢＬＳＨＴ信号をＨレベルにする。

【０１３５】次に、図２０の９５のタイミングでは、図
２０の９６のタイミングでＢＬＳＨＴ信号をＬレベル
に、ＰＥ信号をＨレベルにするため、図２０の９５のタ
イミングで各信号線の値をレジスタのスレーブ側にセッ
トする。レジスタへの値のセットは、図２に示したポン
プ／メモリデコーダ用制御信号レジスタ６にＤＢバスを
介して、データ処理装置１が値をセットする。図２０の
９６のタイミングでは、図８に示した信号出力信号をイ
ネーブルすることによって、ＢＬＳＨＴ信号をＬレベル
に、ＰＥ信号をＨにする。

【０１３６】次に、書き込みパルス印加と書き込みベリ
ファイについて説明する。図２０において、書き込みの
パルス印加の期間は、９６〜１０２の間である。また、
書き込みベリファイの期間は、１０２〜１０６の間であ
る。図２０の９７のタイミングでは、図２０の９８のタ
イミングでＰＧＭ信号をＨレベルにするため、図２０の
９７のタイミングで各信号線の値をレジスタのスレーブ
側にセットする。レジスタへの値のセットは、図２に示
したポンプ／メモリデコーダ用制御信号レジスタ６にＤ
Ｂバスを介してデータ処理装置１が値をセットする。図
２０の９８のタイミングでは、図８に示した信号出力信
号をイネーブルにすることによって、ＰＧＭ信号をＨレ
ベルにする。

【０１３７】次に、図２０の９９のタイミングでは、図
２０の１００のタイミングでＰＧＭ信号をＬレベルにす
るため、図２０の９９のタイミングで各信号線の値をレ
ジスタのスレーブ側にセットする。レジスタへの値のセ
ットは、図２に示したポンプ／メモリデコーダ用制御信
号レジスタ６にＤＢバスを介して、データ処理装置１が
値をセットする。図２０の１００のタイミングでは、図
８に示した信号出力信号をイネーブルにすることによっ
て、ＰＧＭ信号をＬレベルにする。

【０１３８】次に、図２０の１０１のタイミングでは、
図２０の１０２のタイミングでＩＳＥ信号をＬレベル
に、ＤＢＲＤ信号をＨレベルにするため、図２０の１０
１のタイミングで各信号線の値をレジスタのスレーブ側
にセットする。レジスタへの値のセットは、図２に示し
たポンプ／メモリデコーダ用制御信号レジスタ６にＤＢ
バスを介して、データ処理装置１が値をセットする。図
２０の１０２のタイミングでは、図８に示した信号出力
信号をイネーブルにすることによって、ＩＳＥ信号をＬ
レベルに、ＤＢＲＤ信号をＨレベルにする。

【０１３９】次に、図２０の１０３のタイミングでは、
図２０の１０４のタイミングでＤＢＲＤ信号をＬレベル
に、ＩＳＥ信号をＨレベルにするため、図２０の１０３
のタイミングで各信号線の値をレジスタのスレーブ側に
セットする。レジスタへの値のセットは、図２に示した
ポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバ
スを介して、データ処理装置１が値をセットする。図２
０の１０４のタイミングでは、図８に示した信号出力信
号をイネーブルにすることによって、ＩＳＥ信号をＨレ
ベルに、ＤＢＲＤ信号をＬレベルにする。

【０１４０】次に、図２０の１０５のタイミングでは、
図２０の１０６のタイミングでＰＥ信号をＬレベルにす
るため、図２０の１０５のタイミングで各信号線の値を
レジスタのスレーブ側にセットする。レジスタへの値の
セットは、図２に示したポンプ／メモリデコーダ用制御
信号レジスタ６にＤＢバスを介して、データ処理装置１
が値をセットする。図２０の１０６のタイミングでは、
図８に示した信号出力信号をイネーブルにすることによ
って、ＰＥ信号をＬレベルにする。

【０１４１】書き込みベリファイでフェイルすれば、再
度９６のタイミングに戻り、書き込みパルス印加を実行
する。

【０１４２】図２０には、レジスタセット信号と信号出
力信号を併せて示している。レジスタへの値のセット
は、レジスタセット信号を用いて行う。また、各信号線
の出力は、信号出力信号を用いて行う。

【０１４３】次に、この発明の実施の形態１による不揮
発性半導体メモリのロックビットプログラムの動作を、
図２１のフローチャートを用いて説明する。モードエン
トリー後、まずロックビットチェックステップＳＴ１０
７を行う。ロックビットチェックでは、書き込みの対象
となるメモリブロックのロックビット情報を読み出し、
書き込み可能か否かを判断する。強制書き込みモードで
ある場合には、ロックビット情報によらず自動書き込み
を実行する。

【０１４４】非強制書き込みモードではロック状態にあ
る時は、書き込みエラー終了ステップＳＴ１１２として
処理を終了する。書き込みパルス印加ステップＳＴ１０
８のフェーズでは、取り込んだ書き込みアドレスとデー
タに従って書き込みパルスを印加する。パルスの印加後
書き込みベリファイステップＳＴ１０９のフェーズに移
行する。書き込みベリファイステップＳＴ１０９のフェ
ーズでは、書き込みパルス印加後、書き込んだロックビ
ットデータを読み出し書き込みデータである“０”と比
較する。不一致が生じれば、再度書き込みを行うために
再書き込み前処理ステップＳＴ１１０のフェーズに処理
を移す。

【０１４５】比較でデータが一致すれば、正常終了ステ
ップＳＴ１１１として処理を終了する。再書き込み前処
理ステップＳＴ１１０のフェーズでは、書き込み回数を
カウントするカウンターの値を＋１インクリメントす
る。次に、再び書き込みパルスを印加するために、処理
を書き込みパルス印加ステップＳＴ１０８に移す。書き
込み回数のカウンター値が、最大値に到達すると、書き
込みエラーステップＳＴ１１２として処理を終了する。

【０１４６】（タイミングチャート）次に、この発明の
実施の形態１による不揮発性半導体メモリのロックビッ
トプログラムの動作を、図２２のタイミングチャート
と、図２に示したレジスタ回路群２と、図４に示したポ
ンプ／メモリデコーダ用制御信号レジスタ６（１）およ
び（２）の内容と、図８に示したポンプ／メモリデコー
ダ用制御信号レジスタ６の内容を用いて説明する。図１
８に示す各信号線は、図４に示したポンプ／メモリデコ
ーダ用制御信号レジスタ６の各ビットに割り当てられた
信号である。

【０１４７】まず、図２２の１１３のタイミングでこの
発明の実施の形態１による不揮発性半導体メモリのロッ
クビットプログラムの動作が開始する。

【０１４８】次に、ロックビットチェックについて説明
する。図２２において、ロックビットチェックの期間は
１１３〜１１９の間である。図２２の１１４のタイミン
グでは、図２２の１１５のタイミングでＤＢＲＤ信号と
ＬＢＣＡ信号をＨレベルに、ＩＳＥ信号をＬレベルにす
るため、図２２の１１４のタイミングで各信号線の値を
レジスタのスレーブ側にセットする。レジスタへの値の
セットは、図２に示したポンプ／メモリデコーダ用制御
信号レジスタ６にＤＢバスを介して、データ処理装置１
が値をセットする。図２２の１１５のタイミングでは、
図８に示した信号出力信号をイネーブルにすることによ
ってＤＢＲＤ信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ
信号をＬレベルにする。

【０１４９】次に、図２２の１１６のタイミングでは、
図２２の１１７のタイミングでＤＢＲＤ信号とＬＢＣＡ
信号をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレ
ベルにするため、図２２の１１６のタイミングで各信号
線の値をレジスタのスレーブ側にセットする。レジスタ
への値のセットは、図２に示したポンプ／メモリデコー
ダ用制御信号レジスタ６にＤＢバスを介して、データ処
理装置１が値をセットする。図２２の１１７のタイミン
グでは、図８に示した信号出力信号をイネーブルにする
ことによって、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベル
に、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベルにする。

【０１５０】次に、図２２の１１８のタイミングでは、
図２２の１１９のタイミングでＢＬＳＨＴ信号をＬレベ
ルに、ＰＥ信号をＨレベルにするため、図２２の１１８
のタイミングで各信号線の値をレジスタのスレーブ側に
セットする。レジスタへの値のセットは、図２に示した
ポンプ／メモリデコーダ用制御信号レジスタ６にＤＢバ
スを介して、データ処理装置１が値をセットする。図２
２の１１９のタイミングでは、図８に示した信号出力信
号をイネーブルにすることによって、ＢＬＳＨＴ信号を
Ｌレベルに、ＰＥ信号をＨレベルにする。

【０１５１】次に、書き込みパルス印加と書き込みベリ
ファイについて説明する。図２２において、書き込みの
パルス印加の期間は、１１９〜１２５の間である。ま
た、書き込みベリファイの期間は、１２５〜１２９の間
である。図２２の１２０のタイミングでは、図２２の１
２１のタイミングでＰＧＭ信号とＬＢＣＡ信号をＨレベ
ルにするため、図２２の１２０のタイミングで各信号線
の値をレジスタのスレーブ側にセットする。レジスタへ
の値のセットは、図２に示したポンプ／メモリデコーダ
用制御信号レジスタ６にＤＢバスを介して、データ処理
装置１が値をセットする。図２２の１２１のタイミング
では、図８に示した信号出力信号をイネーブルにするこ
とによって、ＰＧＭ信号とＬＢＣＡ信号をＨレベルにす
る。

【０１５２】次に、図２２の１２２のタイミングでは、
図２２の１２３のタイミングでＰＧＭ信号をＬレベルに
するため、図２２の１２２のタイミングで各信号線の値
をレジスタのスレーブ側にセットする。レジスタへの値
のセットは、図２に示したポンプ／メモリデコーダ用制
御信号レジスタ６にＤＢバスを介して、データ処理装置
１が値をセットする。図２２の１２３のタイミングで
は、図８に示した信号出力信号をイネーブルにすること
によって、ＰＧＭ信号をＬレベルにする。

【０１５３】次に、図２２の１２４のタイミングでは、
図２２の１２５のタイミングでＩＳＥ信号をＬレベル
に、ＤＢＲＤ信号をＨレベルにするため、図２２の１２
４のタイミングで各信号線の値をレジスタのスレーブ側
にセットする。レジスタへの値のセットは、図２に示し
たポンプ／メモリデコーダ用制御信号レジスタ６にＤＢ
バスを介して、データ処理装置１が値をセットする。図
２２の１２５のタイミングでは、図８に示した信号出力
信号をイネーブルにすることによって、ＩＳＥ信号をＬ
レベルに、ＤＢＲＤ信号をＨレベルにする。

【０１５４】次に、図２２の１２６のタイミングでは、
図２２の１２７のタイミングでＤＢＲＤ信号とＬＢＣＡ
信号をＬレベルに、ＩＳＥ信号をＨレベルにするため、
図２２の１２６のタイミングで各信号線の値をレジスタ
のスレーブ側にセットする。レジスタへの値のセット
は、図２に示したポンプ／メモリデコーダ用制御信号レ
ジスタ６にＤＢバスを介して、データ処理装置１が値を
セットする。図２２の１２７のタイミングでは、図８に
示した信号出力信号をイネーブルにすることによって、
ＩＳＥ信号をＨレベルに、ＤＢＲＤ信号とＬＢＣＡ信号
をＬレベルにする。

【０１５５】次に、図２２の１２８のタイミングでは、
図２２の１２９のタイミングでＰＥ信号をＬレベルにす
るため、図２２の１２８のタイミングで各信号線の値を
レジスタのスレーブ側にセットする。レジスタへの値の
セットは、図２に示したポンプ／メモリデコーダ用制御
信号レジスタ６にＤＢバスを介して、データ処理装置１
が値をセットする。図２２の１２９のタイミングでは、
図８に示した信号出力信号をイネーブルにすることによ
って、ＰＥ信号をＬレベルにする。書き込みベリファイ
でフェイルすれば、再度１１９のタイミングに戻り書き
込みパルス印加を実行する。

【０１５６】図２２には、レジスタセット信号と信号出
力信号を併せて示している。レジスタへの値のセット
は、レジスタセット信号を用いて行う。また、各信号線
の出力は信号出力信号を用いて行う。

【０１５７】（ロックビット読み出し） （タイミングチャート）次に、この発明の実施の形態１
による不揮発性半導体メモリのロックビット読み出しの
動作を、図２３のタイミングチャートと、図２に示した
レジスタ回路群２と、図４に示したポンプ／メモリデコ
ーダ用制御信号レジスタ６（１）および（２）の内容
と、図８に示したポンプ／メモリデコーダ用制御信号レ
ジスタ６の内容を用いて説明する。図１８に示す各信号
線は、図４に示したポンプ／メモリデコーダ用制御信号
レジスタ６の各ビットに割り当てられた信号である。

【０１５８】まず、図２３の１３０のタイミングでこの
発明の実施の形態１による不揮発性半導体メモリのロッ
クビットの読み出しの動作が開始する。

【０１５９】図２３において、ロックビット読み出しの
期間は１３０〜１３４の間である。図２３の１３１のタ
イミングでは、図２３の１３２のタイミングでＤＢＲＤ
信号とＬＢＣＡ信号をＨレベルに、ＩＳＥ信号とＢＬＳ
ＨＴ信号をＬレベルにするため、図２３の１３１のタイ
ミングで各信号線の値をレジスタのスレーブ側にセット
する。レジスタへの値のセットは、図２に示したポンプ
／メモリデコーダ用制御信号レジスタ６にＤＢバスを介
して、データ処理装置１が値をセットする。図２３の１
３２のタイミングでは、図８に示した信号出力信号をイ
ネーブルにすることによって、ＤＢＲＤ信号とＬＢＣＡ
信号をＨレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＬレ
ベルにする。

【０１６０】次に、図２３の１３３のタイミングでは、
図２３の１３４のタイミングでＤＢＲＤ信号とＬＢＣＡ
信号をＬレベルに、ＩＳＥ信号とＢＬＳＨＴ信号をＨレ
ベルにするため、図２３の１３３のタイミングで各信号
線の値をレジスタのスレーブ側にセットする。レジスタ
への値のセットは、図２に示したポンプ／メモリデコー
ダ用制御信号レジスタ６にＤＢバスを介して、データ処
理装置１が値をセットする。図２３の１３４のタイミン
グでは、図８に示した信号出力信号をイネーブルにする
ことによって、ＤＢＲＤ信号とＬＢＣＡ信号をＬレベル
に、ＩＳＥ信号とＢＬＳＨＴ信号をＨレベルにする。

【０１６１】図２３には、レジスタセット信号と信号出
力信号を併せて示している。レジスタへの値のセット
は、レジスタセット信号を用いて行う。また、各信号線
の出力は信号出力信号を用いて行う。

【０１６２】以上のように、この実施の形態１によれ
ば、不揮発性半導体メモリ１０１と同一チップ内にある
データ処理装置１を用いて、不揮発性半導体メモリの自
動消去／自動書き込み／データ読み出しなどを実行する
ことで、不揮発性半導体メモリ内に有する専用制御回路
を削除し、その結果、チップ全体の回路規模が縮小でき
る効果が得られる。

【０１６３】さらに、不揮発性半導体メモリ内に擬似的
なレジスタを設け、レジスタ値を設定することによっ
て、複数のメモリセルが行列状に配置されたメモリアレ
イで構成されたメモリブロック中のメモリアレイをダミ
ーメモリアレイと置換することができる効果が得られ
る。

【０１６４】

【発明の効果】以上のように、この発明によれば、不揮
発性トランジスタからなる複数のメモリセルが行列状に
配置されたメモリアレイで構成されたメモリブロック
と、メモリアレイ内の不揮発性トランジスタのデータ
を、消去／書き込み／読み出しするために必要なメモリ
デコーダと、メモリアレイ内の不揮発性トランジスタの
データを、消去／書き込み／読み出しするために必要な
チャージポンプと、メモリデコーダとチャージポンプを
制御する複数本の制御信号のそれぞれをレジスタ１ビッ
トに割り付けたレジスタと、レジスタの結合されたデー
タ処理装置によって上記レジスタの内容を更新する手段
と、当該更新する手段がレジスタの内容を更新すること
によって、メモリデコーダおよびチャージポンプを制御
する手段とを備えて不揮発性半導体メモリを構成したの
で、メモリデコーダとチャージポンプを制御する複数本
の制御信号のそれぞれをレジスタ１ビットに割り付けた
レジスタに結合されたデータ処理装置によってレジスタ
の内容を更新することにより、メモリデコーダとチャー
ジポンプを制御することができ、したがって、専用の制
御回路を必要とすることなく、小規模なハードウエア構
成でメモリデコーダとチャージポンプを制御することを
実現する効果がある。

【０１６５】この発明によれば、メモリデコーダとチャ
ージポンプを制御する複数本の制御信号のそれぞれをレ
ジスタ１ビットに割り付けたレジスタに結合されたデー
タ処理装置により、レジスタの内容を更新することによ
って、メモリブロックを消去する手段をさらに備えるよ
うに構成したので、レジスタの内容を更新することによ
って、メモリデコーダとチャージポンプを制御すること
ができ、専用の制御回路を必要とすることなく、小規模
なハードウエア構成でメモリブロックを消去することを
実現する効果がある。

【０１６６】この発明によれば、メモリデコーダとチャ
ージポンプを制御する複数本の制御信号のそれぞれをレ
ジスタ１ビットに割り付けたレジスタに結合されたデー
タ処理装置により、レジスタの内容を更新することによ
って、メモリブロックにデータを書き込む手段をさらに
備えるように構成したので、レジスタの内容を更新する
ことによって、メモリデコーダとチャージポンプを制御
することができ、専用の制御回路を必要とすることな
く、小規模なハードウエア構成でメモリブロックにデー
タを書き込むことを実現する効果がある。

【０１６７】この発明によれば、メモリデコーダとチャ
ージポンプを制御する複数本の制御信号のそれぞれをレ
ジスタ１ビットに割り付けたレジスタに結合されたデー
タ処理装置により、レジスタの内容を更新することによ
って、メモリブロックにデータを読み出す手段をさらに
備えるように構成したので、レジスタの内容を更新する
ことによって、メモリデコーダとチャージポンプを制御
することができ、専用の制御回路を必要とすることな
く、小規模なハードウエア構成でメモリブロックからデ
ータを読み出すことを実現する効果がある。

【０１６８】この発明によれば、不揮発性トランジスタ
からなる複数のメモリセルが行列状に配置されたメモリ
アレイで構成されたメモリブロックと、メモリアレイ内
の不揮発性トランジスタのデータを、消去／書き込み／
読み出しするために必要なメモリデコーダと、メモリア
レイ内の不揮発性トランジスタのデータを、消去／書き
込み／読み出しするために必要なチャージポンプと、メ
モリデコーダとチャージポンプを制御する複数本の制御
信号のそれぞれをレジスタ１ビットに割り付けたレジス
タと、レジスタの結合されたデータ処理装置によってレ
ジスタの内容を更新する手段とを備えた不揮発性半導体
メモリの消去方法は、当該更新する手段がレジスタの内
容を更新することによって、メモリブロックのデータを
消去するように構成したので、レジスタ内容の更新によ
り、メモリデコーダとチャージポンプを制御することが
でき、したがって、専用の制御回路を必要とすることな
く、小規模なハードウエア構成でメモリブロックのデー
タを消去することを実現する効果がある。

【０１６９】この発明によれば、不揮発性トランジスタ
からなる複数のメモリセルが行列状に配置されたメモリ
アレイで構成されたメモリブロックと、メモリアレイ内
の不揮発性トランジスタのデータを、消去／書き込み／
読み出しするために必要なメモリデコーダと、メモリア
レイ内の不揮発性トランジスタのデータを、消去／書き
込み／読み出しするために必要なチャージポンプと、メ
モリデコーダとチャージポンプを制御する複数本の制御
信号のそれぞれをレジスタ１ビットに割り付けたレジス
タと、レジスタの結合されたデータ処理装置によってレ
ジスタの内容を更新する手段とを備えた不揮発性半導体
メモリの書き込み方法は、当該更新する手段がレジスタ
の内容を更新することによって、メモリブロックの不揮
発性トランジスタにデータを書き込むように構成したの
で、レジスタ内容の更新により、メモリデコーダとチャ
ージポンプを制御することができ、したがって、専用の
制御回路を必要とすることなく、小規模なハードウエア
構成でメモリブロックにデータを書き込むことを実現す
る効果がある。

【０１７０】この発明によれば、不揮発性トランジスタ
からなる複数のメモリセルが行列状に配置されたメモリ
アレイで構成されたメモリブロックと、メモリアレイと
置換することのできるダミーメモリアレイと、ダミーメ
モリアレイとメモリブロック内の１つのメモリアレイを
トリミング処理によって置換することのできる第１の手
段と、ダミーメモリアレイとメモリブロック内の１つの
メモリアレイをダミーメモリアレイを含む置換回路によ
らず、疑似レジスタにデータをセットすることで置換す
ることのできる第２の手段とを備えた不揮発性半導体メ
モリにおいて、第２の手段によって、第１の手段で行う
メモリアレイとダミーメモリアレイの置換を行うように
構成したので、この置換は予め行うことができるので、
第１の手段で行うメモリアレイとダミーメモリアレイの
置換前に、メモリアレイとダミーメモリアレイの置換が
実施できる効果がある。なお、置換回路によるダミーメ
モリアレイとメモリブロック内の１つのメモリアレイの
置換が行われない時は、疑似レジスタにデータをセット
することでダミーメモリアレイとメモリブロック内の１
つのメモリアレイを置換することができる。

【０１７１】この発明によれば、第１の手段によって、
ダミーメモリアレイとメモリブロック内の１つのメモリ
アレイの置換を行う場合には、第２の手段による置換処
理が設定されている場合でも第１の手段による置換を優
先させるように構成したので、第１の手段によるダミー
メモリアレイとメモリブロック内の１つのメモリアレイ
の置換が実施できる効果がある。なお、置換回路による
ダミーメモリアレイとメモリブロック内の１つのメモリ
アレイの置換が行われている時は、疑似レジスタにデー
タがセットされていても置換回路によってダミーメモリ
アレイとメモリブロック内の１つのメモリアレイを置換
することができる。

【０１７２】この発明によれば、第１の手段によってダ
ミーメモリアレイとメモリブロック内の１つのメモリア
レイの置換を行う情報と、第２の手段による置換処理の
情報とを読み出して比較し、第１の手段による置換処理
が正しく行われたことを確認できる効果がある。

【０１７３】この発明によれば、第２の手段による置換
処理でセットされた疑似レジスタ値を不揮発性トランジ
スタからなるメモリセル内に書き込んだ後に読み出すよ
うに構成したので、不揮発性半導体メモリの電源電圧を
立ち下げた後でも、第１の手段および第２の手段による
置換処理の情報とを読み出してこれらを比較し、第１の
手段による置換処理が正しく行われたことを確認できる
効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による不揮発性半導
体メモリの機能ブロックとデータ処理装置を示すブロッ
ク図である。

【図２】 この発明の実施の形態１による不揮発性半導
体メモリのレジスタ回路群を示すブロック図である。

【図３】 この発明の実施の形態１による不揮発性半導
体メモリのレジスタ回路群の各種レジスタに割り付けら
れたアドレス空間を示す図である。

【図４】 ポンプ／メモリデコーダ用制御信号レジスタ
（１）および（２）の内容を示す図である。

【図５】 ステータスレジスタの内容を示す図である。

【図６】 シーケンス制御レジスタの内容を示す図であ
る。

【図７】 疑似ＬＴレジスタの内容を示す図である。

【図８】 ポンプ／メモリデコーダ用制御信号レジスタ
のうち１ビット分の回路構成を示す図である。

【図９】 チャージポンプのブロック構成を示す図であ
る。

【図１０】 メモリデコーダの構成を示す図である。

【図１１】 メモリブロックのアドレス空間を示す図で
ある。

【図１２】 １２８ＫＢメモリブロックの構成を示す図
である。

【図１３】 ダミーメモリアレイを含む１２８ＫＢメモ
リブロックの構成を示す図である。

【図１４】 ダミーメモリアレイ、メモリアレイ、セン
スアンプ／書き込み回路、セレクタ、ＤＤＢバスの接続
関係を示す図である。

【図１５】 ＦＵＳＥ回路とデコード回路の接続関係を
示す図である。

【図１６】 ＦＵＳＥ回路トリミング仕様と疑似ＬＴレ
ジスタトリミング仕様を示す図である。

【図１７】 自動消去のフローチャートを示す図であ
る。

【図１８】 自動消去のタイミングチャートを示す図で
ある。

【図１９】 自動書き込みのフローチャートを示す図で
ある。

【図２０】 自動書き込みのタイミングチャートを示す
図である。

【図２１】 ロックビット書き込みのフローチャートを
示す図である。

【図２２】 ロックビット書き込みのタイミングチャー
トを示す図である。

【図２３】 ロックビット読み出しのタイミングチャー
トを示す図である。

【図２４】 疑似ＬＴレジスタとＦＵＳＥ回路により置
換されるパターンを示す図である。

【図２５】 ＦＵＳＥ回路中のＥｎａｂｌｅＦＵＳＥ信
号とＩ／ＯＦＵＳＥ信号生成回路を示す図である。

【図２６】 従来の不揮発性半導体メモリを示すブロッ
ク図である。

【符号の説明】

１ データ処理装置、２ レジスタ回路群、３，１００
３ チャージポンプ、４ メモリデコーダ、５ メモリ
ブロック、６ ポンプ／メモリデコーダ用制御信号レジ
スタ、７ アドレスレジスタ、８ データレジスタ、９
データバッファ、１０ ステータスレジスタ、１１
シーケンス制御レジスタ、１２ コンペア回路、１３
疑似ＬＴレジスタ、１６ ＡＤ（２４：０）バス（更新
する手段）、１７ Ａ（２４：０）バス（更新する手
段）、１８ ＤＤＢ（１５：０）バス（更新する手
段）、１９ ＤＢ（１５：０）バス（更新する手段）、
２０ 負電圧チャージポンプ検出回路、２１ 正電圧チ
ャージポンプ検出回路、２２ 読み出しチャージポンプ
検出回路、２３ 電圧切り替え回路、２４ Ｘ（ロウ）
アドレスラッチ、２５ Ｙ（コラム）アドレス入力バッ
ファラッチ、２６ Ｘ（ロウ）アドレスプリデコーダ、
２６ Ｙ（コラム）アドレスプリデコーダ、２８〜３２
メモリブロック（０）〜（４）、３３ センスアンプ
／書き込み回路（Ｄ０用）、３４ Ｙデコーダ、３５
Ｘデコーダ、４４ センスアンプ／書き込み回路（ダミ
ーメモリセルアレイ用）、４５ ダミーメモリアレイ、
４６ メモリアレイ（０）、４７ メモリアレイ（３
１）、４８ センスアンプ／書き込み回路（Ｄ３１
用）、４９ セレクタ（０）、５０ セレクタ（３
１）、５１ セレクタ、５２ ＦＵＳＥ回路（第１の手
段）、５３ デコード回路（第２の手段）、１０１，１
００１ 不揮発性半導体メモリ、１３５はセンスアンプ
／書き込み回路、１３６ セレクタ回路、１００２ メ
モリ／メモリデコーダ、１００４専用制御回路、ｂ０〜
ｂ５，ｂ７ 疑似ＬＴレジスタ（疑似レジスタ）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３２Ａ ６３３Ｚ ６３９Ｂ (72)発明者 谷 国雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 伊庭 智久 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 田代 哲 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 本郷 勝信 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 田中 努 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 神谷 幹郎 東京都港区浜松町二丁目４番１号 三菱電 機セミコンダクタシステム株式会社内 (72)発明者 瀬崎 利博 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 木村 宏行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD04 AD05 AD08 AD10 AD13 AD15 AE00 5L106 AA10 CC01 CC11 CC17

Claims (10)

【特許請求の範囲】
1. 【請求項１】 不揮発性トランジスタからなる複数のメ
   モリセルが行列状に配置されたメモリアレイで構成され
   たメモリブロックと、 上記メモリアレイ内の不揮発性トランジスタのデータ
   を、消去／書き込み／読み出しするために必要なメモリ
   デコーダと、 上記メモリアレイ内の不揮発性トランジスタのデータ
   を、消去／書き込み／読み出しするために必要なチャー
   ジポンプと、 上記メモリデコーダと上記チャージポンプを制御する複
   数本の制御信号のそれぞれをレジスタ１ビットに割り付
   けたレジスタと、 上記レジスタに結合されたデータ処理装置によって上記
   レジスタの内容を更新する手段と、 上記レジスタの内容を更新することによって、上記メモ
   リデコーダおよび上記チャージポンプを制御する手段と
   を備えた不揮発性半導体メモリ。
2. 【請求項２】 レジスタの内容を更新することによっ
   て、メモリブロックを消去する手段をさらに備えたこと
   を特徴とする請求項１記載の不揮発性半導体メモリ。
3. 【請求項３】 レジスタの内容を更新することによっ
   て、メモリブロック内の不揮発性トランジスタにデータ
   を書き込む手段をさらに備えたことを特徴とする請求項
   １記載の不揮発性半導体メモリ。
4. 【請求項４】 レジスタの内容を更新することによっ
   て、メモリブロック内の不揮発性トランジスタのデータ
   を読み出す手段をさらに備えたことを特徴とする請求項
   １記載の不揮発性半導体メモリ。
5. 【請求項５】 不揮発性トランジスタからなる複数のメ
   モリセルが行列状に配置されたメモリアレイで構成され
   たメモリブロックと、 上記メモリアレイ内の不揮発性トランジスタのデータ
   を、消去／書き込み／読み出しするために必要なメモリ
   デコーダと、 上記メモリアレイ内の不揮発性トランジスタのデータ
   を、消去／書き込み／読み出しするために必要なチャー
   ジポンプと、 上記メモリデコーダと上記チャージポンプを制御する複
   数本の制御信号のそれぞれをレジスタ１ビットに割り付
   けたレジスタと、 上記レジスタに結合されたデータ処理装置によって上記
   レジスタの内容を更新する手段とを備えた不揮発性半導
   体メモリの自動消去方法において、 当該更新する手段が上記レジスタの内容を更新すること
   によって、上記メモリブロックのデータを消去すること
   を特徴とする不揮発性半導体メモリの自動消去方法。
6. 【請求項６】 不揮発性トランジスタからなる複数のメ
   モリセルが行列状に配置されたメモリアレイで構成され
   たメモリブロックと、 上記メモリアレイ内の不揮発性トランジスタのデータ
   を、消去／書き込み／読み出しするために必要なメモリ
   デコーダと、 上記メモリアレイ内の不揮発性トランジスタのデータ
   を、消去／書き込み／読み出しするために必要なチャー
   ジポンプと、 上記メモリデコーダと上記チャージポンプを制御する複
   数本の制御信号のそれぞれをレジスタ１ビットに割り付
   けたレジスタと、 上記レジスタに結合されたデータ処理装置によって上記
   レジスタの内容を更新する手段とを備えた不揮発性半導
   体メモリの自動書き込み方法において、 当該更新する手段が上記レジスタの内容を更新すること
   によって、上記メモリブロックの不揮発性トランジスタ
   にデータを書き込むことを特徴とする不揮発性半導体メ
   モリの自動書き込み方法。
7. 【請求項７】 不揮発性トランジスタからなる複数のメ
   モリセルが行列状に配置されたメモリアレイで構成され
   たメモリブロックと、 上記メモリアレイと置換することのできるダミーメモリ
   アレイと、 上記ダミーメモリアレイと上記メモリブロック内の１つ
   のメモリアレイをトリミング処理によって置換すること
   のできる第１の手段と、 上記ダミーメモリアレイと上記メモリブロック内の１つ
   のメモリアレイを上記ダミーメモリアレイを含む置換回
   路によらず、疑似レジスタにデータをセットすることで
   置換することのできる第２の手段と、 当該第２の手段によって、上記第１の手段で行う上記メ
   モリアレイと上記ダミーメモリアレイの置換を行う手段
   とを備えた不揮発性半導体メモリ。
8. 【請求項８】 第１の手段によって、ダミーメモリアレ
   イとメモリブロック内の１つのメモリアレイの置換を行
   う場合には、第２の手段による置換処理が設定されてい
   る場合でも上記第１の手段による置換を優先させる手段
   をさらに備えたことを特徴とする請求項７記載の不揮発
   性半導体メモリ。
9. 【請求項９】 第１の手段によってダミーメモリアレイ
   とメモリブロック内の１つのメモリアレイの置換を行う
   情報と、第２の手段による置換処理の情報とを読み出し
   て比較する手段をさらに備えたことを特徴とする請求項
   ７記載の不揮発性半導体メモリ。
10. 【請求項１０】 第２の手段による置換処理でセットさ
    れた疑似レジスタ値を不揮発性トランジスタからなるメ
    モリセル内に書き込んだ後に読み出す手段を有し、これ
    が第１の手段および上記第２の手段による置換処理の情
    報を読み出しこれらを比較する手段をさらに備えたこと
    を特徴とする請求項７記載の不揮発性半導体メモリ。