KR20020064137A

KR20020064137A - 비휘발성 반도체 메모리 및 그 자동 소거/기입 방법

Info

Publication number: KR20020064137A
Application number: KR1020010069567A
Authority: KR
Inventors: 다니구니오; 이바도모히사; 다시로데츠; 혼고가츠노부; 다나카츠토무; 가미야미키오; 세자키도시히로; 기무라히로유키
Original assignee: 미쓰비시덴키 가부시키가이샤; 미쓰비시 덴끼 엔지니어링 가부시키가이샤; 미쓰비시 덴키 세미콘덕터 시스템 가부시키가이샤
Priority date: 2001-02-01
Filing date: 2001-11-08
Publication date: 2002-08-07
Also published as: US20020101764A1; US6459640B1; JP4671512B2; JP2002230983A; TW523751B; KR100464523B1

Abstract

비휘발성 반도체 메모리 내에 있는 전용 제어 회로가 동일 칩내의 LSI 회로규모의 증대를 초래하고 있고, 메모리 내의 FUSE 회로의 절단 상태를 확인할 수 없으며, FUSE 회로의 트리밍 처리는 레이저 사용 이외의 선택 수단이 없다는 등의 과제가 있었다.

비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 레지스터에 결합된 데이터 처리 장치에 의해서 레지스터의 내용을 갱신하는 수단을 구비하여 비휘발성 반도체 메모리를 구성하고, 이 갱신 수단이 레지스터의 내용을 갱신함으로써, 메모리 디코더 및 차지 펌프를 제어하거나 메모리 블록을 소거하거나 비휘발성 트랜지스터와 데이터를 기입/판독하도록 했다.

Description

비휘발성 반도체 메모리 및 그 자동 소거/기입 방법{NONVOLATILE SEMICONDUCTOR MEMORY AND AUTOMATIC ERASING/WRITING METHOD THEREOF}

본 발명은 비휘발성 트랜지스터를 이용한 비휘발성 반도체 메모리 및 그 자동 소거/기입 방법에 관한 것이다.

도 26은 종래의 비휘발성 반도체 메모리의 전체 구성을 나타내는 블록도이며, 도면에서 참조 부호 1001은 비휘발성 반도체 메모리, 참조 부호 1002는 메모리/메모리 디코더, 참조 부호 1003은 차지 펌프, 참조 부호 1004는 MCU 등을포함하는 전용 제어 회로이다.

또한, 메모리/메모리 디코더(1002)는 메모리 블록과 메모리 디코더를 통합한 것으로서, 메모리 블록에는 각종 집적도를 갖는 복수개의 소형 메모리 블록, 센스 앰프/기입 회로, 선택기 회로 등이 포함되고, 메모리 디코더에는 로우 어드레스 래치, 컬럼 어드레스 입력 버퍼 래치, 로우/컬럼 어드레스 프리디코더 등이 포함된다(도시하지 않음). 또한, 차지 펌프(1003)는 부 전압/정 전압 차지 펌프 및 판독 펌프에 의해 구성된다(도시하지 않음). 상세 및 동작 설명에 대해서는 후술하는 실시예를 참고하길 바란다.

이와 같이, 종래의 비휘발성 반도체 메모리(1001)는 자동 소거/자동 기입/데이터 판독 등의 메모리 제어를 비휘발성 반도체 메모리(1001) 내에 있는 전용 제어 회로(1004)를 이용하여 실행하고 있었다. 비휘발성 반도체 메모리(1001)내에 있는 전용 제어 회로(1004)는 메모리의 제어만을 실행하는 특화된 회로이며, 데이터 처리 장치와 비휘발성 반도체 메모리를 동일 칩내에 갖는 LSI 등은 이 전용 제어 회로(1004)의 크기를 무시할 수 없는 회로 규모의 크기로 되어 있다.

또, 국제 공개 WO99/01824에는 EEPROM을 내장한 반도체 장치에서, EEPROM을 제어하기 위해 필요한 제어 신호 각각을 전용 제어 회로는 없이 플립플롭으로 구성되는 레지스터 블록에 의해 제어하는 방법이 기재되어 있다. 그러나, 최근의 마이크로 콘트롤러에 내장되는 비휘발성 반도체 메모리는 소거/기입에 필요한 전압을 발생시키는 차지 펌프를 칩내부에 보유하는 등 제어할 신호의 종류가 많고, 또한 소거/기입 이외의 동작 모드도 복수 존재하기 때문에, 이 WO99/01824에 개시되어있는 플립플롭으로 구성되는 레지스터 블록에 의해 복수개의 제어 신호를 동시에 액티브로 만들거나, 또한 동작 모드마다 다른 조합의 제어 신호를 동일 타이밍에서 액티브로 만들어 제어할 수는 없다.

또, 종래의 비휘발성 반도체 메모리는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록중의 메모리 어레이를 더미 메모리 어레이로 치환할 수 있다. 이 치환 처리는 비휘발성 반도체 메모리 내에 있는 FUSE 회로를 레이저에 의해 절단해서 실행하고 있다.

종래의 비휘발성 반도체 메모리 및 그 자동 소거/기입 방법은 이상과 같이 구성되어 있으므로, 해당 메모리 내에 있는 전용 제어 회로가 데이터 처리 장치와 비휘발성 반도체 메모리를 동일 칩내에 갖는 LSI 회로 규모의 증대를 초래하고 있다는 과제가 있었다.

또한, 종래의 비휘발성 반도체 메모리 내에 갖는 FUSE 회로는 레이저에 의해 절단한 후에 절단이 잘 되어 있는지의 여부를 직접 확인할 수 없다고 하는 과제가 있었다.

또, 종래의 비휘발성 반도체 메모리는, 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록중의 메모리 어레이를 더미 메모리 어레이로 치환하기 위해서는 FUSE 회로를 레이저로 트리밍 처리하는 것밖에 방법이 없고, 의사적으로 치환 처리하는 방법은 없었다.

본 발명의 목적은 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로서, 비휘발성 반도체 메모리와 동일 칩내에 있는 데이터 처리 장치를 이용하여 비휘발성 반도체 메모리의 자동 소거/자동 기입/데이터 판독 등을 실행함으로써, 비휘발성 반도체 메모리 내에 있는 전용 제어 회로를 삭제하여 칩 전체의 회로 규모를 축소할 수 있는 비휘발성 반도체 메모리 및 그 자동 소거/기입 방법을 얻는 것이다.

또, 본 발명의 목적은 비휘발성 반도체 메모리 내에 의사적인 레지스터를 마련하여 레지스터값을 설정함으로써, 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 셀로 구성된 메모리 블록중의 메모리 어레이를 더미 메모리 어레이로 치환할 수 있는 비휘발성 반도체 메모리를 얻는 것이다.

본 발명에 따른 비휘발성 반도체 메모리는, 비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신하는 수단과, 해당 갱신하는 수단이 레지스터의 내용을 갱신함으로써 메모리 디코더 및 차지 펌프를 제어하는 수단을 구비한 것이다.

본 발명에 따른 비휘발성 반도체 메모리는 레지스터의 내용을 갱신함으로써,메모리 블록을 소거하는 수단을 더 구비한 것이다.

본 발명에 따른 비휘발성 반도체 메모리는 레지스터의 내용을 갱신함으로써, 메모리 블록내의 비휘발성 트랜지스터에 데이터를 기입하는 수단을 더 구비한 것이다.

본 발명에 따른 비휘발성 반도체 메모리는 레지스터의 내용을 갱신함으로써, 메모리 블록내의 비휘발성 트랜지스터의 데이터를 판독하는 수단을 더 구비한 것이다.

본 발명에 따른 비휘발성 반도체 메모리의 자동 소거 방법은, 비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신하는 수단을 구비한 비휘발성 반도체 메모리에서, 레지스터의 내용을 갱신함으로써 메모리 블록의 데이터를 소거하는 것이다.

본 발명에 따른 비휘발성 반도체 메모리의 자동 기입 방법은, 비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신하는 수단을 구비한 비휘발성 반도체 메모리에서, 레지스터의 내용을 갱신함으로써 메모리 블록의 비휘발성 트랜지스터에 데이터를 기입하는 것이다.

본 발명에 따른 비휘발성 반도체 메모리는, 비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이와 치환할 수 있는 더미 메모리 어레이와, 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이를 트리밍 처리에 의해 치환할 수 있는 제 1 수단과, 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이를 더미 메모리 어레이를 포함하는 치환 회로에 의하지 않고 의사 레지스터에 데이터를 세트함으로써 치환할 수 있는 제 2 수단과, 이 제 2 수단에 의해 제 1 수단에서 실행하는 메모리 어레이와 더미 메모리 어레이의 치환을 실행하는 수단을 구비하는 것이다.

본 발명에 따른 비휘발성 반도체 메모리는 제 1 수단에 의해 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이의 치환을 실행하는 경우에는, 이 제 2 수단에 의한 치환 처리가 설정되어 있는 경우에도 제 1 수단에 의한 치환을 우선시키는 수단을 더 구비한 것이다.

본 발명에 따른 비휘발성 반도체 메모리는 제 1 수단에 의해 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이의 치환을 실행하는 정보와, 이 제 2 수단에 의한 치환 처리 정보를 판독하여 비교하는 수단을 더 구비한 것이다.

본 발명에 따른 비휘발성 반도체 메모리는 제 2 수단에 의한 치환 처리에 의해 세트된 의사 레지스터값을 비휘발성 트랜지스터로 이루어지는 메모리 셀 내에 기입한 후에 판독하는 수단을 갖고, 제 1 수단 및 제 2 수단에 의한 치환 처리 정보를 판독하여 이들을 비교하는 수단을 더 구비한 것이다.

도 1은 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 기능 블록과 데이터 처리 장치를 나타내는 블록도,

도 2는 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 레지스터 회로군을 나타내는 블록도,

도 3은 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 레지스터 회로군의 각종 레지스터에 할당된 어드레스 공간을 나타내는 도면,

도 4는 펌프/메모리 디코더용 제어 신호 레지스터(1) 및 (2)의 내용을 나타내는 도면,

도 5는 상태 레지스터의 내용을 나타내는 도면,

도 6은 순차 제어 레지스터의 내용을 나타내는 도면,

도 7은 의사 LT 레지스터의 내용을 나타내는 도면,

도 8은 펌프/메모리 디코더용 제어 신호 레지스터중 1비트 분량의 회로 구성을 나타내는 도면,

도 9는 차지 펌프의 블록 구성을 나타내는 도면,

도 10은 메모리 디코더의 구성을 나타내는 도면,

도 11은 메모리 블록의 어드레스 공간을 나타내는 도면,

도 12는 128KB 메모리 블록의 구성을 나타내는 도면,

도 13은 더미 메모리 어레이를 포함하는 128KB 메모리 블록의 구성을 나타내는 도면,

도 14는 더미 메모리 어레이, 메모리 어레이, 센스 앰프/기입 회로, 선택기, DDB 버스의 접속 관계를 나타내는 도면,

도 15는 FUSE 회로와 디코드 회로의 접속 관계를 나타내는 도면,

도 16은 FUSE 회로 트리밍 사양과 의사 LT 레지스터 트리밍 사양을 나타내는 도면,

도 17은 자동 소거의 흐름도를 나타내는 도면,

도 18은 자동 소거의 타이밍도를 나타내는 도면,

도 19는 자동 기입의 흐름도를 나타내는 도면,

도 20은 자동 기입의 타이밍도를 나타내는 도면,

도 21은 록 비트 기입의 흐름도를 나타내는 도면,

도 22는 록 비트 기입의 타이밍도를 나타내는 도면,

도 23은 록 비트 판독의 타이밍도를 나타내는 도면,

도 24는 의사 LT 레지스터와 FUSE 회로에 의해 치환되는 패턴을 나타내는 도면,

도 25는 FUSE 회로중의 Enable FUSE 신호와 I/O FUSE 신호 생성 회로를 나타내는 도면,

도 26은 종래의 비휘발성 반도체 메모리를 나타내는 블록도.

도면의 주요 부분에 대한 부호의 설명

1 : 데이터 처리 장치2 : 레지스터 회로군

3, 1003 : 차지 펌프4 : 메모리 디코더

5 : 메모리 블록

6 : 펌프/메모리 디코더용 제어 신호 레지스터

7 : 어드레스 레지스터8 : 데이터 레지스터

9 : 데이터 버퍼10 : 상태 레지스터

11 : 순차 제어 레지스터12 : 비교 회로

13 : 의사 LT 레지스터16 : AD(24:0) 버스(갱신하는 수단)

17 : A(24:0) 버스(갱신하는 수단)18 : DDB(15:0) 버스(갱신하는 수단)

19 : DB(15:0) 버스(갱신하는 수단)

20 : 부(負) 전압 차지 펌프 검출 회로

21 : 정(正) 전압 차지 펌프 검출 회로

22 : 판독 차지 펌프 검출 회로23 : 전압 전환 회로

24 : X(로우) 어드레스 래치

25 : Y(컬럼) 어드레스 입력 버퍼 래치

26 : X(로우) 어드레스 프리디코더 26 : Y(컬럼) 어드레스 프리디코더

28∼32 : 메모리 블록(0)∼(4)33 : 센스 앰프/기입 회로(D0용)

34 : Y디코더35 : X디코더

44 : 센스 앰프/기입 회로(더미 메모리 셀 어레이용)

45 : 더미 메모리 어레이46 : 메모리 어레이(0)

47 : 메모리 어레이(31)48 : 센스 앰프/기입 회로(D31용)

49 : 선택기(0)50 : 선택기(31)

51 : 선택기52 : FUSE 회로(제 1 수단)

53 : 디코드 회로(제 2 수단)101, 1001 : 비휘발성 반도체 메모리

135 : 센스 앰프/기입 회로136 : 선택기 회로

1002 : 메모리/메모리 디코더1004 : 전용 제어 회로

b0∼b5, b7 : 의사 LT 레지스터(의사 레지스터)

이하, 본 발명의 실시예를 설명한다.

(실시예 1)

(블록 구성)

도 1은 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 전체 구성을 나타내는 블록도이며, 이 비휘발성 반도체 메모리를 제어하는 데이터 처리 장치와의 관계를 나타내고 있다. 도면에서, 참조 부호 101은 비휘발성 반도체 메모리, 참조 부호 1은 데이터 처리 장치, 참조 부호 2는 레지스터 회로군(레지스터), 참조 부호 3은 차지 펌프, 참조 부호 4는 메모리 디코더, 참조 부호 5는 메모리 블록이다.

또한, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리(101)는 메모리의 내용을 소거하는 자동 소거 모드, 임의의 어드레스에 데이터를 기입하는 자동 기입 모드, 록 비트에 록 정보를 기입하는 록 비트 기입 모드, 록 비트의 내용을 판독하는 록 비트 판독 모드 이외에 메모리 데이터의 내용을 판독하는 판독 모드가 있다.

(레지스터 회로군)

다음으로, 도 2는 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 레지스터 회로군의 블록도이며, 도면에서 참조 부호 6은 펌프/메모리 디코더용 제어 신호 레지스터, 참조 부호 7은 어드레스 레지스터, 참조 부호 8은 데이터 레지스터, 참조 부호 9는 데이터 버퍼, 참조 부호 10은 상태 레지스터, 참조 부호 11은 순차 제어 레지스터, 참조 부호 12는 비교 회로, 참조 부호 13은 의사 LT 레지스터, 참조 부호 14는 메모리 디코더 제어 신호, 참조 부호 15는 차지 펌프 제어 신호, 참조 부호 16은 AD(24:0) 버스(갱신하는 수단), 참조 부호 17은 A(24:0) 버스(갱신하는 수단), 참조 부호 18은 DDB(15:0) 버스(갱신하는 수단), 참조 부호 19는 DB(15:0) 버스(갱신하는 수단), 참조 부호 137은 레지스터 세트 신호, 참조 부호 138은 블록 선택 신호, 참조 부호 139는 신호 출력 신호이다.

펌프/메모리 디코더용 제어 신호 레지스터(6)는 펌프와 메모리 디코더를 제어하기 위한 제어 신호가 레지스터 1비트에 할당된 16비트 레지스터이다. DB(15:0) 버스(19)로부터의 입력 경로와, 레지스터 내에 할당된 제어 신호중 차지 펌프 제어 신호(15)로서 차지 펌프(3)로 출력되는 경로와, 레지스터 내에 할당된 제어 신호중 메모리 디코더 제어 신호(14)로서 메모리 디코더(4)로 출력되는 경로가 있다. 펌프/메모리 디코더용 제어 신호 레지스터(6)로의 데이터의 세트는 데이터 처리 장치(1)로부터 입력되는 레지스터 세트 신호(137)를 트리거하여 DB(15:0) 버스(19)로부터 행해진다. 또, 메모리 디코더 제어 신호(14)와 차지 펌프 제어 신호(15)는 데이터 처리 장치(1)로부터 입력되는 신호 출력 신호(139)를 트리거하여메모리 디코더(4)와 차지 펌프(3)로 출력된다.

어드레스 레지스터(7)는 자동 소거, 자동 기입, 록 비트 기입, 록 비트 판독시 등에, 액세스할 블록의 어드레스를 유지한다. 또, 어드레스 레지스터(7)는 어드레스의 증가 기능을 갖고, 자동 소거의 소거 검증시에 어드레스를 소거 대상으로 되는 메모리 블록의 최대 어드레스까지 증가시킨다. 어드레스 레지스터(7)는 AD(24:0) 버스(16)로부터의 입력 경로와 A(24:0) 버스(17)로의 출력 경로가 있다. 또, 어드레스 레지스터(7)로의 데이터의 세트는 데이터 처리 장치(1)로부터 입력되는 레지스터 세트 신호(137)를 트리거하여 DB(15:0) 버스(19)로부터 행해진다. 또, 어드레스 레지스터(7)의 어드레스값의 판독은 레지스터값 판독 신호(140)에 의해 DB(15:0) 버스(19)로 판독할 수도 있다. 또, 어드레스값으로부터 블록 선택 신호(138)를 생성하여 메모리 디코더(4)로 출력하고 있다.

데이터 레지스터(8)는 자동 기입 시의 기입 데이터를 유지하거나 록 비트 판독시에 판독한 록 비트값을 유지한다. DB(15:0) 버스(19)로부터의 입출력 경로와 DDB 버스(18)로부터의 입출력 경로가 있다. 데이터 레지스터(8)로의 데이터의 세트는 데이터 처리 장치(1)로부터 입력되는 레지스터 세트 신호(137)를 트리거하여 DB(15:0) 버스(19)로부터 행해진다. 또, 데이터 레지스터(8)의 어드레스값의 판독은 레지스터값 판독 신호(140)에 의해 DB(15:0) 버스(19)로 판독할 수도 있다.

데이터 버퍼(9)는 메모리 데이터 판독시에 DDB(15:0) 버스(18)의 값을 직접 DB 버스(19)로 출력한다. DDB(15:0) 버스(18)로부터의 입력 경로와 DB(15:0) 버스(19)로의 출력 경로가 있다.

상태 레지스터(10)는 자동 소거, 자동 기입, 록 비트 기입시에 소거 오류나 기입 오류 정보를 유지한다. DB(15:0) 버스(19)로부터의 입력 경로가 있다. 상태 레지스터(10)로의 데이터의 세트는 데이터 처리 장치(1)로부터 입력되는 레지스터 세트 신호(137)를 트리거하여 DB(15:0) 버스(19)로부터 행해진다. 또, 상태 레지스터(10)의 레지스터값의 판독은 레지스터값 판독 신호(140)에 의해 DB(15:0) 버스(19)로 판독할 수도 있다.

순차 제어 레지스터(11)는 2비트의 레지스터이다. 자동 소거시의 소거 검증 개시 비트와 오류 설정 비트가 있다. DB(15:0) 버스(19)로부터의 입력 경로와 레지스터 2비트의 정보는 비교 회로(12)로 출력되고 있다. 자동 소거중 소거 오류 발생 시에는 비교 회로(12)가 순차 제어 레지스터(11)의 오류 설정 비트를 조작한다. 순차 제어 레지스터(11)로의 데이터의 세트는 데이터 처리 장치(1)로부터 입력되는 레지스터 세트 신호(137)를 트리거하여 DB(15:0) 버스(19)로부터 행해진다. 또, 순차 제어 레지스터(11)의 레지스터값의 판독은 레지스터값 판독 신호(140)에 의해 DB (15:0) 버스(19)로 판독할 수도 있다.

비교 회로(12)는 자동 소거중 소거 검증시에 판독된 메모리 데이터와 기대값을 비교한다. 비교한 결과를 바탕으로 순차 제어 레지스터(11)의 소거 검증 개시 비트와 오류 설정 비트를 재기입한다.

의사 LT 레지스터(13)는 의사적으로 비트선을 재기입하는 경우에 데이터를 세트하는 레지스터이다. 메모리 블록수만큼 레지스터가 존재한다. 의사 LT 레지스터(13)로의 데이터의 세트는 데이터 처리 장치(1)로부터 입력되는 레지스터 세트신호(137)를 트리거하여 DB(15:0) 버스(19)로부터 행해진다. 또, 의사 LT 레지스터(13)의 레지스터값의 판독은 레지스터값 판독 신호(140)에 의해 DB (15:0) 버스(19)로 판독할 수도 있다. 또, 의사 LT 레지스터(13)값은 직접 메모리 디코더(4)로 출력되고 있다. 또한, 메모리 디코더(4)내의 FUSE 회로(52)의 출력 신호가 의사 레지스터(13)로 출력되고 있다. FUSE 회로(52)의 출력 신호값은 의사 LT 레지스터(139)를 거쳐서 DB(15:0) 버스(19)로 출력되는 경로를 갖고 있다.

다음으로, 도 3에 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 레지스터 회로군(2)중 각종 레지스터에 할당된 어드레스 공간을 나타낸다. 이하, 이것을 설명한다.

어드레스 레지스터(7)는 8비트 어드레스 레지스터(ADDRL), 8비트 어드레스 레지스터(ADDRM), 8비트 어드레스 레지스터(ADDRH)가 있다. 이들 어드레스 레지스터(ADDRL), 어드레스 레지스터(ADDRM), 어드레스 레지스터(ADDRH)는 각각 E0H, E1H, E2H에 할당되어 있다.

데이터 레지스터(8)는 하위 8비트 데이터 레지스터(DATAL)와 상위 8비트 데이터 레지스터(DATAH)가 있다. 데이터 레지스터(DATAL)와 데이터 레지스터(DATAH)는 E4H와 E5H에 할당되어 있다.

상태 레지스터(10)는 8비트 레지스터이며, E6H에 할당되어 있다.

펌프/메모리 디코더용 제어 신호 레지스터(1), 펌프/메모리 디코더용 제어 신호 레지스터(2)는 E7H와 E8H에 할당되어 있다.

출력 신호 레지스터는 EEH에 할당되어 있다. 출력 신호 레지스터에 1을 세트함으로써 신호 출력 신호(139)가 액티브로 되며, 펌프/메모리 디코더용 제어 신호 레지스터(1)와 펌프/메모리 디코더용 제어 신호 레지스터(2)의 내용이 차지 펌프(3)와 메모리 디코더(4)로 출력된다.

순차 제어 레지스터(11)는 8비트 레지스터이며, F0H에 할당되어 있다. 의사 LT 레지스터 0은 8비트 레지스터이며, F8H에 할당되어 있다.

(레지스터 사양)

(펌프/메모리 디코더용 제어 신호 레지스터(6))

다음으로, 도 4에 펌프/메모리 디코더용 제어 신호 레지스터(6)의 내용을 나타낸다. 16 비트 레지스터중 b0∼b7은 펌프/메모리 디코더용 제어 신호 레지스터(6)(1)이다. 또한, b8∼b15는 펌프/메모리 디코더용 제어 신호 레지스터(6)(2)이다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(1)의 b0은 BYTE 신호에 할당되어 있다. 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리를 바이트 모드에서 액세스하는 경우에는 BYTE 신호에 “1”이 세트된다. 워드 액세스시에는 “0”으로 세트된다. BYTE 신호는 메모리 디코더(4)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(1)의 b1은 NE 신호에 할당되어 있다. NE 신호는, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리에 탑재되어 있는 부 전압 펌프를 활성화시키는 경우에 “1”로 세트된다. NE 신호는 차지 펌프(3)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(1)의 b2는 PE 신호에 할당되어 있다. PE 신호는, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리에 탑재되어 있는 정 전압 펌프를 활성화시키는 경우에 “1”로 세트된다. PE 신호는 차지 펌프(3)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(1)의 b3은 ERS 신호에 할당되어 있다. ERS 신호는 소거 펄스로서 소거시에 “1”로 세트된다. ERS 신호는 메모리 디코더(4)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(1)의 b4는 PGM 신호에 할당되어 있다. PGM 신호는 기입 펄스로서 기입시에 “1”로 세트된다. PGM 신호는 메모리 디코더(4)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(1)의 b5는 DBRD 신호에 할당되어 있다. DBRD 신호는 메모리 데이터를 판독하는 경우에 “1”로 세트된다. DBRD 신호는 메모리 디코더(4)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(1)의 b6은 ISE 신호에 할당되어 있다. ISE 신호는 메모리의 데이터를 판독하는 경우에 “0”으로 세트된다. ISE 신호는 메모리 디코더(4)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(1)의 b7은 BLSHT 신호에 할당되어 있다. BLSHT 신호는 메모리의 비트선을 방전하는 경우에 “1”로 세트된다. BLSHT 신호는 메모리 디코더(4)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(2)의 b8은 IPREP 신호에 할당되어 있다. IPREP 신호는 자동 소거중의 소거전 기입 펄스로서, 소거전 기입시에 “0”으로 세트된다. IPREP 신호는 메모리 디코더(4)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(2)의 b9는 LBCA 신호에 할당되어 있다. LBCA 신호는 록 비트 액세스시에 “1”로 세트된다. LBCA 신호는 메모리 디코더(4)로 출력된다.

펌프/메모리 디코더용 제어 신호 레지스터(6)(2)의 b10은 RE 신호에 할당되어 있다. RE 신호는 판독 차지 펌프를 활성화시킨다. 펌프/메모리 디코더용 제어 신호 레지스터(6)(2)의 b10은 디폴트(default)로 “1”의 값이다.

(상태 레지스터(10))

다음으로, 도 5에 상태 레지스터(10)의 내용을 나타낸다. 8비트 레지스터중 b4와 b5에 상태 플래그가 할당되어 있다. 나머지 비트는 예비 비트(reserve bit)이다.

상태 레지스터(10)의 b4는 기입 상태 비트이다. 자동 기입 실행시에 오류로 되면 “1”로 세트된다.

상태 레지스터(10)의 b5는 소거 상태 비트이다. 자동 소거 실행시에 오류로 되면 “1”로 세트된다.

(순차 제어 레지스터(11))

다음으로, 도 6에 순차 제어 레지스터(11)의 내용을 나타낸다. 8비트 레지스터중 b0과 b1에 순차 플래그가 할당되어 있다. 나머지 비트는 예비 비트이다.순차 제어 레지스터(11)의 b0은 검증 개시 비트이다. 자동 소거중의 검증 실행시에 “1”로 세트된다.

순차 제어 레지스터(11)의 b1은 검증 상태 비트이다. 자동 소거중의 검증 결과에서 오류가 발생하면 “1”로 세트된다.

(의사 LT 레지스터(13))

다음으로, 도 7에 의사 LT 레지스터(13)의 내용을 나타낸다. 8비트 레지스터중 b0∼b5에는 비트선 치환을 위한 의사 트리밍 데이터가 할당되어 있다. 또, b7에는 의사 LT 레지스터 기입 정보가 할당되어 있다. 나머지 비트는 예비 비트이다.

b0∼b5까지의 레지스터값은 치환할 비트선에 대응한 레지스터에 “1”을 세트함으로써 의사적으로 비트선 치환의 실행이 가능하다. b7은 트리밍 데이터를 세트했을 때에 “1”로 세트된다.

(하드웨어 구성)

(펌프/메모리 디코더용 제어 신호 레지스터(6)의 회로 구성)

다음으로, 도 8에 펌프/메모리 디코더용 제어 신호 레지스터(6)중 1비트 분량의 회로 구성을 나타낸다. 펌프/메모리 디코더용 제어 신호 레지스터(6)의 1비트 회로는 슬레이브/마스터 구성의 2비트 분량의 레지스터로 구성되어 있다.

레지스터로의 값의 설정은 데이터(버스값)로부터 레지스터 설정값이 입력되고, 레지스터 세트 신호(137)를 트리거하여 값이 유지된다. 유지된 데이터는 신호 출력 신호(139)를 트리거하여 펌프/메모리 디코더용 제어 신호로서 펌프/메모리 디코더로 출력된다. 신호 출력 신호는 도 3에 나타내는 신호 출력 제어 레지스터가 액세스되면 액티브로 되는 신호이다. 또, 리셋 신호에 의해 레지스터값은 초기화되는 구성으로 되어 있다.

(차지 펌프)

다음으로, 도 9에 차지 펌프(3)의 블록도를 나타낸다. 도면에서, 참조 부호 20, 21은 각각 부 전압 및 정 전압 차지 펌프, 참조 부호 22는 판독 차지 펌프, 참조 부호 23은 전압 전환 회로이며, 차지 펌프(3)는 부 전압 차지 펌프(20), 정 전압 차지 펌프(21), 판독 펌프(22)로 이루어진다.

이 차지 펌프(3)는 펌프/메모리 디코더용 제어 신호 레지스터(6)로부터의 신호에 의해 제어되고, 각 차지 펌프의 출력은 전압 전환 회로(23)에 의해 메모리 디코더(4)와 메모리 블록(5)에 공급된다.

부 전압 차지 펌프는 소거용의 부 전압 발생용 차지 펌프이며, 자동 소거시에 부 전압을 발생시킨다.

정 전압 차지 펌프는 기입/소거용의 정 전압 발생용 차지 펌프이며, 기입시에 정의 기입 전압을 발생시키고 소거시에 정의 소거 전압을 발생한다.

판독 차지 펌프는 판독/검증용의 정 전압 발생용 차지 펌프이며, 판독 동작시에 판독 전압을 발생시키고 기입/기입 검증시에는 검증 전압을 발생한다.

다음으로, 도 10에 메모리 디코더(4)와 메모리 블록(5)의 구성도를 나타낸다.

도면에서, 참조 부호 24는 X(로우) 어드레스 래치, 참조 부호 25는 Y(컬럼) 어드레스 입력 버퍼 래치, 참조 부호 26은 X(로우)어드레스 프리디코더, 참조 부호 27은 Y(컬럼) 어드레스 프리디코더이며, 참조 부호 28 ~ 32는 각각 메모리 블록(0) ~ 메모리 블록(4), 참조 부호 135는 센스 앰프/기입 회로, 참조 부호 136은 선택기 회로, 참조 부호 138은 블록 선택 신호이며, 그 밖의 상기와 동일 부호는 동일 구성 요소 또는 상당 부분을 나타내는 것이므로, 그 중복 설명은 생략하고 이하도 마찬가지로 한다.

(메모리 디코더)

우선, 메모리 디코더(4)는 Y(컬럼) 어드레스 입력 버퍼 래치(25), X(로우) 어드레스 래치(24)와, Y(컬럼) 어드레스 프리디코더(27), X(로우) 어드레스 프리디코더(26)로 이루어진다. Y(컬럼) 어드레스 입력 버퍼 래치(25)와 X(로우) 어드레스 래치(24)는 어드레스 레지스터(7)로부터 어드레스 버스를 거쳐서 송신된 어드레스를 래치한다. 래치된 어드레스는 Y(컬럼) 어드레스 프리디코더(27), X(로우) 어드레스 프리디코더(26)에서 어드레스의 프리디코더 처리가 실행되고, 메모리 블록(5)에 대해서 프리디코딩된 어드레스를 출력한다.

(메모리 블록)

그리고, 메모리 블록(5)은 8KB의 메모리 블록(0)(28), 4KB의 메모리 블록(1)(29), 60KB의 메모리 블록(2)(30), 128KB의 메모리 블록(3)(31), 4KB의 메모리 블록(4)(32), 센스 앰프/기입 회로(135), 선택기 회로(136)로 이루어진다. 각각의 메모리 블록은 X디코더, Y디코더, 메모리 어레이로 이루어진다. 센스 앰프/기입 회로(135)는 각각의 메모리 블록으로부터의 출력을 받아 데이터 버스로 데이터를 출력하는 경로와, 데이터 버스 값을 센스 앰프/기입 회로(135)와 선택기 회로(136)를 거쳐서 메모리에 기입하는 경로가 있다.

도 11에 메모리 블록(5)의 어드레스 공간을 나타낸다.

메모리 블록(4)은 16진수 표기로 “001000h”∼“001FFFh”의 어드레스 공간을 갖는다.

메모리 블록(3)은 16진수 표기로 “7D1000h”∼“7EFFFFh”의 어드레스 공간을 갖는다.

메모리 블록(2)는 16진수 표기로 “7F0000h”∼“7FEFFFh”의 어드레스 공간을 갖는다.

메모리 블록(1)은 16진수 표기로 “7FF000h”∼“7FFFFFh”의 어드레스 공간을 갖는다.

메모리 블록(0)은 16진수 표기로, “FF E000 h”∼“FF FFFF h”의 어드레스 공간을 갖는다.

도 12는 도 10에 나타내는 블록중 128KB의 메모리 블록(3)의 X디코더, Y디코더, 메모리 셀 어레이, 센스 앰프/기입 회로를 추출하여 나타내는 도면으로서, 도면에서 참조 부호 33은 센스 앰프/기입 회로, 참조 부호 34는 Y디코더, 참조 부호 35는 X디코더, 참조 부호 36 ~ 39는 트랜지스터이다. 또한, 메모리 셀 어레이는 하나의 센스 앰프/기입 회로(33)에 결합되는 부분만을 도시하고 있다.

Y디코더(34)는 Y 어드레스 프리디코더(27)로부터의 출력을 받아, 64개의 비트선(BL0∼BL63)중에서 하나의 비트선을 선택하기 위한 64개의 제어 신호(CS0∼CS63)를 생성한다. 제어 신호(CS0∼CS63)는 비트선을 선택하는 트랜지스터(36∼39)의 게이트에 결합되어 있다.

X디코더(35)는 X 어드레스 프리디코더(26)로부터의 출력을 받아, 64개의 워드선(WL0∼WL63)중에서 하나의 워드선을 선택 제어한다.

플로팅 게이트(floating gate)를 갖는 비휘발성 트랜지스터로 이루어지는 메모리 셀(Tr0-0∼Tr0-63, Tr1-0∼Tr1-63, Tr2-0∼Tr2-63, Tr3-0∼Tr3-63,…, Tr63-0∼Tr63-63)이 행렬 형상으로 배치되어 있다.

이 중, 동일 행에 배치된 메모리 셀(Tr0-0∼Tr63-0, Tr0-1∼Tr63-1, Tr0-2∼Tr63-2,…, Tr0-63∼Tr63-63)에는 동일 비트선(BL0∼BL63)이 소스 단자에 접속되어 있고, 각각 다른 워드선(WL0∼WL63)이 게이트 단자에 접속되어 있다.

메모리 데이터의 판독은 X 어드레스 프리디코더(26), Y 어드레스 프리디코더(27)의 출력에 따라, 비트선(BL0∼BL63)과 워드선(WL0∼WL63) 중에서 각각 하나의 비트선과 워드선이 선택되고, 선택된 비트선과 워드선에 접속된 플로팅 게이트를 갖는 비휘발성 트랜지스터로 이루어지는 메모리 셀의 내용이, 센스 앰프/기입 회로(33)중의 센스 앰프를 거쳐서 데이터 버스로 출력된다.

또한, 메모리 데이터로의 기입은 X 어드레스 프리디코더(26), Y 어드레스 프리디코더(27)의 출력에 따라, 비트선(BL0∼BL63)과 워드선(WL0∼WL63)중에서 각각 하나의 비트선과 워드선이 선택되고, 선택된 비트선과 워드선에 접속된 플로팅 게이트를 갖는 비휘발성 트랜지스터로 이루어지는 메모리 셀에, 센스 앰프/기입 회로(33)중의 기입 회로를 거쳐서 데이터 버스의 값이 기입된다.

또, 메모리 데이터로의 소거는 소거 펄스(ERS)가 소거 대상으로 되어 있는 메모리 블록에 인가되면, 플로팅 게이트를 갖는 비휘발성 트랜지스터로 이루어지는 메모리 셀의 게이트에 정의 소거 전압이 인가되어 메모리의 내용이 소거된다.

(더미 메모리 어레이)

도 13은 도 10에 나타낸 블록중 128KB 메모리 블록(3)의 X디코더, Y디코더, 더미 메모리 셀 어레이, 록 비트 셀 어레이, 센스 앰프/기입 회로, 선택기 회로를 추출하여 나타내는 도면이다. 도면에서, 참조 부호 40 ~ 43은 트랜지스터, 참조 부호 44는 센스 앰프/기입 회로이며, 메모리 셀 어레이는 하나의 센스 앰프/기입 회로(44)에 결합되는 부분만을 나타내고 있다.

Y디코더(34)는 Y 어드레스 프리디코더(27)로부터의 출력을 받아, 64개의 비트선(DBL1∼DBL64)중에서 하나의 비트선을 선택하기 위한 64개의 제어 신호(CS0∼CS63)를 생성한다. 제어 신호(CS0∼CS63)는 비트선을 선택하는 트랜지스터(41∼43)의 게이트에 결합되어 있다.

또한, 록 비트선(LBL)은 메모리 블록마다 록/언록(lock/unlock) 상태를 나타내는 비휘발성 트랜지스터(Tr00-0)가 연결된 비트선이다.

또, 플로팅 게이트를 갖는 비휘발성 트랜지스터로 이루어지는 더미 메모리 셀과 록 비트 메모리 셀(Tr00-0∼Tr00-64, Tr10-0∼Tr1-64, Tr20-0∼Tr20-64, Tr30-0∼Tr30-64,…, Tr630-0∼Tr630-64)이 행렬 형상으로 배치되어 있다.

이 중, 동일행에 배치된 메모리 셀(Tr00-0∼Tr630-0, Tr00-1∼Tr630-1, Tr00-2∼Tr630-2,…, Tr00-64∼Tr630-64)에는 동일 비트선(DBL1∼DBL64)이 소스 단자에 접속되어 있으며, 각각 다른 워드선(WL0∼WL63)이 게이트 단자에 접속되어 있다. DBL1∼DBL64는 더미 비트선이며, LBL은 록 비트선이다.

더미 메모리 셀 데이터의 판독은, X 어드레스 프리디코더(26), Y 어드레스 프리디코더(27)의 출력에 따라, 비트선(DBL1∼DBL64)과 워드선(WL0∼WL63)중에서 각각 하나의 비트선과 워드선이 선택되고, 선택된 비트선과 워드선에 접속된 플로팅 게이트를 갖는 비휘발성 트랜지스터로 이루어지는 메모리 셀의 내용이 센스 앰프/기입 회로(44)중의 센스 앰프를 거쳐서 데이터 버스로 출력된다.

또한, 더미 메모리 셀 데이터로의 기입은, X 어드레스 프리디코더(26), Y 어드레스 프리디코더(27)의 출력에 따라, 더미 비트선(DBL1∼DBL64)과 워드선(WL0∼WL63)중에서 각각 하나의 비트선과 워드선이 선택되고, 선택된 더미 비트선과 워드선에 접속된 플로팅 게이트를 갖는 비휘발성 트랜지스터로 이루어지는 메모리 셀에 센스 앰프/기입 회로(44)중의 기입 회로를 거쳐서 데이터 버스의 값이 기입된다. 또, 록비트 메모리 셀 데이터의 판독은 제어 신호(LBCA)가 선택되고, X디코더(35)에 의해 워드선(WL0)이 선택되며, 록비트 메모리 데이터인 비휘발성 메모리 트랜지스터(Tr00-0)의 값이 센스 앰프/기입 회로(44)중의 센스 앰프를 거쳐서 데이터 버스로 출력된다. 또한, 록 비트 메모리로의 기입은 제어 신호(LBCA)가 선택되고, X디코더(35)에 의해 워드선(WL0)이 선택되고, 록 비트 메모리 데이터인 비휘발성 메모리 트랜지스터(Tr00-0)에 센스 앰프/기입 회로(44)중의 기입 회로를 거쳐서 데이터 0(Zero)의 값이 기입된다.

또, 메모리 데이터로의 소거는, 소거 펄스(ERS)가 소거 대상으로 되어 있는 메모리 블록에 인가되면, 플로팅 게이트를 갖는 비휘발성 트랜지스터로 이루어지는 메모리 셀의 게이트에 정의 소거 전압이 인가되어 메모리의 내용이 소거된다.

도 14는 더미 메모리 셀 어레이, 메모리 어레이(0)∼ 메모리 어레이(31), 센스 앰프/기입 회로, 센스 앰프/기입 회로(D0용)∼센스 앰프/기입 회로(D31용), 선택기(0)∼ 선택기(31), DDB 버스(15:0)의 접속관계를 나타내는 도면으로, 도면에서 참조 부호 135는 센스 앰프/기입 회로이며, 참조 부호 33은 센스 앰프/기입 회로(D0용), 참조 부호 48은 센스 앰프/기입 회로(D31용), 참조 부호 44는 센스 앰프/기입 회로(더미 메모리 셀 어레이용), 참조 부호 45는 더미 메모리 어레이, 참조 부호 46은 메모리 어레이(0), 참조 부호 47은 메모리 어레이 (31), 참조 부호 49는 선택기(0), 참조 부호 136은 선택기 회로이며, 참조 부호 50은 선택기(31), 참조 부호 51은 선택기이다.

선택기(51)는 8비트 액세스, 16비트 액세스시에 메모리 데이터를 정지(整地) 처리하여 DDB(15:0) 버스(18)로 출력한다.

선택기(0)(49)∼선택기(31)(50)은 제어 신호 IREDEBL(0)∼IREDEBL(31)에 의해 선택되고, 치환할 메모리 어레이(메모리 어레이(0)∼ 메모리 어레이(31))를 더미 메모리 어레이와 교체할 수 있다. 여기서, 선택기(51)와 선택기(0)(49)∼선택기(31)(50)를 합쳐서 선택기 회로(136)라고 칭하고 있다.

또, 하나의 메모리 셀 어레이에 접합되어 있는 센스 앰프/기입 회로(44)∼ 센스 앰프/기입 회로(48)를 합쳐서 33비트의 센스 앰프/기입 회로(135)라고 칭하고 있다.

또한, 도 15에 제어 신호 IREDEBL(31:0)을 생성하기 위한 블록도가 도시되어 있다. 도면에서, 참조 부호 52는 FUSE 회로(제 1 수단), 참조 부호 53은 디코드 회로(제 2 수단), b0∼b5, b7은 의사 LT 레지스터(의사 레지스터)이며, 제어 신호 IREDEBL(31:0)은 FUSE 회로(52)로부터의 5비트 신호 I/O FUSE(4: 0), Enable FUSE 신호, 의사 LT 레지스터 b0∼b5의 출력 신호, 의사 LT 레지스터 b7의 출력을 받아 디코드 회로(53)에서 생성된다. 디코드 회로(53)는 FUSE 회로의 내용을 우선적으로 접수하여, Enable FUSE 신호가 액티브인 경우에는 의사 LT 레지스터의 내용을 무시하고, FUSE 회로의 내용을 제어 신호 IREDEBL(31:0)에 반영시킨다.

또, 도 25에 FUSE 회로(52)내의 Enable FUSE 신호 생성 회로(a)와 I/O FUSE 신호 생성 회로(b)를 나타내고, (c)에는 리셋 신호와 래치 신호의 관계를 나타낸다. 도면에서, 참조 부호 142, 146은 P채널 트랜지스터, 참조 부호 143, 147은 N채널 트랜지스터, 참조 부호 144, 148은 FUSE, 참조 부호 145, 149는 래치 회로이다.

도 25(a)의 Enable FUSE 신호 생성 회로는 리셋 신호가 입력되는 P채널 트랜지스터(142)와, N채널 트랜지스터(143)와, P채널 트랜지스터(142)와 N채널 트랜지스터(143)에 접속된 FUSE(144)와, FUSE(144)와 P채널 트랜지스터(142)에 접속된 래치 회로(145)로 이루어진다. 이 래치 회로(145)는 래치 신호에 의해 데이터를 래치하고, 출력은 Enable FUSE 신호로 되어 있다. I/O FUSE 신호 생성 회로는 FUSE 회로(52)내에 5세트 있다.

한편, 도 25(b)의 I/O FUSE 신호 생성 회로는 Enable FUSE 신호가 입력되는 P채널 트랜지스터(146)와, N채널 트랜지스터(147)와, P채널 트랜지스터(146)와 N채널 트랜지스터(147)에 접속된 FUSE(148)와, FUSE(148)와 P채널 트랜지스터(146)에 접속된 래치 회로(149)로 이루어진다. 이 래치 회로(149)는 래치 신호에 의해 데이터를 래치하고, 출력은 I/O FUSE 신호로 되어 있다. 래치 회로(149)는 리셋 신호에 의해 초기화되고, Enable FUSE 신호가 L레벨일 때는 강제적으로 I/O FUSE 신호를 L레벨로 한다.

Enable FUSE 신호 생성 회로내의 FUSE(144)와 I/O FUSE 신호 생성 회로내의 FUSE(148)는 레이저에 의해 절단할 수 있다. Enable FUSE 신호는, Enable FUSE 신호 생성 회로내의 FUSE(144)를 절단하지 않으면, 리셋 신호 입력후에 L레벨로 된다. 또한, Enable FUSE 신호는, Enable FUSE 신호 생성 회로내의 FUSE(144)가 절단되어 있으면, 리셋 신호 입력후에 H레벨로 된다.

또, I/O FUSE 신호는, Enable FUSE 신호가 H레벨일 때, I/O FUSE 신호 생성 회로내의 FUSE(148)가 절단되어 있지 않으면 리셋 신호 입력후에 L레벨로 된다. 또한, I/O FUSE 신호는, Enable FUSE 신호가 H레벨일 때, I/O FUSE 신호 생성 회로내의 FUSE(148)가 절단되어 있으면 리셋 신호 입력후에 H레벨로 된다.

그리고, 도 16에 FUSE 회로 트리밍 사양(a)과 의사 LT 레지스터 트리밍 사양(b)을 나타낸다. FUSE 회로 트리밍에서는 Enable FUSE = H레벨, I/O FUSE(4: 0) = L레벨인 경우, IREDEBL(0) 신호가 액티브로 되어, 도 14에 나타내는 메모리 셀 어레이(0)(46)가 더미 메모리 셀 어레이(45)로 치환된다.

또한, 의사 LT 레지스터 트리밍 사양에서는 의사 LT 레지스터 출력 b5 = H레벨, 의사 LT 레지스터 출력 b4∼b0 = L레벨인 경우, IREDEBL(0) 신호가 액티브로 되어, 도 14에 나타내는 메모리 셀 어레이(0)(46)가 더미 메모리 셀 어레이(45)로 치환된다. 이 회로를 이용하면, FUSE 회로에서 트리밍을 실행하기 전에 의사 LT 레지스터(13)에 데이터를 세트함으로써 가상적으로 치환할 수 있게 된다.

또, 도 24에 치환되는 패턴의 몇 가지 예를 나타낸다. 우선 FUSE 회로 출력에 의해 치환되는 ①의 경우를 나타낸다. 패턴 ①에서는 FUSE 회로의 출력은 메모리 셀 어레이(0)∼(7)을 각각 더미 메모리 셀 어레이로 치환하는 출력을 나타내고 있지만, 의사 LT 레지스터의 출력은 메모리 셀 어레이(24)∼(31)을 각각 더미 메모리 셀 어레이로 치환하는 출력을 나타내고 있다. 그러나, 디코드 회로(53)는 FUSE 회로의 내용을 우선적으로 접수하여, Enable FUSE 신호가 액티브인 경우에는 의사 LT 레지스터의 내용을 무시하고 FUSE 회로의 내용을 제어 신호 IREDEBL(31:0)에 반영시키므로, 패턴 ①에서는 메모리 셀 어레이(0)∼(7)을 각각 더미 메모리 셀 어레이로 치환할 수 있다.

또한, 의사 LT 레지스터 출력에 의해 치환되는 패턴 ②를 나타낸다. 패턴 ②에서는 FUSE 회로의 출력은 어느 메모리 셀의 치환도 나타내고 있지 않지만, 의사 LT 레지스터의 출력은 메모리 셀 어레이(8)∼(15)를 각각 더미 메모리 셀 어레이로 치환하는 출력을 나타내고 있다. 이 경우, 디코드 회로(53)는 의사 LT 레지스터의 내용을 제어 신호 IREDEBL(31:0)에 반영시키므로, 패턴 ②에서는 메모리 셀 어레이(8)∼(15)를 각각 더미 메모리 셀 어레이로 치환할 수 있다.

또한, FUSE 회로 출력에 의해 치환되는 패턴 ③의 경우를 나타낸다. 패턴 ③에서는 FUSE 회로의 출력은 메모리 셀 어레이(16)∼(23)을 각각 더미 메모리 셀 어레이로 치환하는 출력을 나타내고 있으며, 의사 LT 레지스터의 출력도 메모리 셀 어레이(16)∼(23)을 각각 더미 메모리 셀 어레이로 치환하는 출력을 나타내고 있다. 그러나, 디코드 회로(53)는 FUSE 회로의 내용을 우선적으로 접수하여, Enable FUSE 신호가 액티브인 경우에는 의사 LT 레지스터의 내용을 무시하고 FUSE 회로의 내용을 제어 신호 IREDEBL(31:0)에 반영시키므로, 패턴 ③에서는 메모리 셀 어레이(16)∼(23)을 각각 더미 메모리 셀 어레이로 치환한다.

마지막으로, 어디에도 치환되지 않는 패턴 ④의 경우를 설명한다. 패턴 ④에서는 FUSE 회로도 의사 LT 레지스터의 출력도 어느 메모리 셀의 치환도 나타내고 있지 않다. 이 경우, 디코드 회로(53)는 어느 메모리 셀도 치환하지 않는다.

의사 LT 레지스터값은 도 2에 나타내는 DB(15:0) 버스(19)를 거쳐서 데이터처리 장치(1)로 판독할 수 있다. 또, FUSE 회로 출력값도 도 2에 나타내는 의사 LT 레지스터(13)와 DB(15:0) 버스(19)를 거쳐서 데이터 처리 장치(1)로 판독할 수 있다. 데이터 처리 장치(1)에서는 판독한 값의 두 개의 값을 비교하여 처리한다. 또한, 의사 LT 레지스터값은 플래쉬 메모리로의 기입 데이터로 하여 도 1에 나타내는 메모리 블록(5)중의 메모리 블록(0)내에 기입 처리한다. 기입한 의사 LT 레지스터값은 FUSE 회로(52)의 FUSE를 레이저 처리하기 전에 판독하여, 어느 FUSE를 절단할 것인지를 결정한다.

(동작 설명)

(자동 소거)

다음으로, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 자동 소거 동작을, 도 17의 흐름도를 이용하여 설명한다. 이 경우의 자동 일괄 소거에서는 도 10에 나타내는 블록(0)(28), 블록(1)(29), 블록(2)(30), 블록(3)(31), 블록(4)(32) 중의 어느 하나의 블록을 소거 대상으로 한다.

모드 진입후, 우선 록 비트 체크 단계(ST54)를 실행한다. 록 비트 체크 단계(ST54)에서는 소거 대상으로 되는 메모리 블록의 록 비트 정보를 판독하여 소거 가능한지 아닌지를 판단한다. 록 비트 정보를 판독한 결과, 록 상태였던 경우에는 소거 오류 단계(ST60)로 하여 처리를 종료한다. 또, 언록 상태였던 경우에는 다음의 소거전 기입 단계(ST55)의 단계로 이행한다. 여기서, 록 상태였라도 강제 소거 모드인 경우에는 다음의 소거전 기입 단계(ST55)로 이행한다.

소거전 기입 단계(ST55)에서는 소거 대상으로 되어 있는 메모리 블록에 대하여 데이터 “0”을 기입하는 동작을 실행한다.

소거전 기입 단계(ST55)에서는 순차 어드레스를 증가시키면서 32비트 단위로 기입해 간다. 소거전 기입 단계(ST55)의 종료후, 소거 펄스 인가 단계(ST56)로 이행한다.

소거 펄스 인가 단계(ST56)에서는 소거 펄스를 소거 대상으로 되어 있는 메모리 블록에만 인가하여 소거 동작을 실행한다. 소거 펄스 인가 단계(ST56)의 종료후, 소거 검증 단계(ST57)로 이행한다.

소거 검증 단계(ST57)에서는 소거 대상으로 되어 있는 메모리 블록에 대하여 최하위 어드레스로부터 최상위 어드레스까지 어드레스를 증가시키면서 소거 검증 처리를 실행한다. 소거 검증 단계(ST57)에서 검증 실패(불량)가 발생한 경우, 재소거를 실행하기 위해서 재소거 전처리 단계(ST58)로 이행한다.

재소거 전처리 단계(ST58)에서는 재소거 전처리 회수를 1만큼 증가시켜, 처리를 소거 펄스 인가 단계(ST56)로 다시 이행시킨다.

소거 펄스 인가 단계(ST56)에서는 다시 소거 동작을 실행한다. 소거 펄스 인가 단계(ST56)의 종료후, 다시 소거 검증 단계(ST57)로 이행한다. 소거 검증 단계(ST57)에서는 전회(前回) 소거 검증에 실패한 어드레스부터 다시 검증을 개시한다.

소거 펄스 인가 단계(ST56), 소거 검증 단계(ST57), 재소거 전처리 단계(ST58)에서는 소거 검증 단계(ST57)에서 최종 어드레스까지 검증이 실행되거나, 또는 재소거 전처리 단계(ST58)에서 재소거 전처리 회수의 값이 최대값으로 될 때까지 루프 처리가 계속된다.

재소거 전처리 단계(ST58)에서 재소거 전처리 회수의 값이 최대값에 도달하면, 소거 오류 종료 단계(ST60)로서 처리가 종료된다. 또, 소거 검증 단계(ST57)에서 최종 어드레스까지 검증이 진행하면, 정상 종료 단계(ST59)로서 자동 소거 처리를 종료한다.

(타이밍도)

다음으로, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 자동 소거 동작을 도 18의 타이밍도와, 도 2에 나타내는 레지스터 회로군(2)과, 도 4에 나타내는 펌프/메모리 디코더용 제어 신호 레지스터(6)(1) 및 (2)의 내용과, 도 8에 나타내는 펌프/메모리 디코더용 제어 신호 레지스터(6)의 내용을 이용하여 설명한다. 도 18에 나타내는 각 신호선은 도 4에 나타내는 펌프/메모리 디코더용 제어 신호 레지스터(6)의 각 비트에 할당된 신호이다.

우선, 도 18의 61의 타이밍에서 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 자동 소거 동작이 개시된다.

다음으로, 록 비트 체크에 대해서 설명한다. 도 18에서 록 비트 체크의 기간은 참조 부호 61 ~ 67 사이이다. 도 18의 참조 부호 62의 타이밍에서는 도 18의 참조 부호 63의 타이밍에서 DBRD 신호와 LBCA 신호를 H레벨로 하고 ISE 신호를 L레벨로 하기 위해서, 도 18의 참조 부호 62의 타이밍에서 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타내는 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서, 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 63의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, DBRD 신호와 LBCA 신호를 H레벨로 하고 ISE 신호를 L레벨로 한다.

다음으로, 도 18의 참조 부호 64의 타이밍에서는, 도 18의 참조 부호 65의 타이밍에서 DBRD 신호와 LBCA 신호를 L레벨로 하고, ISE 신호와 BLSHT 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(2)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 65의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, DBRD 신호와 LBCA 신호를 L레벨로 하고 ISE 신호와 BLSHT 신호를 H레벨로 한다.

다음으로, 도 18의 참조 부호 66의 타이밍에서는, 도 18의 참조 부호 67의 타이밍에서 BLSHT 신호를 L레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 18에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 67의 타이밍에서는, 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 BLSHT 신호를 L레벨로 한다.

다음으로, 소거전 기입에 대해서 설명한다.

도 18에서 소거전 기입의 기간은 참조 부호 67 ~ 73의 사이이다. 도 18의참조 부호 68의 타이밍에서는, 도 18의 참조 부호 69의 타이밍에서 IPREP 신호를 L레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 18에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 69의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 IPREP 신호를 L레벨로 한다.

다음으로, 도 18의 참조 부호 70의 타이밍에서는, 도 18의 참조 부호 71의 타이밍에서 IPREP 신호와 BLSHT 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 71의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 IPREP 신호와 BLSHT 신호를 H레벨로 한다.

다음으로, 도 18의 참조 부호 72의 타이밍에서는, 도 18의 참조 부호 73의 타이밍에서 BLSHT 신호를 L레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 73의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 BLSHT 신호를 L레벨로 한다.

다음으로, 소거 펄스 인가와 소거 검증에 대해서 설명한다. 도 18에서 소거 펄스 인가의 기간은 참조 부호 73 ~ 79 사이이다. 또, 소거 검증 기간은 참조 부호 79 ~ 83 사이이다. 도 18의 참조 부호 74의 타이밍에서는, 도 18의 참조 부호 75의 타이밍에서 NE 신호와 ERS 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 75의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 NE 신호와 ERS 신호를 H레벨로 한다.

다음으로, 도 18의 참조 부호 76의 타이밍에서는, 도 18의 참조 부호 77의 타이밍에서 NE 신호와 ERS 신호를 L레벨로 하고 BLSHT 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 77의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, NE 신호와 ERS 신호를 L레벨로 하고 BLSHT 신호를 H레벨로 한다.

다음으로, 도 18의 참조 부호 78의 타이밍에서는, 도 18의 참조 부호 79의 타이밍에서 BLSHT 신호와 ISE 신호를 L레벨로 하고 DBRD 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 79의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, BLSHT 신호와 ISE 신호를 L레벨로 하고 DBRD 신호를 H레벨로 한다.

다음으로, 도 18의 참조 부호 80의 타이밍에서는, 도 18의 참조 부호 81의 타이밍에서 DBRD 신호를 L레벨로 하고 ISE 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 80의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 DBRD 신호를 L레벨로 하고 ISE 신호를 H레벨로 한다.

소거 검증의 기간은 검증에서 실패하거나 소거 대상으로 되어 있는 메모리 블록의 최대 어드레스까지 반복한다. 최대 어드레스에 도달한 경우, 도 18의 참조 부호 83의 타이밍에서 PE 신호를 L레벨로 하기 위해서, 도 18의 참조 부호 82의 타이밍에서 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 18의 참조 부호 82의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 PE 신호를 L레벨로 한다. 소거 검증에서 실패하면 다시 참조 부호 73의 타이밍으로 되돌아가 소거 펄스 인가를 실행한다.

도 18에는 레지스터 세트 신호와 신호 출력 신호를 함께 나타내고 있다. 레지스터로의 값의 세트는 레지스터 세트 신호를 이용하여 실행한다. 또한, 각 신호선의 출력은 신호 출력 신호를 이용하여 실행한다.

(자동 기입)

다음으로, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 자동 기입 동작을 도 19의 흐름도를 이용하여 설명한다.

모드 진입후, 우선 록 비트 체크 단계(ST84)를 실행한다. 록 비트 체크에서는 기입 대상으로 되는 메모리 블록의 록 비트 정보를 판독하여 기입 가능한지의 여부를 판단한다. 강제 기입 모드인 경우에는 록 비트 정보에 따르지 않고 자동 기입을 실행한다.

또, 비강제 기입 모드에서 록 상태에 있을 때는 기입 오류 단계(ST89)로서 처리를 종료한다. 기입 펄스 인가 단계(ST85)에서는 취입한 기입 어드레스와 데이터에 따라 기입 펄스를 인가한다. 펄스의 인가후 기입 검증 단계(ST86)로 이행한다. 기입 검증 단계(ST86)에서는 기입 펄스 인가후, 기입한 어드레스의 데이터를 판독하여 외부로부터 취입한 데이터와 비교한다. 비교는 워드 단위로 실행한다. 1비트라도 비교에서 일치하지 않으면, 다시 기입을 실행하기 위해서 재기입 전처리 단계(ST87)로 처리를 이행한다. 비교에서 전체 데이터가 일치하면, 정상 처리 단계(ST88)로서 처리를 종료한다. 재기입 전처리 단계(ST87)에서는 기입 회수를 카운트하는 카운터의 값을 +1 증가시킨다. 또한, 기입이 실패한 비트를 특정하고, 다시 기입 펄스를 인가하기 위해서 처리를 기입 펄스 인가 단계(ST85)로 이행한다. 기입 회수의 카운터 값이 최대값에 도달하면, 기입 오류 단계(ST89)로서 처리를 종료한다.

(타이밍도)

다음으로, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 자동 기입 동작을 도 20의 타이밍도와, 도 2에 나타내는 레지스터 회로군(2)과, 도 4에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)(1) 및(2)의 내용과, 도 8에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)의 내용을 이용하여 설명한다. 도 20에 나타내는 각 신호선은 도 4에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)의 각 비트에 할당된 신호이다.

우선, 도 20의 참조 부호 90의 타이밍에서 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 자동 기입의 동작이 개시된다.

다음으로, 록 비트 체크에 대해서 설명한다.

도 20에서, 록 비트 체크의 기간은 참조 부호 90 ~ 96 사이이다. 도 20의 참조 부호 91의 타이밍에서는, 도 20의 참조 부호 92의 타이밍에서 DBRD 신호와 LBCA 신호를 H레벨로 하고 ISE 신호를 L레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 20의 참조 부호 92의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, DBRD 신호와 LBCA 신호를 H레벨로 하고 ISE 신호를 L레벨로 한다.

다음으로, 도 20의 참조 부호 93의 타이밍에서는, 도 20의 참조 부호 94의 타이밍에서 DBRD 신호와 LBCA 신호를 L레벨로 하고 ISE 신호와 BLSHT 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 20의 참조 부호 94의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, DBRD 신호와 LBCA 신호를 L레벨로 하고 ISE 신호와 BLSHT 신호를 H레벨로 한다.

다음으로, 도 20의 참조 부호 95의 타이밍에서는, 도 20의 참조 부호 96의 타이밍에서 BLSHT 신호를 L레벨로 하고 PE 신호를 H레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 20의 참조 부호 96의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, BLSHT 신호를 L레벨로 하고 PE 신호를 H레벨로 한다.

다음으로, 기입 펄스 인가와 기입 검증에 대해서 설명한다.

도 20에서, 기입 펄스 인가의 기간은 참조 부호 96 ~ 102 사이이다. 또, 기입 검증의 기간은 참조 부호 102 ~ 106 사이이다. 도 20의 참조 부호 97의 타이밍에서는, 도 20의 참조 부호 98의 타이밍에서 PGM 신호를 H레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 20의 참조 부호 98의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 PGM 신호를 H레벨로 한다.

다음으로, 도 20의 참조 부호 99의 타이밍에서는, 도 20의 참조 부호 100의 타이밍에서 PGM 신호를 L레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 20의 참조 부호 100의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 PGM 신호를 L레벨로 한다.

다음으로, 도 20의 참조 부호 101의 타이밍에서는, 도 20의 참조 부호 102의 타이밍에서 ISE 신호를 L레벨로 하고 DBRD 신호를 H레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 20의 참조 부호 102의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, ISE 신호를 L레벨로 하고 DBRD 신호를 H레벨로 한다.

다음으로, 도 20의 참조 부호 103의 타이밍에서는, 도 20의 참조 부호 104의 타이밍에서 DBRD 신호를 L레벨로 하고 ISE 신호를 H레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 20의 참조 부호 104의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, ISE 신호를 H레벨로 하고 DBRD 신호를 L레벨로 한다.

다음으로, 도 20의 참조 부호 105의 타이밍에서는, 도 20의 참조 부호 106의 타이밍에서 PE 신호를 L레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 20의 참조 부호 106의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 PE 신호를 L레벨로 한다.

기입 검증에서 실패하면, 다시 참조 부호 96의 타이밍으로 되돌아가 기입 펄스 인가를 실행한다.

도 20에는 레지스터 세트 신호와 신호 출력 신호를 함께 나타내고 있다. 레지스터로의 값의 세트는 레지스터 세트 신호를 이용하여 실행한다. 또한, 각 신호선의 출력은 신호 출력 신호를 이용하여 실행한다.

다음으로, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 록 비트 프로그램의 동작을 도 21의 흐름도를 이용하여 설명한다.

모드 진입후, 우선 록 비트 체크 단계(ST107)를 실행한다. 록 비트 체크에서는 기입 대상으로 되는 메모리 블록의 록 비트 정보를 판독하여 기입 가능한지의 여부를 판단한다. 강제 기입 모드인 경우에는 록 비트 정보에 따르지 않고 자동 기입을 실행한다.

비강제 기입 모드에서는 록 상태에 있을 때는 기입 오류 종료 단계(ST112)로서 처리를 종료한다. 기입 펄스 인가 단계(ST108)에서는 취입한 기입 어드레스와 데이터에 따라 기입 펄스를 인가한다. 펄스의 인가후 기입 검증 단계(ST109)로 이행한다. 기입 검증 단계(ST109)에서는 기입 펄스 인가후, 기입한 록 비트 데이터를 판독하고 기입 데이터인 "0"과 비교한다. 일치하지 않으면, 다시 기입을 실행하기 위해서 재기입 전처리 단계(ST110)로 처리를 이행한다.

비교에서 데이터가 일치하면, 정상 종료 단계(ST111)로서 처리를 종료한다. 재기입 전처리 단계(ST110)에서는 기입 회수를 카운트하는 카운터의 값을 +1 증가시킨다. 다음에, 다시 기입 펄스를 인가하기 위해, 처리를 기입 펄스 인가 단계(ST108)로 이행한다. 기입 회수의 카운터 값이 최대값에 도달하면, 기입 오류 단계(ST112)로서 처리를 종료한다.

(타이밍도)

다음으로, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 록 비트 프로그램의 동작을 도 22의 타이밍도와, 도 2에 나타내는 레지스터 회로군(2)과, 도 4에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)(1) 및 (2)의 내용과, 도 8에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)의 내용을 이용하여 설명한다. 도 18에 나타내는 각 신호선은 도 4에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)의 각 비트에 할당된 신호이다.

우선, 도 22의 참조 부호 113의 타이밍에서 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 록 비트 프로그램의 동작이 개시된다.

다음으로, 록 비트 체크에 대해서 설명한다. 도 22에서 록 비트 체크의 기간은 참조 부호 113 ~ 119 사이이다. 도 22의 참조 부호 114의 타이밍에서는, 도22의 참조 부호 115의 타이밍에서 DBRD 신호와 LBCA 신호를 H레벨로 하고 ISE 신호를 L레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 22의 참조 부호 115의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, DBRD 신호와 LBCA 신호를 H레벨로 하고 ISE 신호를 L레벨로 한다.

다음으로, 도 22의 참조 부호 116의 타이밍에서는, 도 22의 참조 부호 117의 타이밍에서 DBRD 신호와 LBCA 신호를 L레벨로 하고 ISE 신호와 BLSHT 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브 측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 22의 참조 부호 117의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, DBRD 신호와 LBCA 신호를 L레벨로 하고 ISE 신호와 BLSHT 신호를 H레벨로 한다.

다음으로, 도 22의 참조 부호 118의 타이밍에서는, 도 22의 참조 부호 119의 타이밍에서 BLSHT 신호를 L레벨로 하고 PE 신호를 H레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 22의 참조 부호 119의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, BLSHT 신호를 L레벨로 하고 PE 신호를 H레벨로 한다.

다음으로, 기입 펄스 인가와 기입 검증에 대해서 설명한다. 도 22에서, 기입의 펄스 인가 기간은 참조 부호 119 ~ 125 사이이다. 또한, 기입 검증 기간은 참조 부호 125 ~ 129 사이이다. 도 22의 참조 부호 120의 타이밍에서는, 도 22의 참조 부호 121의 타이밍에서 PGM 신호와 LBCA 신호를 H레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 22의 참조 부호 121의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 PGM 신호와 LBCA 신호를 H레벨로 한다.

다음으로, 도 22의 참조 부호 122의 타이밍에서는, 도 22의 참조 부호 123의 타이밍에서 PGM 신호를 L레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브 측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 22의 참조 부호 123의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 PGM 신호를 L레벨로 한다.

다음으로, 도 22의 참조 부호 124의 타이밍에서는, 도 22의 참조 부호 125의 타이밍에서 ISE 신호를 L레벨로 하고 DBRD 신호를 H레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브 측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 22의 참조 부호 125의 타이밍에서는 도 8에 나타낸신호 출력 신호를 인에이블로 함으로써 ISE 신호를 L레벨로 하고 DBRD 신호를 H레벨로 한다.

다음으로, 도 22의 참조 부호 126의 타이밍에서는, 도 22의 참조 부호 127의 타이밍에서 DBRD 신호와 LBCA 신호를 L레벨로 하고 ISE 신호를 H레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브 측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 22의 참조 부호 127의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, ISE 신호를 H레벨로 하고 DBRD 신호와 LBCA 신호를 L레벨로 한다.

다음으로, 도 22의 참조 부호 128의 타이밍에서는, 도 22의 참조 부호 129의 타이밍에서 PE 신호를 L레벨로 하기 위해서, 각 신호선의 값을 레지스터의 슬레이브 측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 22의 참조 부호 129의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써 PE 신호를 L레벨로 한다. 기입 검증에서 실패하면, 다시 참조 부호 119의 타이밍으로 되돌아가 기입 펄스 인가를 실행한다.

도 22에는 레지스터 세트 신호와 신호 출력 신호를 함께 나타내고 있다. 레지스터로의 값의 세트는 레지스터 세트 신호를 이용하여 실행한다. 또한, 각 신호선의 출력은 신호 출력 신호를 이용하여 실행한다.

(록 비트 판독)

(타이밍도)

다음으로, 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 록 비트 판독의 동작을 도 23의 타이밍도와, 도 2에 나타낸 레지스터 회로군(2)과, 도 4에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)(1) 및 (2)의 내용과, 도 8에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)의 내용을 이용하여 설명한다. 도 18에 나타내는 각 신호선은 도 4에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)의 각 비트에 할당된 신호이다.

우선, 도 23의 참조 부호 130의 타이밍에서 본 발명의 실시예 1에 따른 비휘발성 반도체 메모리의 록 비트의 판독 동작이 개시한다.

도 23에서 록 비트 판독 기간은 참조 부호 130 ~ 134 사이이다. 도 23의 참조 부호 131의 타이밍에서는, 도 23의 참조 부호 132의 타이밍에서 DBRD 신호와 LBCA 신호를 H레벨로 하고 ISE 신호와 BLSHT 신호를 L레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 23의 참조 부호 132의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, DBRD 신호와 LBCA 신호를 H레벨로 하고 ISE 신호와 BLSHT 신호를 L레벨로 한다.

다음으로, 도 23의 참조 부호 133의 타이밍에서는, 도 23의 참조 부호 134의 타이밍에서 DBRD 신호와 LBCA 신호를 L레벨로 하고 ISE 신호와 BLSHT 신호를 H레벨로 하기 위해, 각 신호선의 값을 레지스터의 슬레이브 측에 세트한다. 레지스터로의 값의 세트는 도 2에 나타낸 펌프/메모리 디코더용 제어 신호 레지스터(6)에 DB 버스를 거쳐서 데이터 처리 장치(1)가 값을 세트한다. 도 23의 참조 부호 134의 타이밍에서는 도 8에 나타낸 신호 출력 신호를 인에이블로 함으로써, DBRD 신호와 LBCA 신호를 L레벨로 하고 ISE 신호와 BLSHT 신호를 H레벨로 한다.

도 23에는 레지스터 세트 신호와 신호 출력 신호를 함께 나타내고 있다. 레지스터로의 값의 세트는 레지스터 세트 신호를 이용하여 실행한다. 또한, 각 신호선의 출력은 신호 출력 신호를 이용하여 실행한다.

이상과 같이, 본 실시예 1에 의하면 비휘발성 반도체 메모리(101)와 동일 칩내에 있는 데이터 처리 장치(1)를 이용하여, 비휘발성 반도체 메모리의 자동 소거/자동 기입/데이터 판독 등을 실행함으로써, 비휘발성 반도체 메모리 내에 있는 전용 제어 회로를 삭제하고, 그 결과 칩 전체의 회로 규모를 축소할 수 있다는 효과가 얻어진다.

또, 비휘발성 반도체 메모리 내에 의사적인 레지스터를 마련하여 레지스터값을 설정함으로써, 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록중의 메모리 어레이를 더미 메모리 어레이로 치환할 수 있다는 효과가 얻어진다.

이상과 같이, 본 발명에 따르면 비휘발성 트랜지스터로 이루어지는 복수의메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 레지스터에 결합된 데이터 처리 장치에 의해 상기 레지스터의 내용을 갱신하는 수단과, 해당 갱신하는 수단이 레지스터의 내용을 갱신함으로써 메모리 디코더 및 차지 펌프를 제어하는 수단을 구비하여 비휘발성 반도체 메모리를 구성했으므로, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신함으로써, 메모리 디코더와 차지 펌프를 제어할 수 있고, 따라서 전용의 제어 회로를 필요로 하지 않아 소규모의 하드웨어 구성으로 메모리 디코더와 차지 펌프를 제어하는 것을 실현한다는 효과가 있다.

본 발명에 따르면, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신함으로써 메모리 블록을 소거하는 수단을 더 구비하도록 구성했기 때문에, 레지스터의 내용을 갱신함으로써 메모리 디코더와 차지 펌프를 제어할 수 있고, 전용 제어 회로를 필요로 하지 않아 소규모의 하드웨어 구성으로 메모리 블록을 소거하는 것을 실현한다는 효과가 있다.

본 발명에 따르면, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신함으로써 메모리 블록에 데이터를 기입하는 수단을 더 구비하도록 구성했기 때문에, 레지스터의 내용을 갱신함으로써 메모리 디코더와 차지 펌프를 제어할 수 있고, 전용 제어 회로를 필요로 하지 않아 소규모의 하드웨어 구성으로 메모리 블록에 데이터를 기입하는 것을 실현한다는 효과가 있다.

본 발명에 따르면, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신함으로써 메모리 블록의 데이터를 판독하는 수단을 더 구비하도록 구성했기 때문에, 레지스터의 내용을 갱신함으로써 메모리 디코더와 차지 펌프를 제어할 수 있고, 전용 제어 회로를 필요로 하지 않아 소규모의 하드웨어 구성으로 메모리 블록으로부터 데이터를 판독하는 것을 실현한다는 효과가 있다.

본 발명에 따르면, 비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신하는 수단을 구비한 비휘발성 반도체 메모리의 소거 방법은, 해당 갱신하는 수단이 레지스터의 내용을 갱신함으로써 메모리 블록의 데이터를 소거하도록 구성했기 때문에, 레지스터 내용의 갱신에 의해 메모리 디코더와 차지 펌프를 제어할 수 있고, 따라서 전용 제어 회로를 필요로 하지 않아 소규모의 하드웨어 구성으로 메모리 블록의 데이터를 소거하는 것을 실현한다는 효과가 있다.

본 발명에 따르면, 비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와, 메모리 디코더와 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 레지스터에 결합된 데이터 처리 장치에 의해 레지스터의 내용을 갱신하는 수단을 구비한 비휘발성 반도체 메모리의 기입 방법은, 해당 갱신하는 수단이 레지스터의 내용을 갱신함으로써 메모리 블록의 비휘발성 트랜지스터에 데이터를 기입하도록 구성했기 때문에, 레지스터 내용의 갱신에 의해 메모리 디코더와 차지 펌프를 제어할 수 있고, 따라서 전용 제어 회로를 필요로 하지 않아 소규모의 하드웨어 구성으로 메모리 블록에 데이터를 기입하는 것을 실현한다는 효과가 있다.

본 발명에 따르면, 비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 메모리 어레이와 치환할 수 있는 더미 메모리 어레이와, 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이를 트리밍 처리에 의해 치환할 수 있는 제 1 수단과, 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이를 더미 메모리 어레이를 포함하는치환 회로에 의하지 않고 의사 레지스터에 데이터를 세트함으로써 치환할 수 있는 제 2 수단을 구비한 비휘발성 반도체 메모리에 있어서, 제 2 수단에 의해 제 1 수단에서 실행하는 메모리 어레이와 더미 메모리 어레이의 치환을 실행하도록 구성했기 때문에, 이 치환은 미리 실행할 수 있으므로 제 1 수단으로 실행하는 메모리 어레이와 더미 메모리 어레이의 치환전에 메모리 어레이와 더미 메모리 어레이의 치환을 실시할 수 있다는 효과가 있다.

또한, 치환 회로에 의한 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이의 치환이 실행되지 않을 때는 의사 레지스터에 데이터를 세트함으로써, 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이를 치환할 수 있다.

본 발명에 따르면, 제 1 수단에 의해 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이의 치환을 실행하는 경우에는, 제 2 수단에 의한 치환 처리가 설정되어 있는 경우에도 제 1 수단에 의한 치환을 우선시키도록 구성했기 때문에, 제 1 수단에 의해 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이의 치환을 실시할 수 있다는 효과가 있다.

또한, 치환 회로에 의한 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이의 치환이 실행되고 있을 때는, 의사 레지스터에 데이터가 세트되어 있어도 치환 회로에 의해 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이를 치환할 수 있다.

본 발명에 따르면, 제 1 수단에 의해 더미 메모리 어레이와 메모리 블록내의 하나의 메모리 어레이의 치환을 실행하는 정보와, 제 2 수단에 의한 치환 처리 정보를 판독하여 비교해서, 제 1 수단에 의한 치환 처리가 올바르게 실행된 것을 확인할 수 있다는 효과가 있다.

본 발명에 따르면, 제 2 수단에 의한 치환 처리에 의해 세트된 의사 레지스터값을 비휘발성 트랜지스터로 이루어지는 메모리 셀 내에 기입한 후에 판독하도록 구성했기 때문에, 비휘발성 반도체 메모리의 전원 전압을 하강시킨 후에도 제 1 수단 및 제 2 수단에 의한 치환 처리 정보를 판독하여 이들을 비교해서, 제 1 수단에 의한 치환 처리가 정확하게 실행된 것을 확인할 수 있다는 효과가 있다.

Claims

비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과,

상기 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와,

상기 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와,

상기 메모리 디코더와 상기 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와,

상기 레지스터에 결합된 데이터 처리 장치에 의해 상기 레지스터의 내용을 갱신하는 수단과,

상기 레지스터의 내용을 갱신함으로써 상기 메모리 디코더 및 상기 차지 펌프를 제어하는 수단을 구비한 비휘발성 반도체 메모리.
비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 상기 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 상기 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지펌프와, 상기 메모리 디코더와 상기 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 상기 레지스터에 결합된 데이터 처리 장치에 의해 상기 레지스터의 내용을 갱신하는 수단을 구비한 비휘발성 반도체 메모리의 자동 소거 방법에 있어서,

해당 갱신하는 수단이 상기 레지스터의 내용을 갱신함으로써 상기 메모리 블록의 데이터를 소거하는 것을 특징으로 하는 비휘발성 반도체 메모리의 자동 소거 방법.
비휘발성 트랜지스터로 이루어지는 복수의 메모리 셀이 행렬 형상으로 배치된 메모리 어레이로 구성된 메모리 블록과, 상기 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 메모리 디코더와, 상기 메모리 어레이내의 비휘발성 트랜지스터의 데이터를 소거/기입/판독하기 위해 필요한 차지 펌프와, 상기 메모리 디코더와 상기 차지 펌프를 제어하는 복수개의 제어 신호 각각을 레지스터 1비트에 할당한 레지스터와, 상기 레지스터에 결합된 데이터 처리 장치에 의해 상기 레지스터의 내용을 갱신하는 수단을 구비한 비휘발성 반도체 메모리의 자동 기입 방법에 있어서,

해당 갱신하는 수단이 상기 레지스터의 내용을 갱신함으로써 상기 메모리 블록의 비휘발성 트랜지스터에 데이터를 기입하는 것을 특징으로 하는 비휘발성 반도체 메모리의 자동 기입 방법.