KR20030088595A

KR20030088595A - 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치

Info

Publication number: KR20030088595A
Application number: KR1020020026259A
Authority: KR
Inventors: 황상원; 이성수
Original assignee: 삼성전자주식회사
Priority date: 2002-05-13
Filing date: 2002-05-13
Publication date: 2003-11-20
Also published as: KR100471167B1; US6826082B2; US20030210576A1

Abstract

본 발명의 플래시 메모리 장치는, 교차 배열된 비트 라인들과 워드 라인들을 가지며 전기적으로 프로그램가능한 메모리 셀들이 상기 비트 라인들과 워드 라인들의 교차점에 배열된 메모리 셀 어레이를 포함한다. 제 1 래치 회로는 프로그램 동작 및 프로그램 검증 동작 동안 선택된 메모리 셀에 프로그램될 데이터를 래치한다. 제 2 래치 회로는 프로그램 동작 동안 상기 메모리 셀에 프로그램될 데이터를 유지하며, 프로그램 검증 동작 동안 상기 제 1 래치 회로에 유지된 데이터와 상기 비트 라인들에 유지된 데이터에 따라서 프로그램된 메모리 셀의 검증 결과를 발생한다. 특히, 상기 제 2 래치 회로는 상기 프로그램 검증 동작이 시작될 때 리셋된다.

Description

프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING PAGE BUFFER FOR VERIFYING PROGRAMMED MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 전기적으로 소거 및 프로그램 가능한 메모리 셀들(electrically erasable and programmable read only memory cells)을 구비한 메모리 장치에 관한 것이다.

최근 데이터를 전기적으로 쓰고 지울 수 있을 뿐만 아니라 리프레시 기능이 필요없는 반도체 메모리 소자에 대한 수요가 증가하고 있다. 그리고, 대용량의 데이터를 치환 및 저장할 수 있는 대용량 메모리 소자 개발을 위해 메모리 셀의 고집적화 기술 개발이 진행되고 있다. 낸드 플래시 메모리 장치(NAND type flash memory device)는 저장된 데이터의 리프레시가 불필요한 고용량 및 고집적도의 불휘발성 반도체 메모리이다.

도 1은 종래의 EEPROM 메모리 셀 어레이의 일부를 보여주는 도면이다. 도 1을 참조하면, 셀 어레이(1)는 열 방향으로 신장하는 복수 개의 스트링들(strings)(2)로 구성된다. 상기 각 스트링(2)은 게이트가 스트링 선택 라인(string selection line : SSL)과 연결된 스트링 선택 트랜지스터(stringselection transistor)(SSTm : m=0, 1, 2, …, i)와 게이트가 그라운드 선택 라인(ground selection line : GSL)과 연결된 그라운드 선택 트랜지스터(ground selection transistor)(GSTm : m=0, 1, 2, …, i)를 포함한다. 메모리 셀들(MCj)은 각 스트링 선택 트랜지스터(SSTm)와 접지 선택 트랜지스터(GSTM) 사이에 직렬로 연결된다. 메모리 셀들의 제어 게이트들은 워드 라인들(WLj)과 연결된다. 각 스트링 선택 트랜지스터(SSTm)의 드레인은 대응하는 비트 라인(BLm)과 연결되고, 각 접지 선택 트랜지스터(GSTm)의 소스는 공통 소스 라인(CSL)과 연결된다.

낸드 플래시 메모리 장치는 하나의 워드 라인에 공통으로 연결된 메모리 셀들을 동시에 프로그램한다. 그러나, 메모리 장치의 제조 상의 공정 변수들에 의해서 메모리 셀들의 커플링 비율들(coupling ratios)이 다르기 때문에 단일 프로그램 사이클내에 선택된 메모리 셀들에 대한 프로그램을 완료하는 것은 사실상 불가능하다. 예컨대, 다른 메모리 셀들에 비해 커플링 비율이 큰 메모리 셀은 프로그램 동작시 더 빨리 프로그램된다. 그러므로, 프로그램된 셀을 제외한 나머지 메모리 셀들은 소거된 상태를 유지하게 된다.

프로그램 동작이 수행된 후 검증 독출 동작에서, 선택된 메모리 셀들 중 소거된 상태로 남아있는 셀을 통해 흐르는 전류(Ic0, Ic1, Ic2,…Icm)와 소스 라인의 저항 성분들(R0, R1, R3,…,Rm) 때문에 공통 소오스 라인(CSL)의 전위가 상승한다. 이와 같이, CSL 전위가 상승하는 것을 CSL 노이즈(noise)라 칭한다. 상기 CSL 노이즈는 프로그램 검증 동작에서 실제 메모리 셀의 드레솔드 전압(Vth)이 낮음에도 불구하고 그것의 드레솔드 전압(Vth)이 높은 것으로 판단되도록 하기 때문에, 불충분하게 프로그램된 메모리 셀은 상기 프로그램 검증 동작에서 프로그램이 완료된 것으로 판별된다.

예를들면, 메모리 셀(예를들면, MC0)이 약 0.3V의 드레솔드 전압(Vth)으로 프로그램된 경우, 프로그램 검증 동작 동안에 선택된 메모리 셀을 통해 흐르는 전류에 의해서 상기 CSL 전위가 약 0.7V로 증가했다고 가정하면, 상기 CSL 전위의 증가로 인해 상기 메모리 셀의 드레솔드 전압(Vth)이 마치 0.7V인 것처럼 판단된다. 즉, 도 2에 도시된 바와 같이, 프로그램 동작이 완료된 후 메모리 셀들의 드레솔드 전압은 오프-셀(off cell)의 판단 기준이 되는 기준 전압(Vref=0.7V)보다 낮은 영역에까지 분포함을 알 수 있다. 결국, 프로그램이 완료되었을 경우 약 0.3V의 드레솔드 전압(Vth)을 가지는 상기 메모리 셀(MC0)은 충분히 프로그램되지 않은(under-program) 상태에 있기 때문에 독출 동작시 온-셀(on cell)로 판단되어, 디바이스 페일(device fail)을 유발하게 된다.

따라서 본 발명의 목적은, 프로그램 동작이 수행된 후 프로그램 검증 동작 동안, 복수의 메모리 셀들의 공통 소스 라인의 전위가 상승하는 것에 의한 불충분한 프로그램을 방지할 수 있는 반도체 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.

도 1은 종래의 EEPROM 메모리 셀 어레이의 일부를 보여주는 도면;

도 2는 종래의 프로그램 검증 동작에 따른 셀 트랜지스터의 드레솔드 전압 분포를 보여주는 도면;

도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 메모리 셀 어레이 및 페이지 버퍼의 회로를 보여주는 도면;

도 4는 본 발명의 바람직한 실시예에 따른 프로그램 동작시 도 3의 페이지 버퍼를 제어하기 위한 신호들의 타이밍도;

도 5는 본 발명의 바람직한 실시예에 따른 프로그램 검증 동작시 도 3의 페이지 버퍼를 제어하기 위한 신호들의 타이밍도;

도 6은 본 발명에 따른 프로그램 및 프로그램 검증 동작의 제어 수순을 보여주는 플로우차트; 그리고

도 7은 본 발명의 프로그램 검증 동작에 따른 셀 트랜지스터의 드레솔드 전압 분포를 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명

10 : 메모리 셀 어레이12e, 12o : 스트링

20 : 행 디코더30 : 페이지 버퍼 그룹

100 : 페이지 버퍼110 : 제 1 래치 회로

112, 122 : 래치120 : 제 2 래치 회로

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 메모리 장치는: 교차 배열된 비트 라인들과 워드 라인들을 가지며 전기적으로프로그램가능한 메모리 셀들이 상기 비트 라인들과 워드 라인들의 교차점에 배열된 메모리 셀 어레이, 데이터 라인과 연결된 드레인, 소스 및 제 1 제어 신호와 연결된 게이트를 갖는 제 1 트랜지스터, 상기 제 1 트랜지스터의 소스와 연결된 제 1 노드를 갖는 제 1 래치, 상기 비트 라인들 중 선택된 비트 라인과 연결된 드레인, 소스 및 제 2 제어 신호와 연결된 게이트를 갖는 제 2 트랜지스터, 상기 제 2 트랜지스터의 소스 및 상기 데이터 라인과 연결된 제 3 노드 및 제 4 노드를 갖는 제 2 래치, 상기 제 2 래치의 상기 제 4 노드와 연결된 드레인, 소스 및 상기 선택된 비트 라인과 연결된 게이트를 갖는 제 3 트랜지스터, 상기 제 2 래치의 상기 제 4 노드와 연결된 드레인, 소스 및 상기 제 1 래치의 상기 제 1 노드와 연결된 게이트를 갖는 제 4 트랜지스터 그리고 상기 3 및 제 4 트랜지스터들의 소스들에 연결된 드레인, 접지 전압과 연결된 소스 그리고 제 3 제어 신호와 연결된 게이트를 갖는 제 5 트랜지스터를 포함한다.

바람직한 실시예에서, 상기 제 1 제어 신호는, 프로그램 동작이 시작될 때 상기 메모리 셀들 중 선택된 메모리 셀에 프로그램될 데이터가 상기 제 1 래치의 상기 제 1 노드에 래치되도록 활성화되며, 상기 프로그램될 데이터는 상기 데이터 라인을 통해 제공된다. 상기 프로그램될 데이터는 상기 데이터 라인을 통해 상기 제 2 래치의 상기 제 3 노드에 래치된다. 상기 제 2 래치의 상기 제 3 및 제 4 노드들은, 프로그램 검증 동작이 시작될 때 리셋된다. 상기 제 3 제어 신호는, 프로그램 검증 동작 동안, 상기 선택된 비트 라인에 유지된 데이터와 상기 제 1 래치의 상기 제 1 노드에 유지된 데이터 중 적어도 하나가 프로그램 금지 데이터일 때 상기 제 2 래치의 상기 제 3 노드에 프로그램 금지 데이터가 유지되도록 활성화된다.

바람직한 실시예에 있어서, 상기 제 1 래치는 제 2 노드를 더 포함한다. 상기 제 1 래치의 상기 제 2 노드와 연결된 드레인, 상기 접지 전압과 연결된 소스 그리고 제 4 제어 신호와 연결된 게이트를 갖는 제 6 트랜지스터와, 상기 제 1 래치의 상기 제 1 노드와 연결된 드레인, 소스 그리고 상기 선택된 비트 라인과 연결된 게이트를 갖는 제 7 트랜지스터 그리고 상기 제 7 트랜지스터의 소스와 연결된 드레인, 상기 접지 전압과 연결된 소스 그리고 제 5 제어 신호와 연결된 게이트를 갖는 제 8 트랜지스터를 더 포함한다.

이 실시예에 있어서, 상기 제 4 제어 신호는, 노말 독출 동작이 시작될 때 제 1 데이터를 상기 제 1 래치의 상기 제 1 노드에 설정하기 위해 활성화된다. 상기 제 5 제어 신호는, 노말 독출 동작 동안, 상기 비트 라인에 유지된 데이터에 따라서 상기 제 1 데이터 및 제 2 데이터 가운데 하나를 상기 제 1 래치의 제 1 노드에 설정하기 위해 활성화된다. 상기 비트 라인은, 상기 노말 독출 동작 동안 상기 제 1 데이터 및 제 2 데이터 가운데 하나가 상기 제 1 래치의 제 1 노드에 설정된 후, 상기 접지 전압으로 디스챠지된다. 상기 제 3 제어 신호는, 상기 노말 독출 동작 동안 상기 비트 라인이 상기 접지 전압으로 디스챠지된 후, 상기 제 1 래치의 상기 제 1 노드에 래치된 데이터를 상기 제 2 래치의 상기 제 3 노드에 설정하기 위해 활성화된다.

바람직한 실시예에 있어서, 상기 제 1 래치는 한쌍의 인버터들을 포함한다. 상기 제 2 래치는 한쌍의 인버터들을 포함한다.

(실시예)

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 메모리 셀 어레이 및 페이지 버퍼의 회로를 보여주는 도면이다.

도 3을 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이(10), 행 디코더(20), 페이지 버퍼 그룹(100) 그리고 Y-패스 게이트 회로(40)를 포함한다. 메모리 셀 어레이(10)는 열 방향으로 신장하는 복수 개의 스트링들(strings)(12e, 12o)로 구성된다. 상기 각 스트링(12e, 12o)은 게이트가 스트링 선택 라인(string selection line : SSL)과 연결된 스트링 선택 트랜지스터(string selection transistor)(SST)와 게이트가 그라운드 선택 라인(ground selection line : GSL)과 연결된 그라운드 선택 트랜지스터(ground selection transistor)(GST)를 포함한다. 메모리 셀들(MC0-MC15)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GSTM) 사이에 직렬로 연결된다. 메모리 셀들의 제어 게이트들은 워드 라인들(WLj)과 연결된다. 스트링 선택 트랜지스터의 드레인은 대응하는 비트 라인(BL)과 연결되고, 접지 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)과 연결된다.

페이지 버퍼 그룹(30)은 복수의 페이지 버퍼들(100)을 포함한다. 하나의 페이지 버퍼(100)는 메모리 셀 어레이(10)의 인접한 두 개의 스트링들(12e, 12o)에 대응한다. 페이지 버퍼(100)는 NMOS 트랜지스터(M5), PMOS 트랜지스터(M6), 제 1래치 회로(110), 제 2 래치 회로(120) 그리고 메모리 셀 어레이(10)의 비트 라인들(BLe, BLo) 중 선택된 비트 라인을 제 1 및 제 2 래치 회로들(110, 120)에 연결하는 바이어스 회로(130)를 포함한다. NMOS 트랜지스터(M5)의 소스는 비트 라인들(BLe, BLo) 중 바이어스 회로(130)에 의해 선택된 비트 라인과 연결되고, 그것의 드레인은 노드(N3)에 연결되며 그리고 그것의 게이트는 신호(BLSLT)와 연결된다. PMOS 트랜지스터(M6)의 소스는 전원 전압(VDD)과 연결되고, 그것의 드레인은 노드(N5)와 연결되며 그리고 그것의 게이트는 신호(PLOAD)에 연결된다. 상기 PMOS 트랜지스터(M6)는 신호(PLOAD)의 전압 레벨에 따라 비트 라인들(BLe, BLo) 중 선택된 비트 라인으로 일정 전류를 공급하기 위한 것이다.

제 1 래치 회로(110)는 Y-패스 게이트 회로(40)를 통해 외부로부터 인가되는 데이터를 입력받아 프로그램 동작 및 프로그램 검증 독출 동작이 완료될 때까지 상기 데이터를 저장한다. 제 1 래치 회로(110)는 4 개의 NMOS 트랜지스터들(M10, M11, M12 및 M13)과 2 개의 인버터들(IV1, IV2)로 이루어진 래치(112)를 포함한다.

NMOS 트랜지스터(M10)는 래치(112)의 노드(N1)와 Y-패스 게이트 회로(40) 사이에 연결되고, 신호(DIN)에 응답하여 Y-패스 게이트를 통해 제공되는 프로그램될 데이터를 래치(112)로 전달한다. NMOS 트랜지스터(M11)는 래치(112)의 노드(N2)(래치(112)의 노드(N1)와 상보적인 노드)와 접지 전압(Vss) 사이에 연결되고, 신호(RESET)에 응답하여 노드(N1)가 전원 전압(VDD)으로 챠지 업(charge up)되도록, 그것의 게이트는 신호(RESET)와 연결된다. 인버터(IV1)의 입력단과 인버터(IV2)의 출력단은 NMOS 트랜지스터(M11)의 드레인 및 상기 노드(N2)에 연결되고, 인버터(IV2)의 입력단과 인버터(IV1)의 출력단은 NMOS 트랜지스터(M11)의 소스 및 상기 노드(N1)에 연결된다. NMOS 트랜지스터들(M12, M13)은 노드(N1)와 접지 전압(Vss) 사이에 직렬로 순차적으로 연결된다. NMOS 트랜지스터(M12)의 게이트는 노드(N5)에 연결된다. NMOS 트랜지스터(M13)의 게이트는 신호(LCH2)에 연결된다.

제 2 래치 회로(120)는 프로그램 동작 동안 Y-패스 게이트 회로(40)를 통해 외부로부터 인가되는 데이터를 입력받아 프로그램 동작이 완료될 때까지 상기 데이터를 저장하고, 프로그램 검증 동작동안 상기 제 1 래치 회로(110)에 유지된 데이터와 상기 노드(N5)에 유지된 데이터에 따라서 노드(N3)에 데이터를 래치한다. 제 2 래치 회로(120)는 3 개의 NMOS 트랜지스터들(M7, M8 및 M9)과 2 개의 인버터들(IV3, IV4)로 이루어진 래치(122)를 포함한다.

인버터(IV3)의 입력단과 인버터(IV4)의 출력단은 노드(N3) 그리고 데이터 라인(DL)을 통해 Y-패스 게이트(400)와 연결되고, 인버터(IV2)의 입력단과 인버터(IV1)의 출력단은 노드(N4)에 연결된다. NMOS 트랜지스터(M7)는 노드(N4)와 연결된 드레인, 소스 그리고 PMOS 트랜지스터(M6)의 드레인과 연결된 게이트를 갖는다. NMOS 트랜지스터(M8)는 노드(N4)와 연결된 드레인, 소스 그리고 노드(N1)와 연결된 게이트를 갖는다. NMOS 트랜지스터(M9)는 NMOS 트랜지스터들(M7, M8)의 소스들과 연결된 드레인, 접지 전압(Vss)과 연결된 소스 그리고 신호(LCH1)와 연결된 게이트를 갖는다.

바이어스 회로(130)는 4 개의 NMOS 트랜지스터들(M1, M2, M3 및 M4)을 포함한다. NMOS 트랜지스터(M1)는 비트 라인(BLe)과 신호(VIRPWR) 사이에 연결되고 그것의 게이트는 신호(VBLe)와 연결된다. NMOS 트랜지스터(M2)는 비트 라인(BLo)과 신호(VIRPWR) 사이에 연결되고 그것의 게이트는 신호(VBLo)와 연결된다. NMOS 트랜지스터(M3)는 비트 라인(BLe)과 노드(N5) 사이에 연결되고, 그것의 게이트는 신호(BLSHFe)와 연결된다. NMOS 트랜지스터(M4)는 비트 라인(BLo)과 노드(N5) 사이에 연결되고 그것의 게이트는 신호(BLSHFo)와 연결된다.

도 4는 본 발명의 바람직한 실시예에 따른 프로그램 동작시 도 3의 페이지 버퍼를 제어하기 위한 신호들의 타이밍도이다. 도 5는 본 발명의 바람직한 실시예에 따른 프로그램 검증 동작시 도 3의 페이지 버퍼를 제어하기 위한 신호들의 타이밍도이다. 도 6은 본 발명에 따른 프로그램 및 프로그램 검증 동작의 제어 수순을 보여주는 플로우차트이다.

도 6을 참조하면, 단계 S110에서, 선택된 메모리 셀들에 저장될 데이터가 제 1 래치(112) 및 제 2 래치(122)에 로딩된다. 선택된 메모리 셀들에 저장될 데이터가 제 1 래치(112) 및 제 2 래치(122)에 로딩되는 단계는, 도 4에 도시된 바와 같이, t1과 t2 사이에 노드(N1) 및 노드(N3)를 각각 논리 '1'로 설정하는 과정과 t2와 t3 사이에 Y-패스 게이트 회로(40)를 통하여 노드(N1) 및 노드(N3)로 프로그램될 데이터를 로딩하는 과정을 포함한다. 신호(PLOAD)가 로우 레벨로 활성화되고, 신호(LCH1)가 하이 레벨로 활성화됨에 따라 트랜지스터들(M7, M9)이 모두 턴 온되어서 래치(122)의 노드(N3)는 하이 레벨(즉, 논리 '1')로 설정된다. 한편, 신호(RESET)가 하이 레벨로 활성화됨에 따라 트랜지스터(M11)가 턴 온되어서래치(112)의 노드(N1)가 논리 '1'로 설정된다. 이어서 t2에서, 신호(PLOAD)가 하이 레벨로 비활성화되고, 신호들(LCH1, RESET)이 로우 레벨로 비활성화된다. 이후, 신호(DIN)가 하이 레벨로 활성화되면, Y-패스 게이트 회로(40)를 통하여 입력되는 데이터가 노드들(N1, N3)에 각각 래치된다. 예컨대, Y-패스 게이트 회로(40)를 통하여 논리 '0'의 데이터가 입력되면 노드들(N1, N3)에는 논리 '0'이 각각 래치된다. 반면, Y-패스 게이트 회로(40)를 통하여 논리 '1'의 데이터가 입력되면 노드들(N1, N3)에는 논리 '1'이 각각 래치된다.

노드(N1) 및 노드(N3)에 로딩된 데이터가 논리적으로 '0'인 페이지 버퍼에 대응하는 메모리 셀은 프로그램되지만, 데이터가 논리적으로 '1'인 페이지 버퍼에 대응하는 메모리 셀은 프로그램 구간 중 프로그램 금지 상태(program inhibit state)로 되어서 프로그램되지 않는다.

단계 S110 및 t3 및 t4 사이에, 노드(N1)에 로딩된 데이터의 상태에 따라 선택된 메모리 셀들에 대한 프로그램 동작이 수행된다. 이 실시예에서 신호들(VBLo, VLSHFe)은 하이 레벨(VDD+α)로 되고, 신호들(VBLe, VLSHFO)은 로우 레벨(Vss)을 유지하므로, 스트링(12e)이 페이지 버퍼(100)에 연결된다. 그러므로, 스트링(12e)의 메모리 셀들(MC0-MC15) 가운데 선택된 워드 라인에 대응하는 선택된 메모리 셀이 노드(N1)에 로딩된 데이터의 상태에 따라 프로그램된다.

단계 S120 및 도 5의 t5와 t6 사이에서, 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL), 그리고 비선택된 워드 라인들은 전원 전압(VDD) 또는 그보다 높은 전압이 인가되고, 선택된 워드 라인에는 0V가 인가된다. 신호들(VBLe, VBLo,BLSHFe, BLSHFo, BLSLT, PLOAD)이 전원 전압 레벨로 인가되고, 신호(VIRPWR)가 접지 전압(VSS)으로 인가됨에 따라 제 2 래치(122)의 노드(N3)의 상태는 논리 '0'으로 리셋된다.

단계 S130에서 프로그램 검증 동작이 수행된다. 이 때, 선택된 메모리 셀이 프로그램 동작에 의해 요구되는 드레솔드 전압(Vth)으로 충분하게 프로그램되었거나 아직 불충분하게 프로그램되었지만 CSL 노이즈에 의해 프로그램된 것으로 판단되면 제 2 래치(122)의 노드(N3)의 상태는 논리 '1'로 설정된다. 또한 선택된 메모리 셀이 프로그램 금지된 셀이면 제 2 래치(122)의 노드(N3)의 상태는 논리 '1'로 설정된다. 반면 선택된 메모리 셀이 프로그램 동작에 의해 요구되는 드레솔드 전압(Vth)으로 충분하게 프로그램되지 않았다면 제 2 래치(122)의 노드(N3)의 상태는 논리 '0'으로 설정된다.

상기 프로그램 검증 단계(S130)의 동작은 이하 도 5를 참조하여 상세히 설명된다. 먼저, 프로그램되지 않은 많은 셀들을 통해 흐르는 전류에 의해 CSL 레벨이 0.7V 정도로 상승되고, 불충분하게 프로그램된 메모리 셀의 드레솔드 전압(Vth)이 0.3V라고 가정하자. 상기 프로그램 검증 단계(S130)가 수행되기 위한 신호들의 레벨은 도 5에 도시된 바와 같다. 즉, t6과 t7 사이에서, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에는 독출 전압(VREAD)이 인가되고, 선택된 워드 라인에는 0.8V 그리고 비선택된 나머지 워드 라인들에는 4.5V가 인가된다. 동시에 신호들(VBLe, BLSLT)은 전원 전압(VDD)에서 접지 전압(VSS)으로 천이하고, 신호(VBLo)는 전원 전압(VDD)레벨을 유지하고, 신호(BLSHFe)는 전원 전압(VDD)에서전원 전압(VDD)보다 낮은 1.5V, 접지 전압(VDD) 그리고 1.1V로 변화되고, 선택된 비트 라인(BLe)을 프리차지하기 위해 신호(PLOAD)가 로우 레벨로 활성화된다. t7과 t8사이에서, 신호(LCH1)가 하이 레벨로 활성화된다. 그러므로, 선택된 메모리 셀의 프로그램 여부와 노드(N1)에 유지된 데이터에 따라서 래치(122)의 노드(N3)에 래치되는 데이터가 결정된다. 이 때, 프로그램 동작에 의해 요구되는 드레솔드 전압(Vth)으로 충분하게 프로그램된 셀과 아직 불충분하게 프로그램된 셀로서 CSL 노이즈로 인해 프로그램된 것으로 판단된 메모리 셀에 대응하는 페이지 버퍼의 노드(N5)는 프리차지된 레벨 즉, 논리 '1'을 유지한다. 그 결과, 트랜지스터들(N7, N9)을 통해 노드(N4)와 접지 전압 사이에 전류 패스가 형성되어서 노드(N3)의 상태는 논리 '1'로 된다. 한편, 선택된 메모리 셀이 아직 프로그램되지 않았다면, 선택된 메모리 셀에 의해서 노드(N5)는 디스챠지된다. 그 결과, 트랜지스터(M7)가 턴 오프되어서 페이지 버퍼의 노드(N3)는 리셋된 상태 즉, 논리 '0'으로 유지된다. 만일 Y-패스 게이트 회로(40)로부터 입력되어서 제 1 래치(112)의 노드(N1)에 래치된 데이터가 프로그램 금지 데이터 즉, 논리 '1'이었다면 t7과 t8 사이에 신호(LCH1)가 활성화되면 트랜지스터들(N8, N9)을 통해 노드(N4)와 접지 전압 사이에 전류 패스가 형성되어서 노드(N3)의 상태는 논리 '1'로 된다.

단계 S140에서 모든 페이지 버퍼(100)내 제 2 래치(122)의 노드(N3)가 논리 '1'인 지의 여부가 판별된다. 모든 페이지 버퍼(100)내 제 2 래치(122)의 노드(N3)가 논리 '1'이면 프로그램 동작은 종료되고, 그렇지 않으면 그 제어는 단계 S110로 리턴한다.

이후, 두 번째 프로그램 사이클의 프로그램 단계(S110)가 수행됨에 따라 프로그램된 메모리 셀들이 증가되고, 그 결과 CSL 노이즈가 감소된다. 따라서, 첫 번째 프로그램 검증 단계에서 불충분하게 프로그램된 셀은, 두 번째 프로그램 단계가 완료된 후 프로그램 검증 단계(S13O)에서, 오프 셀에서 온 셀로 판정된다. 즉, 래치(122)의 노드(N3)는 전원 전압(VDD)에서 접지 전압(VSS)으로 래치된다. 만일 래치(122)의 노드(N3)를 리셋하는 단계(S120)가 없었다면, CSL 노이즈에 의해서 선택된 셀이 불충분하게 프로그램되었음에도 불구하고 완전하게 프로그램된 것으로 판별되어서 노드(N3)가 한 번 논리 '1'로 설정되면 이후 프로그램 동작에서 상기 선택된 메모리 셀은 계속해서 프로그램 금지될 것이다. 그러나, 본 발명에 의하면, 프로그램 검증 단계(S130)를 수행하기 전에 제 2 래치(122)의 노드(N3)가 논리 '0'으로 리셋된다. 따라서, CSL 노이즈에 의해서 완전하게 프로그램된 것으로 판정되었다가 불충분하게 프로그램된 것으로 판별된 셀은, 노드(N3)가 리셋된 상태 즉, 논리 '0'으로 유지됨에 따라, 재프로그램될 수 있다. 결과적으로, 도 7에 도시된 바와 같이, 프로그램된 메모리 셀들의 드레솔드 전압은 프로그램된 셀의 판단 기준이 되는 기준 전압(Vref=0.7V)보다 높은 영역에만 분포함을 알 수 있다.

이와 같은 구성을 갖는 페이지 버퍼(100)에 의해서, 프로그램 검증 동작시 셀 전류로 인한 CSL 노이즈에 의해서 CSL 전위가 증가하여 불충분하게 프로그램된 셀이 오프 셀로 판독되더라도 이후 반복되는 프로그램 사이클에서 불충분하게 프로그램된 메모리 셀이 요구되는 드레솔드 전압 레벨로 안정되게 프로그램된다. 그러므로 불충분하게 프로그램된 셀에 의한 디바이스 에러와 상기 메모리 셀의 언더-프로그램(under-program)을 방지할 수 있다.

도 8은 본 발명의 바람직한 실시예에 따른 독출 동작시 도 3에 도시된 페이지 버퍼를 제어하기 위한 신호들의 타이밍도이다. 도 8을 참조하면, t11과 t12 사이에서, 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL), 그리고 워드 라인들은 접지 전압(VSS)으로 인가되고, 신호들(BLSHFe, BLSHFo)은 접지 전압으로 그리고 신호(PLOAD)는 전원 전압(VDD)으로 인가된다. 따라서, 비트 라인들(BLe, BLo)과 노드(N5)는 접지 전압(VSS)으로 리셋된다. 또한, 신호(RESET)가 하이 레벨로 활성화되는 것에 응답하여 노드(N4)의 상태가 하이 레벨로 설정된다.

t12와 t13 사이에 신호(VBLe)가 접지 전압(VSS)으로, 신호(BLSHFe)가 1.5V으로 그리고 신호(PLOAD)가 접지 전압으로 인가됨에 따라 비트 라인(BLe)과 노드(N5)가 프리챠지된다. 이와 동시에, 선택된 셀의 워드 라인으로 접지 전압(VSS)을 그리고 비선택된 나머지 셀들의 워드 라인들로 독출 전압(VREAD)을 인가한다. 따라서, 선택된 메모리 셀이 프로그램된 셀이면 비트 라인(BLe)은 프리챠지된 레벨을 유지하고 그 결과, 노드(N5) 역시 프리챠지된 레벨을 유지하게 된다. 반면, 선택된 셀이 소거된 셀이면 비트 라인(BLe)은 상기 소거된 셀을 통해 접지 전압(VSS)으로 디스챠지되고 그 결과, 노드(N5)도 접지 전압(VSS)으로 디스챠지된다.

t13과 t14 사이에 신호(LCH2)가 하이 레벨로 활성화되었을 때, 노드(N5)가 하이 레벨이면 즉, 선택된 셀이 프로그램된 셀이면 노드(N1)는 접지 전압(VSS)으로 디스챠지된다. 반면, 노드(N5)가 로우 레벨이면 즉, 선택된 셀이 소거된 셀이면노드(N1)는 전원 전압(VDD) 레벨을 유지한다.

t14에서, 신호들(VBLe, VBLo, BLSHFe, BLSHFo, BLSLT)이 모두 전원 전압(VDD)으로 인가됨에 따라 노드(N5)는 접지 전압(VSS)으로 디스챠지된다.

계속해서 t15에서, 신호(LCH1)가 하이 레벨로 활성화되면 제 2 래치(122)의 노드(N3)의 상태는 제 1 래치(112)의 노드(N1)에 래치된 데이터에 따라서 설정된다. 즉, 노드(N1)의 상태가 하이 레벨이면 노드(N3)는 하이 레벨로 설정되고, 노드(N1)의 상태가 로우 레벨이면 노드(N3)는 로우 레벨로 설정된다. 노드(N3)에 래치된 데이터는 Y-패스 게이트 회로(40)를 통해 외부로 출력된다.

상술한 바와 같이, 본 발명의 NAND 플래시 메모리 장치는 노말 독출 동작에서, 비트 라인(BLe)과 노드(N5)를 통해 감지된 데이터를 제 1 래치(112)의 노드(N1)에 래치하고, 제 1 래치(112)의 노드(N1)에 래치된 데이터를 다시 제 2 래치(122)의 노드(N3)에 래치한다.

한편, 반도체 메모리 장치의 동작 모드 가운데 메모리 셀 어레이의 특정 메모리 셀에 저장된 데이터를 독출해서 다른 메모리 셀에 저장하는 동작을 수행하는 카피-백 모드(copy-back mode)가 있다. 일반적인 NAND 플래시 메모리 장치는 카피-백 모드를 수행하기 위해 인버스 독출 모드(inverse read mode)나 체크-비트 셀(check-bit cell)과 같은 방법을 사용한다. 그러나, 본 발명의 페이지 버퍼(100)는 노말 독출 모드에서 독출되어서 노드들(N1, N3)에 래치된 데이터를 후속 프로그램 동작에서 원하는 셀에 프로그램할 수 있다. 다만, 카피-백 모드를 수행하기 위해서는 후속 프로그램 동작에서 노드들(N1, N3)에 래치된 데이터를 리셋하지 않아야 한다. 즉, 본 발명의 NAND 플래시 메모리 장치는 인버스 독출 모드나 체크-비트 셀을 이용하지 않고도 카피-백 모드를 수행할 수 있다.

예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는 다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해성되어야 한다.

상술한 바와 같은 본 발명에 의하면, 프로그램 동작이 수행된 후 프로그램 검증 동작 동안, 복수의 메모리 셀들의 공통 소스 라인의 전위가 상승하는 것에 의한 불충분한 프로그램을 방지할 수 있어서 프로그램 검증 동작의 신뢰성이 향상된다.

또한, 본 발명의 페이지 버퍼의 구성에 의하면, 인버스 독출 모드나 체크-비트 셀을 이용하지 않고도 NAND 플래시 메모리 장치에서 카피-백 모드를 수행할 수 있다.

Claims

반도체 메모리 장치에 있어서:

교차 배열된 비트 라인들과 워드 라인들을 가지며 전기적으로 프로그램가능한 메모리 셀들이 상기 비트 라인들과 워드 라인들의 교차점에 배열된 메모리 셀 어레이와;

데이터 라인과 연결된 드레인, 소스 및 제 1 제어 신호와 연결된 게이트를 갖는 제 1 트랜지스터와;

상기 제 1 트랜지스터의 소스와 연결된 제 1 노드를 갖는 제 1 래치와;

상기 비트 라인들 중 선택된 비트 라인과 연결된 드레인, 소스 및 제 2 제어 신호와 연결된 게이트를 갖는 제 2 트랜지스터와;

상기 제 2 트랜지스터의 소스 및 상기 데이터 라인과 연결된 제 3 노드 및 제 4 노드를 갖는 제 2 래치와;

상기 제 2 래치의 상기 제 4 노드와 연결된 드레인, 소스 및 상기 선택된 비트 라인과 연결된 게이트를 갖는 제 3 트랜지스터와;

상기 제 2 래치의 상기 제 4 노드와 연결된 드레인, 소스 및 상기 제 1 래치의 상기 제 1 노드와 연결된 게이트를 갖는 제 4 트랜지스터; 그리고

상기 3 및 제 4 트랜지스터들의 소스들에 연결된 드레인, 접지 전압과 연결된 소스 그리고 제 3 제어 신호와 연결된 게이트를 갖는 제 5 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 제어 신호는, 프로그램 동작이 시작될 때 상기 메모리 셀들 중 선택된 메모리 셀에 프로그램될 데이터가 상기 제 1 래치의 상기 제 1 노드에 래치되도록 활성화되며;

상기 프로그램될 데이터는 상기 데이터 라인을 통해 제공되는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 프로그램될 데이터는 상기 데이터 라인을 통해 상기 제 2 래치의 상기 제 3 노드에 래치되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 2 래치의 상기 제 3 및 제 4 노드들은, 프로그램 검증 동작이 시작될 때 리셋되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 3 제어 신호는, 프로그램 검증 동작 동안, 상기 선택된 비트 라인에 유지된 데이터와 상기 제 1 래치의 상기 제 1 노드에 유지된 데이터 중 적어도 하나가 프로그램 금지 데이터일 때 상기 제 2 래치의 상기 제 3 노드에 프로그램 금지 데이터가 유지되도록 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 래치는 제 2 노드를 더 포함하고;

상기 제 1 래치의 상기 제 2 노드와 연결된 드레인, 상기 접지 전압과 연결된 소스 그리고 제 4 제어 신호와 연결된 게이트를 갖는 제 6 트랜지스터와;

상기 제 1 래치의 상기 제 1 노드와 연결된 드레인, 소스 그리고 상기 선택된 비트 라인과 연결된 게이트를 갖는 제 7 트랜지스터; 그리고

상기 제 7 트랜지스터의 소스와 연결된 드레인, 상기 접지 전압과 연결된 소스 그리고 제 5 제어 신호와 연결된 게이트를 갖는 제 8 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 제 4 제어 신호는, 노말 독출 동작이 시작될 때 제 1 데이터를 상기 제 1 래치의 상기 제 1 노드에 설정하기 위해 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 제 5 제어 신호는, 노말 독출 동작 동안, 상기 비트 라인에 유지된 데이터에 따라서 상기 제 1 데이터 및 제 2 데이터 가운데 하나를 상기 제 1 래치의제 1 노드에 설정하기 위해 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 비트 라인은, 상기 노말 독출 동작 동안 상기 제 1 데이터 및 제 2 데이터 가운데 하나가 상기 제 1 래치의 제 1 노드에 설정된 후, 상기 접지 전압으로 디스챠지되는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 제 3 제어 신호는, 상기 노말 독출 동작 동안 상기 비트 라인이 상기 접지 전압으로 디스챠지된 후, 상기 제 1 래치의 상기 제 1 노드에 래치된 데이터를 상기 제 2 래치의 상기 제 3 노드에 설정하기 위해 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 래치는 한쌍의 인버터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 2 래치는 한쌍의 인버터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.