CN113362875B - 存储器装置及其操作方法 - Google Patents

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Abstract

提供了一种存储器装置及其操作方法。该存储器装置包括：多个子块，其相对于包括缓冲单元的缓冲页来划分；电压发生器，其用于在多个子块当中的所选子块的编程操作中，将第一通过电压施加到与所选子块连接的未选字线，并且将低于第一通过电压的第二通过电压施加到与未选子块连接的未选字线；以及缓冲线电路，其用于通过将导通电压或截止电压选择性地施加到与缓冲单元连接的缓冲线来选择性地使缓冲单元导通或截止。缓冲页的位置根据包括在子块中的存储器单元的物理结构而被设定为默认，并且根据存储器单元的电特性而被重置。

Description

存储器装置及其操作方法
技术领域
本公开总体上涉及存储器装置及其操作方法，更具体地，涉及一种串中包括至少一个缓冲单元的存储器装置以及这种存储器装置的操作方法。
背景技术
存储器装置可存储数据或输出所存储的数据。例如，存储器装置可被配置成当供电中断时丢失所存储的数据的易失性存储器装置，或者被配置成即使当供电中断时也保持所存储的数据的非易失性存储器装置。存储器装置可包括：存储器单元阵列，其被配置为存储数据；外围电路，其被配置为执行诸如编程操作、读操作和擦除操作的各种操作；以及控制逻辑，其被配置为控制外围电路。
随着存储器装置的集成度变大，存储器装置中的存储器单元的尺寸逐渐变小，并且存储器单元之间的距离逐渐变窄。因此，存储器单元可操作，使得对周围电变化的敏感度增加。例如，在编程操作中，编程电压被施加到所选字线，并且通过电压被施加到其它未选字线。由于通过电压是应该允许所有存储器单元导通的电压，所以通过电压具有高电平。因此，在编程操作中，未选存储器单元的阈值电压可由于通过电压而增加。
发明内容
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：多个子块，其相对于包括缓冲单元的缓冲页划分；电压发生器，其被配置为在多个子块当中的所选子块的编程操作中，将第一通过电压施加到与所选子块连接的未选字线，并且将低于第一通过电压的第二通过电压施加到与未选子块连接的未选字线；以及缓冲线电路，其被配置为通过将导通电压或截止电压选择性地施加到与缓冲单元连接的缓冲线来选择性地使缓冲单元导通或截止，其中，缓冲页的位置根据包括在子块中的存储器单元的物理结构而被设定为默认，并且根据存储器单元的电特性而被重置。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：根据包括在所选存储块中的串的物理结构来设定缓冲页的地址；通过连接到多个串当中的所选串的位线施加编程允许电压，并且通过连接到多个串当中的未选串的位线施加编程禁止电压；使连接在所选串的多个存储器单元之间的第一缓冲单元导通，并且使连接在未选串的多个存储器单元之间的第二缓冲单元截止；相对于第一缓冲单元和第二缓冲单元，将第一通过电压施加到包括所选字线的区域的未选字线，并且将低于第一通过电压的第二通过电压施加到另一区域的未选字线；以及当存储器单元的电特性改变时，根据改变的电特性重置缓冲页的地址。
根据本公开的另一方面，提供了一种存储器装置，该存储器装置包括：依次层叠在源极线上方的第一选择晶体管和第一子块；层叠在第一子块上方的多个缓冲单元；以及依次层叠在缓冲单元上方的第二子块、第二选择晶体管和位线，其中，包括在第一子块和第二子块中并且包括在不同的串中的多个存储器单元共同连接到字线，其中，多个缓冲单元的栅极连接到不同的缓冲线，其中，缓冲单元被配置为根据施加到各条缓冲线的导通电压或截止电压而选择性地导通或截止。
附图说明
以下参照附图描述示例实施方式；然而，其可按不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开对于本领域技术人员将成为可能。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的存储器装置的图。
图2是示出图1所示的存储器单元阵列的图。
图3是详细示出根据本公开的实施方式的第i存储块的图。
图4是示出缓冲单元的驱动方法的图。
图5和图6是示出根据通过电压的沟道电压的图。
图7A和图7B是示出根据本公开的第一实施方式的编程操作的图。
图8A和图8B是示出根据本公开的第二实施方式的编程操作的图。
图9是示出设定缓冲页的位置的方法的图。
图10A和图10B是示出根据本公开的第三实施方式的串的结构和编程操作的图。
图11是示出根据本公开的第四实施方式的串的结构和编程操作的图。
图12A和图12B是示出根据本公开的第五实施方式的串的结构的图。
图13是示出根据本公开的第六实施方式的串的结构的图。
图14是示出包括本公开的存储器装置的存储器系统的图。
图15是示出包括本公开的存储器装置的另一存储器系统的图。
具体实施方式
各种实施方式涉及一种能够防止在编程操作中包括在未选串中的未选存储器单元被编程的现象的存储器装置。一些实施方式涉及这种存储器装置的操作方法。
图1是示出根据本公开的实施方式的存储器装置1100的图。
参照图1，存储器装置1100可包括：存储器单元阵列110，其被配置为存储数据；外围电路120至170，其被配置为执行编程操作、读操作和擦除操作；以及控制逻辑180，其被配置为控制外围电路。
存储器单元阵列110可包括多个存储块，并且各个存储块可包括多个存储器单元和多个缓冲单元。存储器单元可利用NAND闪存单元实现，并且缓冲单元可按照与存储器单元相同的结构形成。存储器单元可存储正常数据，但是缓冲单元可存储虚设数据以用作开关元件。存储器单元可连接到字线，并且缓冲单元可连接到缓冲线。
外围电路120至170可包括电压发生器120、行解码器130、缓冲线电路140、页缓冲器组150、列解码器160和输入/输出电路170。
电压发生器120可响应于操作代码Cop而生成并输出编程操作、读操作或擦除操作所需的操作电压Vop。例如，操作电压Vop可包括编程电压、读电压、擦除电压、通过电压等。
行解码器130可响应于行地址ADDR而将操作电压Vop传送至所选存储块。例如，行解码器130可将操作电压Vop传送至连接到所选存储块的字线、漏极选择线和源极选择线以及源极线。
缓冲线电路140可响应于缓冲信号SIGbf而将导通电压或截止电压选择性地施加到与存储器单元阵列的所选存储块连接的缓冲线BFL#。例如，缓冲线电路140可响应于缓冲信号SIGbf而选择多条缓冲线BFLbf当中的要施加导通电压的线和要施加截止电压的线，并且将导通电压或截止电压输出到所选缓冲线BFL#。页缓冲器组150可包括多个页缓冲器，并且各个页缓冲器可通过位线连接到存储块。页缓冲器组150可在编程操作中暂时存储从存储器装置1100外部接收的数据，并且在验证操作或读操作中暂时存储感测的数据。页缓冲器组150可响应于页缓冲器信号PBSIGS而暂时存储数据或以正电压对位线进行预充电，并且感测根据存储器单元的阈值电压而改变的位线的电压或电流。
列解码器160可响应于列地址ADDC而在输入/输出电路170和页缓冲器组150之间发送数据。
输入/输出电路170可通过输入/输出线IO从外部装置(例如，控制器)接收命令CMD和地址ADD，并且输入或输出数据。输入/输出电路170可向控制逻辑180传送通过输入/输出线IO输入的命令CMD和地址ADD。
控制逻辑180可响应于命令CMD和地址ADD而控制外围电路。控制逻辑180可响应于命令CMD和地址ADD而输出操作代码Cop、页缓冲器信号PBSIGS、行地址ADDR、列地址ADDC和缓冲信号SIGbf。控制逻辑125可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑125可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
图2是示出图1所示的存储器单元阵列110的图。
参照图2，存储器单元阵列110可包括第一存储块BLK1至第i存储块BLKi。在单平面结构中，第一存储块BLK1至第i存储块BLKi构成存储器单元阵列110。然而，在多平面结构中，一个平面中可包括第一存储块BLK1至第i存储块BLKi，并且存储器单元阵列110中可包括多个平面。第一存储块BLK1至第i存储块BLKi可彼此相同地配置，因此，将如下详细描述第一存储块BLK1至第i存储块BLKi当中的第i存储块BLKi。
图3是详细示出根据本公开的实施方式的第i存储块BLKi的图。
参照图3，第i存储块BLKi可包括多个串ST1至ST4。尽管图3示出四个串ST1至ST4，但存储块BLKi中可包括数量更多的串。
第一串ST1至第四串ST4可连接在位线BL1至BL4与源极线SL之间。例如，第一串ST1可连接到第一位线BL1和源极线SL，并且第二串ST2可连接在第二位线BL2与源极线SL之间。第一串ST1至第四串ST4中的每一个可包括源极选择晶体管SST、多个存储器单元C1至C16、漏极选择晶体管DST以及至少一个缓冲单元BFC。缓冲单元BFC可按照与形成在其底部或顶部的存储器单元相同的结构形成。为了描述方便，图3中示出了第一存储器单元C1至第十六存储器单元C16。然而，串中可包括超过十六个存储器单元。将如下举例说明第四串ST4。
包括在第四串ST4中的源极选择晶体管SST可根据施加到源极选择线SSL的电压将源极线SL和第一存储器单元C1彼此电连接或断开。第一存储器单元C1至第十六存储器单元C16的栅极可连接到第一字线WL1至第十六字线WL16。漏极选择晶体管DST可根据施加到漏极选择线DSL的电压将第四位线BL4和第十六存储器单元C16彼此电连接或断开。包括在不同串ST1至ST4中的源极选择晶体管SST的栅极可共同连接到源极选择线SSL，第一存储器单元C1至第十六存储器单元C16的栅极可连接到第一字线WL1至第十六字线WL16，包括在不同串ST1至ST4中的漏极选择晶体管DST的栅极可共同连接到漏极选择线DSL。连接到同一字线的一组存储器单元可成为物理页PPG，并且可以物理页PPG为单位执行编程操作和读操作。
缓冲单元BFC可连接在第一存储器单元C1至第十六存储器单元C16之间。尽管图3中示出缓冲单元BFC连接在第八存储器单元C8和第九存储器单元C9之间的情况，但缓冲单元BFC的位置可根据发生编程扰动的区域而改变。包括在不同串ST1至ST4中的缓冲单元BFC的栅极可连接到不同的缓冲线BFL1至BFL4。例如，包括在第一串ST1中的缓冲单元可连接到第一缓冲线BFL1，并且包括在第二串ST2中的缓冲单元BFC可连接到第二缓冲线BFL2。因此，不同的电压可被分别施加到不同的缓冲线BFL1至BFL4，因此包括在不同串ST1至ST4中的缓冲单元BFC可根据施加到缓冲线BFL1至BFL4的各个电压而导通或截止。当缓冲单元BFC导通时，可在缓冲单元BFC中形成沟道。当缓冲单元BFC截止时，缓冲单元BFC的两端的沟道可彼此电断开。
为了执行开关功能，在执行所选存储块的正常编程操作之前，缓冲单元BFC可被编程为具有恒定阈值电压。例如，在执行块擦除操作之后，可执行增加缓冲单元的阈值电压的编程操作。
缓冲单元BFC可在读操作和擦除操作中全部导通，并且在编程操作中被控制以使得一些缓冲单元BFC导通，一些缓冲单元BFC截止。因此，将描述在编程操作中控制缓冲单元BFC的方法。
图4是示出缓冲单元的驱动方法的图。
参照图4，在编程操作中，串ST可被分成用于编程数据的所选串Sel.ST以及不编程数据的未选串Unsel.ST。例如，假设在编程操作中第一串ST1和第三串ST3是所选串Sel.ST，并且第二串ST2和第四串ST4是未选串Unsel.ST的情况。编程允许电压Val可被施加到与所选串Sel.ST连接的第一位线BL1和第三位线BL3，编程禁止电压Vih可被施加到与未选串Unsel.ST连接的第二位线BL2和第四位线BL4。例如，编程允许电压Val可以是0V，并且编程禁止电压Vih可以是高于0V的正电压。
为了使包括在所选串Sel.ST中的缓冲单元BFC导通，导通电压Von可被施加到第一缓冲线BFL1和第三缓冲线BFL3。为了使包括在未选串Unsel.ST中的缓冲单元BFC截止，截止电压Voff可被施加到第二缓冲线BFL2和第四缓冲线BFL4。导通电压Von的电平可被设定为可在缓冲单元BFC中形成沟道的电平。例如，导通电压Von的电平可被设定为高于缓冲单元BFC的阈值电压的电平。截止电压Voff的电平可被设定为无法在缓冲单元BFC中形成沟道的电平。例如，截止电压Voff的电平可被设定为比缓冲单元BFC的阈值电压低的0V。
当通过电压被施加到共同连接到所选串Sel.ST和未选串Unsel.ST的字线时，可在所选串Sel.ST和未选串Unsel.ST中形成沟道。随后，当包括在所选串Sel.ST中的缓冲单元BFC导通并且包括在未选串Unsel.ST中的缓冲单元BFC截止时，在各个所选串Sel.ST中在整个串中形成一个沟道，并且在各个未选串Unsel.ST中沟道可相对于缓冲单元BFC分离。当沟道如上所述分离时，沟道电压可相对于缓冲单元BFC在包括所选字线的区域中增加，并且在不包括所选字线的区域中减小。即，沟道电压维持在所需电平，并且施加到未选字线的通过电压减小，从而可防止连接到未选字线的存储器单元的阈值电压由于通过电压而增加的现象。
图5和图6是示出根据通过电压的沟道电压的图。
参照图5，存储块可相对于第一缓冲单元BFC1和第二缓冲单元BFC2被划分为第一子块SUB1和第二子块SUB2。
当第一串ST1是所选串Sel.ST并且第二串ST2是未选串Unsel.ST时，编程允许电压可被施加到第一位线BL1，并且编程禁止电压可被施加到第二位线BL2。截止电压可被施加到源极选择线SSL，并且导通电压可被施加到漏极选择线DSL。第一通过电压Vpass1可被施加到第一字线WL1至第八字线WL8，并且低于第一通过电压Vpass1的第二通过电压Vpass2可被施加到第九字线WL9至第十六字线WL16。第一通过电压Vpass1和第二通过电压Vpass2可被设定为可使存储器单元导通的正电压。当第一通过电压Vpass1和第二通过电压Vpass2被施加到第一字线WL1至第十六字线WL16时，作为正电压的导通电压可被施加到第一缓冲线BFL1和第二缓冲线BFL2。当导通电压被施加到第一缓冲线BFL1和第二缓冲线BFL2时，第一缓冲单元BFC1和第二缓冲单元BFC2可导通，使得在串Sel.ST和Unsel.ST中形成初始沟道。
由于编程允许电压被施加到第一位线BL1，所以所选串Sel.ST的沟道电压变为0V。由于作为正电压的编程禁止电压被施加到第二位线BL2，所以未选串Unsel.ST的沟道电压增加至正电压。当未选串Unsel.ST的沟道电压增加至正电压时，随着漏极选择晶体管DST的源极端子和漏极端子之间的电压差减小，包括在未选串Unsel.ST中的漏极选择晶体管DST可截止。
随后，为了使包括在未选串Unsel.ST中的第二缓冲单元BFC2截止，截止电压可被施加到第二缓冲线BFL2。
当第二缓冲单元BFC2截止时，第二串ST2的沟道可相对于第二缓冲单元BFC2分离。当第二缓冲单元BFC2和源极选择晶体管SST之间的沟道被称为第一沟道CH1并且第二缓冲单元BFC2和漏极选择晶体管DST之间的沟道被称为第二沟道CH2时，由于与第一通过电压Vpass1耦合所导致的沟道升压，第一沟道CH1的电压可增加至第一沟道电压Vch1，并且由于与第二通过电压Vpass2耦合所导致的沟道升压，第二沟道CH2的电压可增加至第二沟道电压Vch2。由于第二沟道CH2的电压通过第二通过电压Vpass2增加至第二沟道电压Vch2，所以第二沟道电压Vch2低于第一沟道电压Vch1。然而，由于第二缓冲单元BFC2和漏极选择晶体管DST二者均截止，所以可连续地维持第二沟道电压Vch2。
如上所述，维持未选串Unsel.ST的第一沟道电压Vch1和第二沟道电压Vch2，并且具有低电平的第二通过电压Vpass被施加到与第二子块SUB2的所选串Sel.ST连接的未选字线，从而可抑制所选串Sel.ST中的未选存储器单元的阈值电压由于通过电压而增加的现象。
参照图6，与图5不同，第一通过电压Vpass1可被施加到与第二子块SUB2连接的字线，并且低于第一通过电压Vpass1的第二通过电压Vpass2可被施加到与第一子块SUB1连接的字线。未选串Unsel.ST的第一沟道CH1的电压可通过第二通过电压Vpass2增加至第二沟道电压Vch2，并且未选串Unsel.ST的第二沟道CH2的电压可通过第一通过电压Vpass1增加至第一沟道电压Vch1。尽管未选串Unsel.ST的第一沟道CH1的电压增加至第二沟道电压Vch2，但低于第一通过电压Vpass1的第二通过电压Vpass2被施加到与第一子块SUB1连接的字线，因此与施加第一通过电压Vpass1时相比，包括在第一子块SUB1中的存储器单元可较少受通过电压影响。
将如下详细描述使用上述通过电压施加方法和上述缓冲单元控制方法的编程操作。
图7A和图7B是示出根据本公开的第一实施方式的编程操作的图。
参照图7A，当假设在从漏极选择线DSL到源极选择线SSL的方向上执行编程操作时，可在依次选择连接到第二子块SUB2的第十六字线WL16至第九字线WL9的同时执行编程操作。因此，当所选字线Sel.WL被包括在第二子块SUB2中时，第一通过电压Vpass1可被施加到与第二子块SUB2连接的未选字线Unsel.WL，并且低于第一通过电压Vpass1的第二通过电压Vpass2可被施加到与不包括所选字线Sel.WL的第一子块SUB1连接的未选字线Unsel.WL。由于编程电压Vpgm被施加到所选字线Sel.WL，所以具有高电平的第一通过电压Vpass1被施加到第二子块SUB2的未选字线Unsel.WL以高度维持包括在第二子块SUB2中的未选串Unsel.ST的沟道电压。
导通电压可被施加到第一缓冲线BFL1并且截止电压可被施加到第二缓冲线BFL2，使得包括在所选串Sel.ST中的第一缓冲单元BFC1导通并且包括在未选串Unsel.ST中的第二缓冲单元BFC2截止。
即，由于低于第一通过电压Vpass1的第二通过电压Vpass2被施加到与所选串Sel.ST连接的未选字线Unsel.WL，所以维持包括在第一子块SUB1中的未选串Unsel.ST的沟道电压，并且可防止包括在所选串Sel.ST中的存储器单元的阈值电压通过沟道电压而增加的现象。
参照图7B，当连接到第十六字线WL16至第九字线WL9的存储器单元的编程操作完成时，执行对第一子块SUB1的编程操作。在对包括在第一子块SUB1中的连接到第八字线WL8至第一字线WL1的存储器单元进行编程时，第一通过电压Vpass1被施加到与第一子块SUB1连接的未选字线Unsel.WL，并且低于第一通过电压Vpass1的第二通过电压Vpass2被施加到与第二子块SUB2连接的未选字线Unsel.WL。
图8A和图8B是示出根据本公开的第二实施方式的编程操作的图。
参照图8A，与第一实施方式不同，可在从第一字线WL1到第十六字线WL16的方向上执行编程操作。包括在所选串Sel.ST中的第一缓冲单元BFC1导通，并且包括在未选串Unsel.ST中的第二缓冲单元BFC2截止。
在第二实施方式中，从包括在第一子块SUB1中的存储器单元对存储器单元进行编程。因此，当编程电压Vpgm被施加到与第一子块SUB1连接的所选字线Sel.WL时，第一通过电压Vpass1可被施加到与第一子块SUB1连接的未选字线Unsel.WL，并且低于第一通过电压Vpass1的第二通过电压Vpass2可被施加到与第二子块SUB2连接的未选字线Unsel.WL。
因此，由于未选串Unsel.ST中的沟道升压，存储器单元的阈值电压不增加，并且包括在第二子块SUB中的存储器单元当中的包括在所选串Sel.ST中的存储器单元的阈值电压未通过第二通过电压Vpass2而增加。
参照图8B，当所选字线Sel.WL被包括在第二子块SUB2中时，低于第一通过电压Vpass1的第二通过电压Vpass2可被施加到与执行编程操作的第一子块SUB1连接的未选字线Unsel.WL，并且第一通过电压Vpass1可被施加到与第二子块SUB2连接的未选字线Unsel.WL。尽管包括所选字线Sel.WL的子块改变，但包括在未选串Unsel.ST中的第二缓冲单元BFC2可维持截止状态。
图9是示出设定缓冲页的位置的方法的图。
参照图9，可根据包括在串中的存储器单元的物理结构或电特性来设定包括缓冲单元的缓冲页BPG的位置。当存储块以三维结构形成时，包括在存储块中的串可在基板上方在垂直方向Z上形成。
当制造存储块时，可能发生垂直穿透字线WL的柱PL的下宽度W1与上宽度W2之间的差异。因此，包括沟道层、存储器层等的柱PL的宽度可根据高度或深度而改变。当发生柱的宽度差异时，发生连接到各条字线WL的存储器单元的宽度之间的差异，因此，存储器单元的电特性可根据存储器单元的位置而彼此不同。存储器单元的位置可对应于存储器单元的物理结构。另选地，根据存储块的制造方法，在层叠结构的边界层中可发生串的柱PL的宽度差异。例如，具有相对窄的宽度的存储器单元的电特性可受到外围电压的显著影响，因此，可设定页缓冲器BPG的位置，使得不会发生由通过电压导致的编程扰动。物理结构的这种差异可针对各个管芯、各个平面或各个存储块改变，因此，可根据管芯、平面或存储块的配置来设定缓冲页BPG的位置。
图10A和图10B是示出根据本公开的第三实施方式的串的结构和编程操作的图。
参照图10A，多个缓冲页BPG1和BPG2可被包括在第i存储块BLKi中。第一缓冲页BPG1和第二缓冲页BPG2可被包括在一个存储块中的不同位置处。第一缓冲页BPG1和第二缓冲页BPG2可分别包括不同串中包括的多个缓冲单元BFC11、BFC12、BFC21和BFC22。例如，第一缓冲页BPG1可位于第五字线WL5和第六字线WL6之间，第二缓冲页BPG2可位于第十字线WL10和第十一字线WL11之间。图10A是示出第三实施方式的图，因此，第一缓冲页BPG1和第二缓冲页BPG2的位置不限于图中所示那些。
第一缓冲页BPG1可包括第一串ST1中包括的第十一缓冲单元BFC11和第二串ST2中包括的第二十一缓冲单元BFC21，第二缓冲页BPG2可包括第一串ST1中包括的第十二缓冲单元BFC12和第二串ST2中包括的第二十二缓冲单元BFC22。第十一缓冲单元BFC11、第十二缓冲单元BFC12、第二十一缓冲单元BFC21和第二十二缓冲单元BFC22可响应于不同的导通电压或截止电压而操作。例如，第十一缓冲单元BFC11、第十二缓冲单元BFC12、第二十一缓冲单元BFC21和第二十二缓冲单元BFC22的栅极可连接到不同的第十一缓冲线BFL11、第十二缓冲线BFL12、第二十一缓冲线BFL21和第二十二缓冲线BFL22。
当一个串中包括多个缓冲单元时，在编程操作中缓冲单元根据所选字线的位置而导通或截止。施加到第十一缓冲线BFL11、第十二缓冲线BFL12、第二十一缓冲线BFL21和第二十二缓冲线BFL22的导通电压和截止电压可由缓冲线电路(图1所示的140)输出。当子块SUB1至SUB3中的包括所选字线Sel.WL的一个改变时，将如下详细描述缓冲单元的控制方法和通过电压。
参照图10B，在编程操作中，当所选字线Sel.WL被包括在第三子块SUB3(11B1)中时，包括在所选串Sel.ST中的第十一缓冲单元BFC11和第十二缓冲单元BFC12以及包括在未选串Unsel.ST中的第二十一缓冲单元BFC21导通，并且包括在未选串Unsel.ST中并与连接到所选字线Sel.WL的第三子块SUB3相邻的第二十二缓冲单元BFC22截止。当编程电压Vpgm被施加到所选字线Sel.WL时，第一通过电压Vpass1可被施加到第三子块SUB3的未选字线Unsel.WL。低于第一通过电压Vpass1的第二通过电压Vpass2可被施加到与不包括所选字线Sel.WL的第一子块SUB1和第二子块SUB2连接的未选字线Unsel.WL。因此，在所选串Sel.ST的第一子块SUB1和第二子块SUB2中包括的存储器单元DTF1中可抑制编程扰动。
在编程操作中，当所选字线Sel.WL被包括在第二子块SUB2(11B2)中时，包括在所选串Sel.ST中的第十一缓冲单元BFC11和第十二缓冲单元BFC12导通，并且包括在未选串Unsel.ST中并与连接到所选字线Sel.WL的第二子块SUB2相邻的第二十一缓冲单元BFC21和第二十二缓冲单元BFC22截止。当编程电压Vpgm被施加到所选字线Sel.WL时，第一通过电压Vpass1可被施加到第二子块SUB2的未选字线Unsel.WL。低于第一通过电压Vpass1的第二通过电压Vpass2可被施加到与不包括所选字线Sel.WL的第一子块SUB1和第三子块SUB3连接的未选字线Unsel.WL。因此，在所选串Sel.ST的第一子块SUB1和第三子块SUB3中包括的存储器单元DTF2中可抑制编程扰动。
在编程操作中，当所选字线Sel.WL被包括在第一子块SUB1(11B3)中时，包括在所选串Sel.ST中的第十一缓冲单元BFC11和第十二缓冲单元BFC12导通，并且包括在未选串Unsel.ST中并与连接到所选字线Sel.WL的第一子块SUB1相邻的第二十一缓冲单元BFC21和第二十二缓冲单元BFC22截止。当编程电压Vpgm被施加到所选字线Sel.WL时，第一通过电压Vpass1可被施加到第一子块SUB1的未选字线Unsel.WL。低于第一通过电压Vpass1的第二通过电压Vpass2可被施加到与不包括所选字线Sel.WL的第二子块SUB2和第三子块SUB3连接的未选字线Unsel.WL。因此，在所选串Sel.ST的第二子块SUB2和第三子块SUB3中包括的存储器单元DTF3中可抑制编程扰动。
尽管图10B中描述了第一通过电压Vpass1或第二通过电压Vpass2被施加到子块的情况，但除了第一通过电压Vpass1或第二通过电压Vpass2之外，电压发生器(图1所示的120)可将不同的通过电压施加到未选子块的未选字线。
图11是示出根据本公开的第四实施方式的串的结构和编程操作的图。
参照图11，在各个串中两个或更多个缓冲单元可彼此相邻连接。第十一缓冲单元BFC11至第十四缓冲单元BFC14可在所选串Sel.ST的存储器单元之间彼此相邻布置，并且第二十一缓冲单元BFC21至第二十四缓冲单元BFC24可在未选串Unsel.ST的存储器单元之间彼此相邻布置。例如，第十一缓冲单元BFC11至第十四缓冲单元BFC14和第二十一缓冲单元BFC21至第二十四缓冲单元BFC24可连接在连接到第八字线WL8和第九字线WL9的存储器单元之间。如上所述，在多个缓冲单元彼此依次连接的结构中，当缓冲单元截止时，可有效地防止通过沟道的泄漏。
第十一缓冲单元BFC11至第十四缓冲单元BFC14的栅极可共同连接到第一缓冲线BFL1，并且第二十一缓冲单元BFC21至第二十四缓冲单元BFC24的栅极可共同连接到第二缓冲线BFL2。
表1
Sel.ST Unsel.ST
BFC14 开 BFC24 关
BFC13 开 BFC23 关
BFC12 开 BFC22 关
BFC11 开 BFC21 关
假设包括第十一缓冲单元BFC11至第十四缓冲单元BFC14的串是所选串Sel.ST并且包括第二十一缓冲单元BFC21至第二十四缓冲单元BFC24的串是未选串Unsel.ST的情况。参照“表1”，当在编程操作中导通电压被施加到第一缓冲线BFL1时，第十一缓冲单元BFC11至第十四缓冲单元BFC14可同时导通(开)。当截止电压被施加到第二缓冲线BFL2时，第二十一缓冲单元BFC21至第二十四缓冲单元BFC24可同时截止(关)。如上所述，当彼此连接的多个缓冲单元同时截止时，断开的沟道的长度增加，因此可防止在对应串中发生泄漏。因此，尽管不同的通过电压被施加到子块的未选字线，但未选串的沟道电压不改变。
图12A和图12B是示出根据本公开的第五实施方式的串的结构的图。
参照图12A，当串中包括多个缓冲单元时，缓冲单元的栅极可彼此分离，并且响应于不同的导通电压或截止电压而操作。包括在同一串中的缓冲单元当中的任一个单元可用作缓冲单元，其它单元可用作虚设单元。例如，假设第十一缓冲单元BFC11至第十四缓冲单元BFC14连接在与第一位线BL1连接的串中的第八字线WL8和第九字线WL9之间，并且第二十一缓冲单元BFC21至第二十四缓冲单元BFC24连接在与第二位线BL2连接的串中的第八字线WL8和第九字线WL9之间的情况。在这些缓冲单元当中，第十三缓冲单元BFC13和第二十三缓冲单元BFC23可用作缓冲单元，并且其它缓冲单元BFC11、BFC12、BFC14、BFC21、BFC22和BFC24可用作虚设单元。
包括第十三缓冲单元BFC13和第二十三缓冲单元BFC23的页可以是在制造存储器装置时初始设定的默认页。例如，根据在制造存储器装置时串的物理结构，包括第十三缓冲单元BFC13和第二十三缓冲单元BFC23的页可被设定为缓冲页BPG，并且与缓冲页BPG对应的默认地址可被存储在存储器装置中。默认地址可被存储在控制逻辑(图1所示的180)中，但本公开不限于此。
包括除了缓冲页BPG之外的其它缓冲单元的页可用作虚设页。例如，第十一缓冲单元BFC11和第二十一缓冲单元BFC21可用作虚设单元，并且虚设单元的栅极可用作虚设字线DWL。因此，在连接到第二位线BL2的串中，除了第二十三缓冲单元BFC23之外的其它缓冲单元BFC12、BFC 22、BFC 14和BFC 24可用作虚设单元。用作虚设单元的缓冲单元BFC12、BFC22、BFC 14和BFC 24的栅极可用作虚设字线DWL。虚设单元意指不存储有效数据的单元，并且虚设字线DWL意指连接到虚设单元的栅极的字线。
表2
Sel.ST Unsel.ST
BFC14 开 BFC24 开或关
BFC13 开 BFC23 关
BFC12 开 BFC22 开或关
BFC11 开 BFC21 开或关
参照“表2”，包括在所选串Sel.ST中的第十一缓冲单元BFC11至第十四缓冲单元BFC14当中的作为缓冲单元的第十三缓冲单元BFC13以及用作虚设单元的第十一缓冲单元BFC11、第十二缓冲单元BFC12和第十四缓冲单元BFC14可在编程操作中导通(开)，包括在未选串Unsel.ST中的第二十一缓冲单元BFC21至第二十四缓冲单元BFC24当中的用作缓冲单元的第二十三缓冲单元BFC23可在编程操作中截止(关)，并且包括在未选串Unsel.ST中的第二十一缓冲单元BFC21至第二十四缓冲单元BFC24当中的用作其它虚设单元的第二十一缓冲单元BFC21、第二十二缓冲单元BFC22和第二十四缓冲单元BFC24可在编程操作中导通或截止(开或关)。
缓冲页BPG的地址在制造存储器装置时被设定为默认地址，但是可在使用存储器装置时根据存储器单元的电特性来重置。缓冲页BPG可被重置在包括缓冲单元BFC11至BFC14和BFC21至BFC24的缓冲区域BFRG中。
当包括第十三缓冲单元BFC13和第二十三缓冲单元BFC23的缓冲页BPG的地址被设定为默认地址时，存储器单元的电特性可随着存储器单元的编程操作和擦除操作执行的次数增加而改变。例如，发生编程扰动的区域可改变，并且缓冲页BPG的地址可改变。将参照图12B描述缓冲页BPG的地址改变的情况。
参照图12B，当缓冲页BPG的位置改变时，包括在先前缓冲页中的缓冲单元的用途可改变为虚设单元，并且单元的栅极随着虚设单元变为虚设字线DWL而改变。例如，当第十一缓冲单元BFC11和第二十一缓冲单元BFC21被设定为新的缓冲单元时，其它第十二缓冲单元BFC12至第十四缓冲单元BFC14和第二十二缓冲单元BFC22至第二十四缓冲单元BFC24可用作虚设单元，并且虚设单元的栅极可用作虚设字线DWL。
表3
Sel.ST Unsel.ST
BFC14 开 BFC24 开或关
BFC13 开 BFC23 开或关
BFC12 开 BFC22 开或关
BFC11 开 BFC21 关
参照“表3”，当缓冲页BPG的地址改变时，连接到未选串Unsel.ST的第二十一缓冲单元BFC21可在编程操作中截止(关)，并且第二十二缓冲单元BFC22至第二十四缓冲单元BFC24可在编程操作中导通或截止(开或关)。包括在所选串Sel.ST中的第十一缓冲单元BFC11至第十四缓冲单元BFC14可在编程操作中全部导通(开)。
图13是示出根据本公开的第六实施方式的串的结构的图。
参照图13，在缓冲区域BFRG中多个页可被设定为缓冲页BPG。当多个页被设定为缓冲页BPG时，未选串Unsel.ST中的断开的沟道的长度增加，因此可进一步有效地防止发生泄漏。
表4
Sel.ST Unsel.ST
BFC14 开 BFC24 开或关
BFC13 开 BFC23 关
BFC12 开 BFC22 关
BFC11 开 BFC21 开或关
参照“表4”，包括在所选串Sel.ST中的第十一缓冲单元BFC11至第十四缓冲单元BFC14可在编程操作中全部导通(开)。未选串Unsel.ST中的用作缓冲单元的第二十二缓冲单元BFC22和第二十三缓冲单元BFC23可在编程操作中截止(关)，并且用作其它虚设单元的第二十一缓冲单元BFC21和第二十四缓冲单元BFC24可在编程操作中导通或截止(开或关)。
包括在缓冲页BPG中的页数可根据缓冲区域BFRG中的存储器单元的物理结构或电特性来重置。
图14是示出包括本公开的存储器装置的存储器系统1000的图。
参照图14，存储器系统1000可包括被配置为存储数据的存储器装置1100以及被配置为在存储器装置1100和主机2000之间通信的控制器1200。
存储器系统1000中可包括多个存储器装置1100，各个存储器装置1100可根据上述的第一至第六实施方式执行编程操作。存储器装置1100可通过至少一个通道连接到控制器1200。例如，多个存储器装置1100可连接到一个通道。即使当多个通道连接到控制器1200时，多个存储器装置1100也可连接到各个通道。
控制器1200可在主机2000和存储器装置1100之间通信。控制器1200可响应于来自主机2000的请求而控制存储器装置1100，或者执行用于改进存储器系统1000的性能的后台操作。主机2000可生成对各种操作的请求，并且将所生成的请求输出到存储器系统1000。例如，请求可包括能够控制编程操作的编程请求、能够控制读操作的读请求、能够控制擦除操作的擦除请求等。
主机2000可通过诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)或高速非易失性存储器(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的各种接口来与存储器系统1000通信。
图15是示出包括本公开的存储器装置的另一存储器系统70000的图。
参照图15，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但本公开不限于此。
存储器装置1100可根据上述的第一至第六实施方式执行编程操作，并且编程到存储器装置1100的数据可在控制器1200的控制下通过卡接口7100输出。
卡接口7100可根据主机60000的协议来对主机60000与控制器1200之间的数据交换进行接口。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可意指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器系统70000连接到主机60000(例如，PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可在微处理器(μP)6100的控制下通过卡接口7100和控制器1200与存储器装置1100执行数据通信。
根据本公开，在编程操作中未选串的沟道电压增加，从而可抑制未选存储器单元的阈值电压增加的编程扰动现象。
相关申请的交叉引用
本申请要求2020年3月6日提交于韩国知识产权局的韩国专利申请号10-2020-0028561的优先权，其完整公开通过引用并入本文。

Claims (19)

1.一种存储器装置，该存储器装置包括：
多个子块，多个所述子块相对于包括多个缓冲单元的缓冲页来划分；
电压发生器，该电压发生器被配置为在多个所述子块当中的所选子块的编程操作中，将第一通过电压施加到与所述所选子块连接的未选字线，并且将低于所述第一通过电压的第二通过电压施加到与未选子块连接的未选字线；以及
缓冲线电路，该缓冲线电路被配置为通过将导通电压或截止电压选择性地施加到与所述缓冲单元连接的缓冲线来选择性地使所述缓冲单元导通或截止，
其中，所述缓冲页的位置根据包括在所述子块中的存储器单元的物理结构而被设定为默认，并且根据所述存储器单元的电特性而被重新设置，
其中，所述缓冲页的位置通过改变所述缓冲页的地址而被重新设置，并且
其中，先前的缓冲页被改变为正常页。
2.根据权利要求1所述的存储器装置，其中，多个所述子块包括：
第一子块，该第一子块包括在第一选择晶体管与多个所述缓冲单元当中的至少一个缓冲单元之间的多个存储器单元；以及
第二子块，该第二子块包括在第二选择晶体管与多个所述缓冲单元当中的至少一个缓冲单元之间的多个存储器单元。
3.根据权利要求2所述的存储器装置，其中，包括在所述第一子块和所述第二子块中的每一个中的多个所述存储器单元构成以字线为单位划分的多个页，
其中，彼此不同的多个所述缓冲线连接到所述缓冲单元。
4.根据权利要求2所述的存储器装置，其中，在所述第一子块或所述第二子块中包括在不同串中的存储器单元的数量相同。
5.根据权利要求4所述的存储器装置，其中，根据包括在所述子块中的所述存储器单元的物理结构，所述不同串当中的包括在所述第一子块和所述第二子块中的存储器单元的数量彼此相同或不同。
6.根据权利要求1所述的存储器装置，其中，所述缓冲线电路被配置为输出所述导通电压，使得多个所述缓冲单元当中的包括在所选串中的缓冲单元导通，并且所述缓冲线电路被配置为输出所述截止电压，使得多个所述缓冲单元当中的包括在未选串中的缓冲单元截止。
7.根据权利要求1所述的存储器装置，其中，当所选字线被包括在另一子块中时，在所述所选子块的编程操作完成之后，所述电压发生器被配置为：
将所述第一通过电压施加到与新选择的子块连接的未选字线；并且
将所述第二通过电压施加到与新改变的未选子块连接的未选字线。
8.根据权利要求1所述的存储器装置，其中，所述缓冲页的位置：
根据所述存储器单元的物理结构而被初始设定；并且
当所述存储器单元的电特性改变时被重新设置。
9.根据权利要求1所述的存储器装置，其中，当一个存储块中包括多个缓冲页时，包括在所述多个缓冲页中的多个缓冲单元响应于从不同缓冲线中的每一条施加的所述导通电压或所述截止电压而操作。
10.根据权利要求1所述的存储器装置，其中，当所述子块的数量增加至三个或更多个时，所述电压发生器被配置为在所述编程操作中将不同的通过电压施加到与多个所述子块当中的未选子块连接的未选字线。
11.一种操作存储器装置的方法，该方法包括以下步骤：
根据包括在所选存储块中的多个串的物理结构来设定缓冲页的地址；
通过与多个所述串当中的所选串连接的位线来施加编程允许电压；
通过与多个所述串当中的未选串连接的位线来施加编程禁止电压；
使连接在所述所选串的存储器单元之间的第一缓冲单元导通；
使连接在所述未选串的存储器单元之间的第二缓冲单元截止；
相对于所述第一缓冲单元和所述第二缓冲单元，将第一通过电压施加到包括所选字线的区域的未选字线，并且将低于所述第一通过电压的第二通过电压施加到另一区域的未选字线；以及
当所述存储器单元的电特性改变时，根据改变的电特性来重新设置所述缓冲页的地址，
其中，先前的缓冲页被改变为正常页。
12.根据权利要求11所述的方法，其中，编程电压、所述第一通过电压和所述第二通过电压被设定为正电压。
13.根据权利要求11所述的方法，其中，为了使所述第一缓冲单元导通，作为正电压的导通电压被施加到与所述第一缓冲单元的栅极连接的第一缓冲线。
14.根据权利要求11所述的方法，其中，为了使所述第二缓冲单元截止，0V的截止电压被施加到与所述第二缓冲单元的栅极连接的第二缓冲线。
15.根据权利要求11所述的方法，其中，在所述所选串和所述未选串中形成初始沟道之后，所述第二缓冲单元导通。
16.根据权利要求11所述的方法，该方法还包括以下步骤：除了所述第一缓冲单元和所述第二缓冲单元之外，当所述串中的缓冲单元的数量增加时，在编程操作中将不同的通过电压施加到相对于所述缓冲单元划分的区域的未选字线。
17.一种存储器装置，该存储器装置包括：
依次层叠在源极线上方的第一选择晶体管和第一子块；
层叠在所述第一子块上方的多个缓冲单元；以及
依次层叠在所述缓冲单元上方的第二子块、第二选择晶体管和位线，
其中，包括在所述第一子块和所述第二子块中并且包括在不同串中的多个存储器单元共同连接到字线，
其中，多个所述缓冲单元的栅极连接到不同的缓冲线，
其中，所述缓冲单元被配置为根据施加到各条所述缓冲线的导通电压或截止电压而选择性地导通或截止，
其中，包括所述缓冲单元的缓冲页的位置：
根据所述串的物理结构而被初始设定；并且
当所述存储器单元的电特性改变时，根据所述存储器单元的改变的电特性，通过改变所述缓冲页的地址而被重新设置，并且
其中，先前的缓冲页被改变为正常页。
18.根据权利要求17所述的存储器装置，其中，在多个所述缓冲单元当中，
彼此相邻地层叠的多个缓冲单元被配置为同时导通或截止，并且
在与不同子块相邻的同时彼此间隔开的多个缓冲单元被配置为根据所选字线的位置而选择性地导通或截止。
19.根据权利要求18所述的存储器装置，其中，彼此相邻地层叠的多个所述缓冲单元的栅极彼此连接。
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