KR20210012822A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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박종경
서지현
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Abstract

본 발명의 실시 예에 따른 메모리 장치는 복수의 워드 라인들 각각에 대응하는 복수의 페이지들을 포함하는 메모리 셀 블록; 상기 복수의 페이지들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 주변 회로를 제어하여 상기 프로그램 동작을 수행하되, 상기 복수의 페이지들 각각의 프로그램 순서에 따라 상기 프로그램 동작 중 프로그램 검증 동작 시 상기 메모리 셀 블록의 비트라인들에 인가되는 비트라인 전압을 가변시켜 설정하는 제어 로직을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and method of operating the same}
본 발명은 전자 장치에 관한 것으로, 특히 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
3차원 반도체 장치는 2차원 반도체 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 스트링들을 포함한다. 스트링들은 비트라인과 소스 라인 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명의 실시 예는 프로그램 동작 시 메모리 셀들의 문턱 전압 분포를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 워드 라인들 각각에 대응하는 복수의 페이지들을 포함하는 메모리 셀 블록; 상기 복수의 페이지들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 주변 회로를 제어하여 상기 프로그램 동작을 수행하되, 상기 복수의 페이지들 각각의 프로그램 순서에 따라 상기 프로그램 동작 중 프로그램 검증 동작 시 상기 메모리 셀 블록의 비트라인들에 인가되는 비트라인 전압을 가변시켜 설정하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 소스 라인과 비트라인들 사이에 순차적으로 배치된 복수의 워드 라인들 각각에 대응하는 복수의 페이지들을 포함하는 메모리 셀 블록; 상기 복수의 페이지들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 주변 회로를 제어하여 상기 프로그램 동작을 수행하되, 상기 복수의 페이지들 각각의 프로그램 순서에 따라 상기 프로그램 동작 중 프로그램 검증 동작 시 상기 메모리 셀 블록의 상기 비트라인들에 인가되는 비트라인 전압을 점진적으로 하향시켜 설정하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 복수의 워드 라인들 각각에 대응되는 복수의 페이지들을 포함하는 메모리 블록이 제공되는 단계; 상기 복수의 페이지들 각각에 대응하는 비트라인 전압을 설정하되, 상기 복수의 페이지들 각각의 프로그램 순서에 따라 상기 비트라인 전압이 서로 상이하도록 설정하는 단계; 및 상기 복수의 페이지들을 순차적으로 선택하여 프로그램 동작을 수행하되, 상기 프로그램 동작 중 프로그램 검증 동작 시 설정된 상기 비트라인 전압을 상기 메모리 블록의 비트라인들에 인가하는 단계를 포함한다.
본 기술에 따르면, 복수의 페이지들의 프로그램 순서에 따라 프로그램 검증 동작 시 비트라인에 인가되는 비트라인 전압을 조절하여 인가함으로써, 프로그램 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 3은 도 2에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 5는 도 3에 도시된 페이지들을 설명하기 위한 회로도이다.
도 6은 도 1의 제어 로직을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 프로그램 동작 중 프로그램 검증 동작 시 비트라인에 인가되는 비트라인 전압을 설명하기 위한 전압 그래프이다.
도 9는 도 1의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 리드 동작을 수행하는 주변 회로(160)로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드 라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드 라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다.
메모리 셀 어레이(110)의 복수의 메모리 블럭들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 다수의 메모리 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
어드레스 디코더(120)는 워드 라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 생성되는 어드레스 디코더 제어 신호들(AD_signals)에 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 중 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 프로그램 검증 전압(Vverify)을 포함하는 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 메모리 셀들에 인가한다.
어드레스 디코더(120)는 프로그램 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
프로그램 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 중 프로그램 전압 인가 동작 시 프로그램할 데이터에 따라 비트라인들(BL1 내지 BLm)에 프로그램 금지 전압 또는 복수의 프로그램 허용 전압들 중 하나를 선택하여 인가한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 전압 인가 동작 후 수행되는 프로그램 검증 동작 시 비트라인들(BL1 내지 BLm)에 설정된 비트라인 전압을 인가한 후, 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 프로그램 검증 동작을 수행한다. 비트라인 전압은 선택된 메모리 블록에 포함된 복수의 페이지들의 프로그램 순서에 따라 가변된다. 예를 들어 복수의 페이지들 중 프로그램 순서가 빠른 페이지에 대응하는 비트라인 전압은 프로그램 순서가 느린 페이지에 대응하는 비트라인 전압보다 높도록 설정할 수 있다. 예를 들어 복수의 페이지들을 순차적으로 프로그램할 때 비트라인 전압은 점진적으로 낮아지도록 설정할 수 있다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들어 제어 로직(140)은 프로그램 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)을 생성하여 출력한다.
전압 생성 회로(150)는 프로그램 동작 시 제어 로직(140)에서 출력되는 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 프로그램 검증 전압(Vverify)을 포함하는 다수의 동작 전압들을 생성하여 어드레스 디코더(120)로 출력한다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 프로그램 전압 인가 동작과 프로그램 검증 동작을 포함하는 프로그램 동작 시 선택된 메모리 블록에 포함되는 다수의 페이지들을 순차적으로 프로그램하도록 주변 회로(160)를 제어한다. 또한 제어 로직(140)은 프로그램 동작 중 프로그램 검증 동작 시 선택된 페이지들의 프로그램 순서에 따라 선택된 비트라인에 인가되는 비트라인 전압을 가변시켜 설정하고, 설정된 비트라인 전압을 선택된 페이지의 프로그램 검증 동작 시 비트라인들에 인가하도록 읽기 및 쓰기 회로(130)를 제어한다. 비트라인 전압은 프로그램 순서에 따라 점진적으로 하강하도록 설정될 수 있다. 즉, 해당 페이지의 프로그램 순서가 빠를수록 비트라인 전압을 상대적으로 높게 설정하고, 해당 페이지의 프로그램 순서가 늦을수록 비트라인 전압을 상대적으로 낮게 설정할 수 있다.
예를 들어 선택된 메모리 블록에 포함된 복수의 페이지들 중 첫 번째 페이지의 프로그램 동작 중 프로그램 검증 동작 시 제어 로직(140)은 비트라인들(BL1 내지 BLm)에 제1 비트라인 전압을 인가하고, 두 번째 페이지의 프로그램 동작 중 프로그램 검증 동작 시에는 비트라인들(BL1 내지 BLm)에 제1 비트라인 전압보다 낮은 전위 레벨을 가지는 제2 비트라인 전압을 인가하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한, 세 번째 페이지의 프로그램 동작 중 프로그램 검증 동작 시 제어 로직(140)은 비트라인들(BL1 내지 BLm)에 제2 비트라인 전압보다 낮은 전위 레벨을 가지는 제3 비트라인 전압을 인가하도록 읽기 및 쓰기 회로(130)를 제어한다. 즉, 제어 로직(140)은 선택된 메모리 블록에 포함된 복수의 페이지들을 순차적으로 선택하여 프로그램 동작을 수행하도록 주변 회로(160)를 제어하되, 페이지들의 프로그램 순서에 따라 점차 하강하는 비트라인 전압을 프로그램 검증 동작 시 비트라인들에 인가하여 프로그램 동작을 수행하도록 주변 회로(160)를 제어한다.
도 2는 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 2를 참조하면, 3차원으로 구성된 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 다수의 메모리 셀들을 포함할 수 있다. 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구성은 후술하는 도 3 내지 도 5를 통해 구체적으로 설명한다.
도 3은 도 2에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 5는 도 3에 도시된 페이지를 설명하기 위한 회로도이다.
도 3 내지 도 5를 참조하면, 각 메모리 스트링(ST)은 비트라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트라인(BL1)과 소스 라인(SL) 사이에 연결된 메모리 스트링(ST)을 예를 들어 설명하면 다음과 같다.
메모리 스트링(ST)은 소스 라인(SL)과 제1 비트라인(SL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~F8) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 본 발명의 실시 예에서는 설명의 편의를 위해 8개의 메모리 셀들(F1~F8)만을 도시하였으나, 메모리 셀들의 개수는 이에 한정되는 것은 아니며 이보다 더 많은 메모리 셀들이 메모리 스트링(ST)에 포함되도록 구성될 수 있다.
서로 다른 비트라인들(BL1~BLm)에 연결된 서로 다른 메모리 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.
메모리 셀들(F1~F8)의 게이트들은 워드 라인들(WL1~WL8)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.
드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 메모리 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 메모리 스트링들(ST)은 비선택될 수 있다.
하나의 드레인 선택 라인(예를 들어 DLS0)에 대응하는 복수의 메모리 스트링들(ST)에 포함된 메모리 셀들 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지(Page)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트라인(BL1) 내지 제m 비트라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드 라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(Page)라 한다. 예를 들면, 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(Page)를 이룰 수 있다. 제1 워드 라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다.
예를 들어, 본 발명의 실시 예에서는 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 드레인 선택 라인(DSL0)에 대응하는 메모리 스트링에 포함되는 메모리 셀들을 제1 페이지(Page 0), 드레인 선택 라인(DSL1)에 대응하는 메모리 스트링에 포함되는 메모리 셀들을 제2 페이지(Page 1), 드레인 선택 라인(DSL2)에 대응하는 메모리 스트링에 포함되는 메모리 셀들을 제3 페이지(Page 2), 및 드레인 선택 라인(DSL3)에 대응하는 메모리 스트링에 포함되는 메모리 셀들을 제4 페이지(Page 3)로 정의한다. 또한 제2 워드 라인(WL2)에 연결된 제2 메모리 셀들(F2) 중에서 드레인 선택 라인(DSL0)에 대응하는 메모리 스트링에 포함되는 메모리 셀들을 제5 페이지(Page 4), 드레인 선택 라인(DSL1)에 대응하는 메모리 스트링에 포함되는 메모리 셀들을 제6 페이지(Page 5), 드레인 선택 라인(DSL2)에 대응하는 메모리 스트링에 포함되는 메모리 셀들을 제7 페이지(Page 6), 및 드레인 선택 라인(DSL3)에 대응하는 메모리 스트링에 포함되는 메모리 셀들을 제8 페이지(Page 7)로 정의한다.
드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드 라인(WL1)이 선택된 워드 라인인 경우, 제1 워드 라인(WL1)에 연결된 다수의 페이지들(Page0~Page3) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 제1 페이지(Page0)가 선택된 페이지가 된다. 제1 워드 라인(WL1)에 공통으로 연결되지만, 비선택된 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들(Page1~Page3)은 비선택된 페이지들이 된다.
본 발명의 실시 예에서는 프로그램 동작 시 선택된 메모리 블록에 포함된 복수의 페이지들을 순차적으로 선택하여 프로그램 동작을 수행할 수 있다. 예를 들어 제1 워드 라인(WL1)에 대응하는 제1 내지 제4 페이지들(Page0, Page1, Page2, Page3)의 프로그램 동작을 수행하고 이 후, 제2 워드 라인(WL2)에 대응하는 제5 내지 제8 페이지들(Page4, Page5, Page6, Page7)의 프로그램 동작을 수행한다. 이 후 다음 워드 라인(예를 들어 WL3)에 대응하는 페이지들의 프로그램 동작을 수행한다. 즉, 소스 라인(SL)과 인접한 페이지들에서 부터 비트라인(예를 들어 BL1)과 인접한 페이지들까지 순서대로 선택하여 프로그램 동작을 수행할 수 있다. 이를 노멀 프로그램 순서로 정의할 수 있다. 즉 노멀 프로그램 순서는 소스 라인(SL)과 인접한 제1 워드 라인(WL1)에 대응하는 다수의 페이지들(Page0~Page3)에 대한 프로그램 동작을 수행하고, 다음 워드 라인인 제2 워드 라인(WL2)에 대응하는 다수의 페이지들(Page4~Page7)에 대한 프로그램 동작을 수행한다. 이와 같이 나머지 워드 라인들(WL3~WL8)에 각각 대응하는 다수의 페이지들을 워드 라인 순서대로 순차적으로 프로그램한다. 즉, 소스 라인과 비트라인들 사이에 배치된 첫 번째 워드 라인(WL1)에서부터 마지막 워드 라인(WL8)까지 워드 라인 순서대로 각 워드 라인들에 대응하는 페이지들의 프로그램 동작을 순차적으로 수행한다.
반면, 노멀 프로그램 순서와 반대로 비트라인(예를 들어 BL1)과 인접한 페이지들부터 소스 라인(SL)과 인접한 페이지들까지 순서대로 선택하여 프로그램 동작을 수행할 수 있다. 이를 리버스 프로그램 순서로 정의할 수 있다. 예를 들어 예를 들어 제8 워드 라인(WL8)에 대응하는 제29 내지 제32 페이지들(Page28, Page29, Page30, Page31)의 프로그램 동작을 수행하고 이 후, 제7 워드 라인(WL7)에 대응하는 제25 내지 제28 페이지들(Page24, Page25, Page26, Page27)의 프로그램 동작을 수행한다. 이 후 다음 워드 라인(예를 들어 WL6)에 대응하는 페이지들의 프로그램 동작을 수행한다. 즉, 리버스 프로그램 순서는 소스 라인과 비트라인들 사이에 배치된 다수의 워드 라인들(WL1~WL8) 중 비트라인과 가장 인접한 워드 라인(WL8)에서부터 가장 멀리 떨어진 워드 라인(WL1)까지 워드 라인 순서대로 각 워드 라인들에 대응하는 페이지들의 프로그램 동작을 순차적으로 수행한다.
동일 워드 라인에 대응하는 다수의 페이지들은 순차적으로 선택하여 프로그램 동작을 수행할 수 있다. 예를 들어 제1 워드 라인(WL1)에 연결된 다수의 페이지들(Page0, Page1, Page2, Page3)은 제1 페이지(Page0)의 프로그램 동작, 제2 페이지(Page1)의 프로그램 동작, 제3 페이지(Page2)의 프로그램 동작, 제4 페이지(Page3)의 프로그램 동작을 순차적으로 수행할 수 있다. 동일 워드 라인에 대응하는 다수의 페이지들의 각 프로그램 검증 동작 시 비트라인들에 인가되는 비트라인 전압은 동일한 전위 레벨을 가질 수 있다.
도면에서는 하나의 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 메모리 장치에 따라 하나의 스트링(ST) 내에 다수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~F8) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~F8) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성을 개선하기 위해 사용될 수 있다. 다만, 더미 셀들은 본 실시예에서는 중요한 구성이 아니므로 구체적인 설명은 생략하도록 한다.
도 6은 도 1의 제어 로직을 설명하기 위한 도면이다.
도 6을 참조하면, 제어 로직(140)은 롬(ROM; 141), 전압 생성 제어 회로(142), 어드레스 디코더 제어 회로(143), 및 페이지 버퍼 제어 회로(144)를 포함하여 구성될 수 있다.
롬(141)은 메모리 장치의 제반 동작을 수행하기 위한 알고리즘이 저장되어 있으며, 외부에서 예를 들어 메모리 장치와 연결된 호스트(Host)로부터 입력되는 커맨드(CMD)에 응답하여 다수의 내부 제어 신호들(int_CS1 내지 int_CS4)을 생성한다.
전압 생성 제어 회로(142)는 선택 라인 전압 제어 회로(142A) 및 워드 라인 전압 제어 회로(142B)를 포함한다. 선택 라인 전압 제어 회로(142A)는 내부 제어 신호(int_CS1)에 응답하여 메모리 장치의 프로그램 동작시 선택된 메모리 블럭에 인가되는 선택 라인 전압들을 생성하도록 도 1의 전압 생성 회로(150)를 제어하기 위한 제1 전압 생성 회로 제어 신호들(VG_signals 1)을 생성한다. 워드 라인 전압 제어 회로(142A)는 내부 제어 신호(int_CS2)에 응답하여 메모리 장치의 프로그램 동작시 선택된 메모리 블럭에 인가되는 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 프로그램 검증 전압(Vverify)을 생성하도록 도 1의 전압 생성 회로(150)를 제어하기 위한 제2 전압 생성 회로 제어 신호들(VG_signals 2)을 생성한다.
어드레스 디코더 제어 회로(143)는 내부 제어 신호(int_CS3)에 응답하여 메모리 장치의 제반 동작시 도 1의 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals)을 출력한다.
페이지 버퍼 제어 회로(144)는 내부 제어 신호(int_CS4)에 응답하여 메모리 장치의 제반 동작시 도 1의 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals)을 출력한다. 읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 비트라인들에 인가되는 비트라인 전압의 전위 레벨을 조절하여 인가할 수 있다.
본 발명의 실시 예에 따른 제어 로직(140)은 프로그램 동작 시 선택된 메모리 블록에 포함된 복수의 페이지들을 프로그램 순서에 따라 순차적으로 선택하여 프로그램 동작을 수행하도록 도 1의 주변 회로(160)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)을 생성하여 출력한다. 프로그램 순서는 소스 라인과 인접한 페이지들부터 비트라인과 인접한 페이지들까지 순차적으로 선택하는 노멀 프로그램 순서 또는 비트라인과 인접한 페이지들부터 소스 라인과 인접한 페이지들까지 순차적으로 선택하는 리버스 프로그램 순서일 수 있다.
또한 제어 로직(140)은 프로그램 검증 동작 시 프로그램 순서에 따라 비트라인들에 인가되는 비트라인 전압이 가변되도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 예를 들어 프로그램 순서가 점차 진행될수록 프로그램 검증 동작 시 비트라인에 인가되는 비트라인 전압이 점차 하강되도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 프로그램 동작 중 프로그램 검증 동작 시 비트라인에 인가되는 비트라인 전압을 설명하기 위한 전압 그래프이다.
도 1 내지 도 8을 참조하여 본 발명의 실시 예에 따른 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
외부 장치로부터 프로그램 동작에 대응하는 커맨드(CMD)와 프로그램 동작을 수행할 메모리 셀들에 대응하는 어드레스(ADDR)가 메모리 장치(100)로 수신된다(S710). 또한 외부 장치로부터 프로그램할 데이터(DATA)도 메모리 장치(100)로 수신된다.
메모리 장치(100)는 수신된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)에 포함된 다수의 메모리 블록들(BLK1~BLKz; 110) 중 하나를 선택하고, 선택된 메모리 블록(예를 들어 BLK1)의 프로그램 순서를 노멀 프로그램 순서 또는 리버스 프로그램 순서로 설정한다. 본 발명의 실시 예에서는 노멀 프로그램 순서에 따라 프로그램 동작을 수행하는 것으로 설명한다.
메모리 장치(100)의 제어 로직(140)은 설정된 노멀 프로그램 순서에 기초하여 선택된 메모리 블록(BLK1)에 포함된 복수의 페이지들(Page0~Page31) 각각의 비트라인 전압을 설정한다(S720). 비트라인 전압은 프로그램 검증 동작 시 선택된 메모리 블록(BLK1)의 비트라인들(BL1~BLm)에 인가되는 전압이다. 예를 들어 제어 로직(140)은 노멀 프로그램 순서에 기초하여 선택된 페이지의 프로그램 순서가 빠를수록 비트라인 전압을 높게 설정하고 프로그램 순서가 느릴수록 비트라인 전압을 낮게 설정할 수 있으며, 동일한 워드 라인에 연결된 페이지들은 동일한 비트라인 전압으로 설정할 수 있다.
도 8을 참조하면, 노멀 프로그램 순서에서 첫 번째로 프로그램되는 제1 워드 라인(WL1)에 연결된 페이지들(Page0~Page3)은 1V의 비트라인 전압(BL Bias)으로 설정되고, 두 번째로 프로그램되는 제2 워드 라인(WL2)에 연결된 페이지들(Page4~Page7)은 0.9V의 비트라인 전압(BL Bias)으로 설정된다. 이와 같이 프로그램 순서에 따라 각 워드 라인들이 프로그램 순서가 앞선 워드 라인의 비트라인 전압(BL Bias)보다 0.1V의 전압 차이를 가지는 비트라인 전압(BL Bias)으로 설정될 수 있다.
제어 로직(140)은 주변 회로(160)를 제어하여 선택된 메모리 블록(BLK1)의 선택된 페이지의 프로그램 전압 인가 동작을 수행한다(S730).
읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 수신된 데이터(DATA)를 임시 저장하고, 수신된 데이터(DATA)에 따라 대응하는 비트라인들(BL1 내지 BLm)에 프로그램 금지 전압(Vcc) 또는 프로그램 허용 전압을 인가한다.
전압 생성 회로(150)는 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 메모리 셀 어레이(110)의 다수의 메모리 셀들에 인가한다. 즉, 선택된 페이지(Page)에 연결된 워드 라인(예를 들어 WL1)에 프로그램 전압(Vpgm)을 인가하고, 나머지 워드 라인들(WL2~WL8)에 패스 전압(Vpass)을 인가한다.
이 후, 프로그램 검증 동작을 수행하여 선택된 페이지의 프로그램 동작에 대해 프로그램 패스/페일을 판단한다(S740).
프로그램 검증 동작 시 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 선택된 페이지에 대응하는 설정된 비트라인 전압을 비트라인들(BL1~BLm)에 인가한다. 예를 들어 선택된 페이지가 제1 워드 라인(WL1)에 연결된 다수의 페이지들(Page0 내지 Page3) 중 어느 하나일 경우 도 8과 같이 비트라인 전압은 1V로 설정되며, 프로그램 검증 동작 시 1V의 비트라인 전압이 비트라인들(BL1 내지 BLm)에 인가된다. 이 후, 전압 생성 회로(150)는 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)에 응답하여 프로그램 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성하여 출력한다. 어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 프로그램 검증 전압(Vverify)을 선택된 페이지(Page)에 연결된 워드 라인(예를 들어 WL1)에 프로그램 검증 전압(Vverify)을 인가하고, 나머지 워드 라인들(WL2~WL8)에 패스 전압(Vpass)을 인가한다. 읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하고, 센싱 결과에 따라 프로그램 패스 또는 페일을 판단한다.
프로그램 검증 결과(S740) 선택된 페이지의 프로그램 동작이 페일로 판단될 경우(페일), 제어 로직(140)은 프로그램 전압(Vpgm)을 이전 프로그램 동작 시 사용된 프로그램 전압보다 스텝 전압만큼 상승시켜 설정하고(S750). 상술한 S730 단계부터 재 수행하도록 주변 회로(160)를 제어한다.
프로그램 검증 결과(S740) 선택된 페이지의 프로그램 동작이 패스로 판단될 경우(패스), 제어 로직(140)은 현재 선택된 페이지가 프로그램 동작을 수행할 마지막 페이지인지 확인한다(S760).
현재 선택된 페이지가 마지막 페이지라고 판단될 경우(예) 프로그램 동작을 종료하고, 현재 선택된 페이지가 마지막 페이지가 아니라고 판단될 경우 다음 페이지를 선택한다(S770).
앞선 단계에서 다음 페이지를 선택한 경우, 제어 로직(140)은 상술한 단계 S730부터 재 수행하도록 주변 회로(160)를 제어하되, 프로그램 검증 동작 시 선택된 다음 페이지에 대응하는 비트라인 전압을 이용하도록 주변 회로(160)를 제어한다.
메모리 장치의 프로그램 동작 시 프로그램 순서에 따라 선택된 페이지에 포함된 메모리 셀들의 드레인과 소스는 서로 상이한 저항치를 가질 수 있다. 예를 들어 프로그램 동작 시 선택된 페이지에 포함된 메모리 셀과 소스 라인(SL) 사이에 배치된 메모리 셀들은 프로그램 동작이 진행된 메모리 셀들이고, 선택된 메모리 셀과 비트라인들(BL1~BLm) 사이에 배치된 메모리 셀들은 프로그램 동작이 진행되지 않은 소거 상태의 메모리 셀들이므로 선택된 페이지에 포함된 메모리 셀들의 드레인 저항치와 소스 저항치는 상이할 수 있다. 또한 이는 프로그램 순서에 따라 선택된 페이지의 드레인 저항치와 소스 저항치가 변화될 수 있다. 즉, 프로그램 순서가 빠를수록(앞) 선택된 메모리 셀과 소스 라인(SL) 사이의 프로그램된 메모리 셀들의 수가 감소하고, 프로그램 순서가 느릴수록(뒤) 선택된 메모리 셀과 소스 라인(SL) 사이의 프로그램된 메모리 셀들의 수가 증가하게 되며, 이에 따라 각 페이지의 프로그램 순서에 따라 프로그램 동작시 선택된 메모리 셀들의 소스 및 드레인 저항치가 변경되며 이에 따라 각 페이지들의 문턱 전압 분포가 불균일하게 형성될 수 있다.
본 발명의 실시 예에서는 프로그램 동작 중 프로그램 검증 동작 시 선택된 페이지의 프로그램 순서에 따라 비트라인들에 인가되는 비트라인 전압을 가변시켜 인가할 수 있다. 이로 인하여 프로그램 순서에 따라 선택된 페이지에 포함된 메모리 셀들의 드레인과 소스 저항치가 변화되어 프로그램 검증 동작 시 채널 커런트가 변화되는 것을 보상할 수 있다. 따라서 프로그램 동작 시 메모리 셀들의 문턱 전압 분포가 균일하게 형성될 수 있어 프로그램 동작의 신뢰성이 개선될 수 있다.
앞선 설명에서는 프로그램 동작을 노멀 프로그램 순서에 따라 동작하는 것을 일 예로 설명하였으나, 비트 라인과 인접한 페이지들부터 소스 라인과 인접한 페이지들까지 순서대로 선택하여 프로그램 동작을 수행하는 리버스 프로그램 순서에 따라 프로그램 동작을 수행할 수 있다. 리버스 프로그램 순서에 따른 프로그램 동작 시에도 선택된 페이지의 프로그램 순서에 따라 비트 라인들에 인가되는 비트 라인 전압을 가변시켜 인가할 수 있다. 예를 들어 프로그램 순서가 빠를수록 즉, 비트라인과 인접한 페이지일수록 프로그램 검증 동작 시 비트라인에 인가되는 비트라인 전압을 상승시켜 설정하고, 프로그램 순서가 늦을수록 즉, 소스 라인과 인접한 페이지일수록 비트라인 전압을 하강시켜 설정할 수 있다.
메모리 장치는 앞서 설명한 노멀 프로그램 순서 및 리버스 프로그램 순서 외에도 다른 방식의 프로그램 순서들에 따라 프로그램 동작을 수행할 수 있다.
예를 들어 소스 라인과 비트 라인 사이에 직렬 연결된 메모리 셀들 중 스트링의 중간 영역에 배치된 메모리 셀부터 제1 방향(예를 들어 비트 라인 방향) 순으로 1차 프로그램한 후, 나머지 메모리 셀들을 제2 방향(예를 들어 소스 라인 방향) 순으로 2차 프로그램할 수 있다. 또는 소스 라인과 비트 라인 사이에 직렬 연결된 메모리 셀들 중 스트링의 중간 영역에 배치된 메모리 셀부터 제2 방향(예를 들어 소스 라인 방향) 순으로 1차 프로그램한 후, 나머지 메모리 셀들을 제1 방향(예를 들어 비트 라인 방향) 순으로 2차 프로그램할 수 있다. 또는 비트 라인과 인접한 메모리 셀들부터 스트링의 중간 영역에 배치된 메모리 셀까지 순차적으로 1차 프로그램한 후, 소스 라인과 인접한 메모리 셀들부터 스트링의 중간 영역에 배치된 메모리 셀까지 순차적으로 2차 프로그램할 수 있다. 또는 소스 라인과 인접한 메모리 셀들부터 스트링의 중간 영역에 배치된 메모리 셀까지 순차적으로 1차 프로그램한 후, 비트 라인과 인접한 메모리 셀들부터 스트링의 중간 영역에 배치된 메모리 셀까지 순차적으로 2차 프로그램할 수 있다.
또한 스트링에 포함된 복수의 메모리 셀들을 적어도 2 개 이상의 그룹으로 구분하고, 각 그룹별로 순차적 또는 교차적으로 프로그램할 수 있다. 예를 들어 복수의 메모리 셀들을 소스 라인과 인접한 제1 그룹과 비트 라인과 인접한 제2 그룹으로 구분하며, 제1 그룹 및 제2 그룹을 순차적으로 프로그램하거나, 제1 그룹 및 제2 그룹에 포함된 메모리 셀들을 교차적으로 선택하여 프로그램할 수 있다.
상술한 다양한 프로그램 순서에 기초한 프로그램 동작 시에도 본 발명에서는 프로그램 순서에 기초하여 프로그램 검증 동작 시 비트라인에 인가되는 비트라인 전압을 가변시켜 인가함으로써, 프로그램 순서에 따라 선택된 페이지에 포함된 메모리 셀들의 드레인과 소스 저항치가 변화되어 프로그램 검증 동작 시 채널 커런트가 변화되는 것을 보상할 수 있다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 11는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로

Claims (20)

  1. 복수의 워드 라인들 각각에 대응하는 복수의 페이지들을 포함하는 메모리 셀 블록;
    상기 복수의 페이지들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 주변 회로를 제어하여 상기 프로그램 동작을 수행하되, 상기 복수의 페이지들 각각의 프로그램 순서에 따라 상기 프로그램 동작 중 프로그램 검증 동작 시 상기 메모리 셀 블록의 비트라인들에 인가되는 비트라인 전압을 가변시켜 설정하는 제어 로직을 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 복수의 페이지들을 순차적으로 선택하여 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은 상기 소스 라인과 인접한 순서대로 각 워드 라인들에 대응하는 페이지들을 순차적으로 프로그램하는 노멀 프로그램 순서에 기초하여 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 로직은 상기 비트라인과 인접한 순서대로 각 워드 라인들에 대응하는 페이지들을 순차적으로 프로그램하는 리버스 프로그램 순서에 기초하여 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 로직은 상기 복수의 페이지들을 복수의 그룹으로 구분하고, 상기 복수의 그룹을 순차적으로 선택하여 상기 프로그램 동작을 수행하거나, 상기 복수의 그룹 각각에 포함된 페이지들을 교차적으로 선택하여 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 순서가 빠를수록 상기 비트라인 전압을 상승시켜 설정하고, 상기 프로그램 순서가 늦을수록 상기 비트라인 전압을 하강시켜 설정하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 비트라인 전압은 상기 프로그램 순서에 따라 점진적으로 하강하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 주변 회로는 상기 프로그램 검증 동작 시 상기 복수의 워드 라인들 중 선택된 워드 라인에 검증 전압을 인가하기 이전에 상기 비트라인들에 상기 설정된 비트라인 전압을 인가하는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 복수의 워드 라인들 각각은 적어도 하나 이상의 페이지들이 대응하며,
    상기 주변 회로는 상기 적어도 하나 이상의 페이지들의 상기 프로그램 동작 시 동일한 전위를 가지는 상기 비트라인 전압을 상기 비트라인들에 인가하는 메모리 장치.
  10. 소스 라인과 비트라인들 사이에 순차적으로 배치된 복수의 워드 라인들 각각에 대응하는 복수의 페이지들을 포함하는 메모리 셀 블록;
    상기 복수의 페이지들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 주변 회로를 제어하여 상기 프로그램 동작을 수행하되, 상기 복수의 페이지들 각각의 프로그램 순서에 따라 상기 프로그램 동작 중 프로그램 검증 동작 시 상기 메모리 셀 블록의 상기 비트라인들에 인가되는 비트라인 전압을 점진적으로 하향시켜 설정하는 제어 로직을 포함하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 로직은 상기 복수의 페이지들을 상기 프로그램 순서에 따라 순차적으로 선택하여 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 프로그램 순서는 상기 소스 라인과 인접한 순서대로 각 워드 라인들에 대응하는 페이지들을 순차적으로 프로그램하는 노멀 프로그램 순서인 메모리 장치.
  13. 제 11 항에 있어서,
    상기 프로그램 순서는 상기 비트라인과 인접한 순서대로 각 워드 라인들에 대응하는 페이지들을 순차적으로 프로그램하는 리버스 프로그램 순서인 메모리 장치.
  14. 제 10 항에 있어서,
    상기 주변 회로는 상기 프로그램 검증 동작 시 상기 복수의 워드 라인들 중 선택된 워드 라인에 검증 전압을 인가하기 이전에 상기 비트라인들에 상기 설정된 비트라인 전압을 인가하는 메모리 장치.
  15. 제 10 항에 있어서,
    상기 복수의 워드 라인들 각각은 적어도 하나 이상의 페이지들이 대응하며,
    상기 주변 회로는 상기 적어도 하나 이상의 페이지들의 상기 프로그램 검증 동작 시 동일한 전위를 가지는 상기 비트라인 전압을 상기 비트라인들 중 선택된 비트라인들에 인가하는 메모리 장치.
  16. 복수의 워드 라인들 각각에 대응되는 복수의 페이지들을 포함하는 메모리 블록이 제공되는 단계;
    상기 복수의 페이지들 각각의 비트라인 전압을 설정하되, 상기 복수의 페이지들 각각의 프로그램 순서에 따라 상기 비트라인 전압이 서로 상이하도록 설정하는 단계; 및
    상기 복수의 페이지들을 순차적으로 선택하여 프로그램 동작을 수행하되, 상기 프로그램 동작 중 프로그램 검증 동작 시 설정된 상기 비트라인 전압을 상기 메모리 블록의 비트라인들에 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 비트라인 전압을 설정하는 단계는 해당 페이지의 상기 프로그램 순서가 빠를수록 상기 비트라인 전압을 상대적으로 높게 설정하고, 상기 해당 페이지의 상기 프로그램 순서가 늦을수록 상기 비트라인 전압을 상대적으로 낮게 설정하는 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 프로그램 순서는 소스 라인과 인접한 순서대로 각 워드 라인들에 대응하는 페이지들을 순차적으로 프로그램하는 노멀 프로그램 순서인 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 프로그램 순서는 비트라인들과 인접한 순서대로 각 워드 라인들에 대응하는 페이지들을 순차적으로 프로그램하는 리버스 프로그램 순서인 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 복수의 워드 라인들 각각은 적어도 하나 이상의 페이지들이 대응하며,
    상기 적어도 하나 이상의 페이지들은 동일한 상기 비트라인 전압이 대응되도록 설정하는 메모리 장치의 동작 방법.
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