CN112309471A - 存储器装置以及操作该存储器装置的方法 - Google Patents

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Abstract

存储器装置以及操作该存储器装置的方法。根据实施方式的存储器装置包括：包括多个页的存储器单元块，各个页与多条字线中的字线对应；外围电路，其被配置为对所述多个页执行编程操作；以及控制逻辑，其被配置为控制外围电路执行编程操作。控制逻辑根据所述多个页中的每一页的编程次序来改变和设定在编程操作的编程验证操作期间施加到存储器单元块的位线的位线电压。

Description

存储器装置以及操作该存储器装置的方法
技术领域
各种实施方式总体上涉及电子装置，更具体地，涉及一种存储器装置以及操作该存储器装置的方法。
背景技术
半导体装置(具体地，存储器装置)可被分类为易失性存储器装置或非易失性存储器装置。
非易失性存储器装置可具有相对低的写和读速度，但可在没有供应电力的情况下保持所存储的数据。因此，当需要存储不管电力供应如何均应该保持的数据时，可使用非易失性存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存可被分类为NOR型存储器和NAND型存储器。
在这些非易失性存储器装置当中，闪存可同时具有数据可自由地编程和擦除的RAM的优点以及即使没有电力也可保持存储在其中的数据的ROM的优点。闪存已广泛用作诸如数字相机、个人数字助理(PDA)和MP3播放器的便携式电子装置的存储介质。
闪存装置可被分类为存储器串水平地形成在半导体基板上的二维半导体装置，或者存储器串垂直地形成在半导体基板上的三维半导体装置。
三维半导体装置被设计为克服二维半导体装置的集成极限，并且包括垂直地形成在半导体基板上的多个存储器串。各个存储器串可包括串联联接在位线和源极线之间的漏极选择晶体管、存储器单元和源极选择晶体管。
发明内容
各种实施方式提供了一种能够在编程操作期间改进存储器单元的阈值电压分布的存储器装置以及操作该存储器装置的方法。
根据实施方式，一种存储器装置可包括存储器单元块，该存储器单元块包括多个页，其中，多个页中的每一页对应于多条字线中的一条字线。存储器装置还可包括：外围电路，其被配置为对多个页执行编程操作；以及控制逻辑，其被配置为控制外围电路执行编程操作。控制逻辑可根据多个页中的每一页的编程次序来改变和设定在编程操作的编程验证操作期间施加到存储器单元块的位线的位线电压。
根据实施方式，一种存储器装置可包括存储器单元块，该存储器单元块包括多个页，其中，多个页中的每一页对应于依次设置在源极线和位线之间的多条字线中的字线。存储器装置还可包括：外围电路，其被配置为对多个页执行编程操作；以及控制逻辑，其被配置为控制外围电路执行编程操作。控制逻辑可根据多个页中的每一页的编程次序来逐渐减小和设定在编程操作的编程验证操作期间施加到存储器单元块的位线的位线电压。
根据实施方式，一种操作存储器装置的方法可包括提供包括多个页的存储块，其中，多个页中的每一页对应于多条字线中的字线。该方法还可包括以下步骤：根据多个页中的每一页的编程次序来为多个页中的每一页设定不同的位线电压；以及通过依次选择多个页来执行编程操作，其中，设定的位线电压在编程操作的编程验证操作期间施加到存储块的位线。
附图说明
图1是示出根据实施方式的存储器装置的框图。
图2是示出三维结构的存储块的图。
图3是示出图2所示的存储块之一的详细电路图。
图4是示出图3所示的存储器串的电路图。
图5是示出图3所示的页的电路图。
图6是示出图1所示的控制逻辑的图。
图7是示出根据实施方式的存储器装置的编程操作的流程图。
图8是示出根据实施方式的在存储器装置的编程操作的编程验证操作期间施加到位线的位线电压的电压图。
图9是示出包括图1的存储器装置的存储器系统的图。
图10是示出存储器系统的另一实施方式的图。
图11是示出存储器系统的另一实施方式的图。
图12是示出存储器系统的另一实施方式的图。
具体实施方式
以下，仅示出根据本说明书中所公开的概念的实施方式的示例的具体结构或功能描述以描述根据所述概念的实施方式的示例，根据所述概念的实施方式的示例可通过各种形式实现，但是描述不限于本说明书中所描述的实施方式的示例。
可对根据所述概念的实施方式的示例应用各种修改和改变，以使得实施方式的示例将在附图中示出并在说明书中描述。然而，根据本公开的概念的实施方式不应被解释为限于指定的公开，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代。
尽管可使用诸如“第一”和“第二”的术语来描述各种组件，但这些组件不应被理解为限于上述术语。上述术语用于将一个组件与其它组件相区分，例如，在不脱离根据本公开的概念的范围的情况下，第一组件可被称为第二组件，并且类似地，第二组件可被称为第一组件。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，诸如“在～之间”、“紧接在～之间”或“与～相邻”和“与～直接相邻”的描述组件之间的关系的其它表达可类似地解释。
本申请中所使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非上下文清楚地另外指示，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在特征、数量、步骤、操作、组件、部件或说明书中所描述的那些的组合，但不预先排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。通常使用的词典中定义的术语应该被解释为具有在相关领域的上下文中解释的相同含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于形式的含义。
在一些实施方式中，未详细描述熟知工艺、装置结构和技术以避免本教导的歧义。这旨在通过省略不必要的描述来更清楚地公开本公开的主旨。
以下，参照附图详细描述本公开的实施方式以便本领域技术人员能够容易地实现本公开的技术精神。
图1是示出根据实施方式的存储器装置100的框图。
参照图1，存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压生成电路150。地址解码器120、读写电路130和电压生成电路150可被定义为外围电路160，其被配置为对存储器单元阵列110执行读操作。
存储器单元阵列110可包括多个存储块BLK1至BLKz，也称为存储器单元块。多个存储块BLK1至BLKz可通过字线WL联接到地址解码器120。存储块BLK1至BLKz可通过位线BL1至BLm联接到读写电路130。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中联接到单条字线的存储器单元可被定义为单个页。因此，存储器单元阵列110可包括多个页。
存储器单元阵列110的存储块BLK1至BLKz中的每一个可包括多个存储器串。多个存储器串中的每一个可包括串联联接在位线与源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。存储器单元阵列110在下面详细描述。
地址解码器120可通过字线WL联接到存储器单元阵列110。地址解码器120可被配置为响应于控制逻辑140中生成的地址解码器控制信号AD_signals来操作。地址解码器120可通过存储器装置100中的输入/输出缓冲器(未示出)接收地址ADDR。
地址解码器120可将所接收的地址ADDR当中的行地址解码，并在编程操作期间根据解码的行地址将包括电压生成电路150中生成的编程电压Vpgm、通过电压Vpass和编程验证电压Vverify的多个操作电压施加到存储器单元阵列110的多个存储器单元。
地址解码器120可被配置为将在编程操作期间接收的地址ADDR当中的列地址解码。地址解码器120可将解码的列地址Yi传送到读写电路130。
在编程操作期间接收的地址ADDR可包括块地址、行地址和列地址。地址解码器120可根据块地址和行地址选择一个存储块和一条字线。列地址可由地址解码器120解码并提供给读写电路130。
地址解码器120可包括块解码器、行解码器、列解码器和地址缓冲器。
读写电路130可包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm可通过位线BL1至BLm联接到存储器单元阵列110。多个页缓冲器PB1至PBm中的每一个可在编程操作的编程电压施加操作期间根据要编程的数据选择编程禁止电压或编程允许电压之一并将其施加到位线BL1至BLm。另外，多个页缓冲器PB1至PBm中的每一个可在编程电压施加操作之后执行的编程验证操作期间将设定的位线电压施加到位线BL1至BLm，然后可感测位线BL1至BLm的电位电平或电流量以执行编程验证操作。位线电压可根据包括在所选存储块中的多个页的编程次序而变化。例如，与多个页当中较早编程的页对应的位线电压可被设定为具有比与多个页当中较晚编程的页对应的位线电压高的电平。例如，当多个页被依次编程时，位线电压可被设定为逐渐减小。
读写电路130可响应于从控制逻辑140输出的页缓冲器控制信号PB_signals而操作。
根据一些实施方式，读写电路130可包括页缓冲器(或页寄存器)和列选择电路。
控制逻辑140可联接到地址解码器120、读写电路130和电压生成电路150。控制逻辑140可通过存储器装置100的输入/输出缓冲器(未示出)接收命令CMD。控制逻辑140可被配置为响应于命令CMD来控制存储器装置100的一般操作。例如，控制逻辑140可接收与编程操作对应的命令CMD，并且响应于所接收的命令CMD来生成并输出控制地址解码器120的地址解码器控制信号AD_signals、控制读写电路130的页缓冲器控制信号PB_signals以及控制电压生成电路150的电压生成电路控制信号VG_signals 1和VG_signals 2。对于不同的实施方式，控制逻辑140可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法来操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
电压生成电路150可响应于从控制逻辑140输出的电压生成电路控制信号VG_signals 1和VG_signals 2的控制来生成包括编程电压Vpgm、通过电压Vpass和编程验证电压Vverify的多个操作电压，并且可在编程操作期间将所生成的操作电压输出到地址解码器120。
根据实施方式的控制逻辑140可在包括编程电压施加操作和编程验证操作的编程操作期间控制外围电路160对包括在所选存储块中的多个页依次编程。另外，控制逻辑140可控制读写电路130改变和设定在编程操作的编程验证操作期间施加到根据所选页的编程次序选择的位线的位线电压，并且在所选页的编程验证操作期间将设定的位线电压施加到位线。位线电压可被设定为根据编程次序逐渐减小。换言之，当对应页被较早编程时，位线电压可被设定为相对高，当对应页被较晚编程时，位线电压可被设定为相对低。
例如，控制逻辑140可控制读写电路130在包括在所选存储块中的多个页当中的第一页的编程操作的编程验证操作期间将第一位线电压施加到位线BL1至BLm，并且在包括在所选存储块中的多个页当中的第二页的编程操作的编程验证操作期间将具有低于第一位线电压的电位电平的第二位线电压施加到位线BL1至BLm。另外，控制逻辑140可控制读写电路130在包括在所选存储块中的多个页当中的第三页的编程操作的编程验证操作期间将具有低于第二位线电压的电位电平的第三位线电压施加到位线BL1至BLm。换言之，控制逻辑140可控制外围电路160通过依次选择包括在所选存储块中的多个页来执行编程操作，并且通过在编程验证操作期间将根据多个页的编程次序而逐渐减小的位线电压施加到位线来执行编程操作。
图2是示出三维结构的存储块的图。
参照图2，三维结构的存储块BLK1至BLKz可被布置为在位线BL1至BLm延伸的第二方向Y上彼此间隔开。例如，第一存储块BLK1至第z存储块BLKz可被布置为在第二方向Y上彼此间隔开，并且可包括在第三方向Z上层叠的多个存储器单元。参照图3、图4和图5详细描述第一存储块BLK1至第z存储块BLKz之一的配置。
图3是示出图2所示的存储块之一的详细电路图。
图4是示出图3所示的存储器串的电路图。
图5是示出图3所示的页的电路图。
参照图3、图4和图5，各个存储器串ST可联接在位线BL1至BLm与源极线SL之间。下面作为示例描述联接在第一位线BL1与源极线SL之间的存储器串ST。
存储器串ST可包括串联联接在源极线SL与第一位线BL1之间的源极选择晶体管SST、存储器单元F1至F8和漏极选择晶体管DST。为了说明方便，在实施方式中仅示出八个(8)存储器单元F1至F8。然而，存储器单元的数量不限于此，存储器串ST可被配置为包括超过八个存储器单元。
联接到不同位线BL1至BLm的不同存储器串ST中所包括的源极选择晶体管SST的栅极可联接到第一源极选择线SSL0和第二源极选择线SSL1。例如，源极选择晶体管SST当中在第二方向Y上彼此相邻的源极选择晶体管可联接到同一源极选择线。例如，假设源极选择晶体管SST在第二方向Y上依次布置，从第一源极选择晶体管SST布置在第一方向X上并且包括在不同的存储器串ST中的源极选择晶体管SST的栅极以及从第二源极选择晶体管SST布置在第一方向X上并且包括在不同的存储器串ST中的源极选择晶体管SST的栅极可联接到第一源极选择线SSL0。另外，从第三源极选择晶体管SST布置在第一方向X上并且包括在不同的存储器串ST中的源极选择晶体管SST的栅极以及从第四源极选择晶体管SST布置在第一方向X上并且包括在不同的存储器串ST中的源极选择晶体管SST的栅极可联接到第二源极选择线SSL1。
存储器单元F1至F8的栅极可联接到字线WL1至WL8，并且漏极选择晶体管DST的栅极可联接到第一漏极选择线DSL0、第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3之一。
漏极选择晶体管DST当中布置在第一方向X上的晶体管的栅极可共同联接到同一漏极选择线(例如，DSL0)，但是漏极选择晶体管DST当中布置在第二方向Y上的晶体管的栅极可联接到不同的漏极选择线DSL1、DSL2和DSL3。例如，假设漏极选择晶体管DST在第二方向Y上依次布置，从第一漏极选择晶体管DST布置在第一方向X上并且包括在不同的存储器串ST中的漏极选择晶体管DST的栅极可联接到第一漏极选择线DSL0。从联接到第一漏极选择线DSL0的漏极选择晶体管DST布置在第二方向Y上的漏极选择晶体管DST可依次联接到第二漏极选择线DSL1、第三漏极选择线DSL2和第四漏极选择线DSL3。因此，可选择联接到所选漏极选择线的存储器串ST，并且在所选存储块中可能不选择联接到剩余未选漏极选择线的存储器串ST。
与单条漏极选择线(例如，DSL0)对应的多个存储器串ST中所包括的存储器单元当中联接到单条字线的存储器单元可形成单个页Page。页可指物理页。例如，联接到第一位线BL1至第m位线BLm的存储器串ST当中在第一方向X上联接到同一字线的一组存储器单元可指页Page。例如，联接到第一字线WL1的第一存储器单元F1当中布置在第一方向X上的存储器单元可形成单个页Page。共同联接到第一字线WL1的第一存储器单元F1当中布置在第二方向Y上的存储器单元可定义不同的页。
例如，根据实施方式，在联接到第一字线WL1的第一存储器单元F1当中，与漏极选择线DSL0对应的存储器串中所包括的存储器单元可被定义为第一页Page0，与漏极选择线DSL1对应的存储器串中所包括的存储器单元可被定义为第二页Page1，与漏极选择线DSL2对应的存储器串中所包括的存储器单元可被定义为第三页Page2，与漏极选择线DSL3对应的存储器串中所包括的存储器单元可被定义为第四页Page3。另外，在联接到第二字线WL2的第二存储器单元F2当中，与漏极选择线DSL0对应的存储器串中所包括的存储器单元可被定义为第五页Page4，与漏极选择线DSL1对应的存储器串中所包括的存储器单元可被定义为第六页Page5，与漏极选择线DSL2对应的存储器串中所包括的存储器单元可被定义为第七页Page6，与漏极选择线DSL3对应的存储器串中所包括的存储器单元可被定义为第八页Page7。
当漏极选择线DSL0是所选漏极选择线并且第一字线WL1是所选字线时，联接到第一字线WL1的多个页Page0、Page1、Page2和Page3当中联接到第一漏极选择线DSL0的第一页Page0可以是所选页。与第一页Page0共同联接到第一字线WL1，但联接到未选漏极选择线DSL1、DSL2和DSL3的页Page1、Page2和Page3可以是未选页。
根据实施方式，可通过依次选择包括在所选存储块中的多个页来执行编程操作。例如，在执行与第一字线WL1对应的第一页Page0、第二页Page1、第三页Page2和第四页Page3的编程操作之后，可执行与第二字线WL2对应的第五页Page4、第六页Page5、第七页Page6和第八页Page7的编程操作。随后，可执行与下一字线(例如，WL3)对应的页的编程操作。换言之，可通过从与源极线SL相邻的页到与位线(例如，BL1)相邻的页依次选择页来对页执行编程操作。如上所述执行编程操作的次序可被定义为正常编程次序。换言之，根据正常编程次序，在对与源极线SL相邻的第一字线WL1所对应的多个页Page0、Page1、Page2和Page3的编程操作之后，可执行对与下一字线(即，第二字线WL2)对应的多个页Page4、Page5、Page6和Page7的编程操作。类似地，可按字线次序对与其余字线WL3至WL8中的每一个对应的多个页依次编程。换言之，可按从设置在源极线与位线之间的第一字线WL1到最后字线WL8的字线次序依次执行与各条字线对应的页的编程操作。
另选地，可通过按正常编程次序的相反次序从与位线(例如，BL1)相邻的页到与源极线SL相邻的页依次选择页来执行编程操作。如上所述执行编程操作的次序可被定义为反向编程次序。例如，在执行与第八字线WL8对应的第二十九页Page28、第三十页Page29、第三十一页Page30和第三十二页Page31的编程操作之后，可执行与第七字线WL7对应的第二十五页Page24、第二十六页Page25、第二十七页Page26和第二十八页Page27的编程操作。随后，可执行与下一字线(例如，WL6)对应的页的编程操作。换言之，根据反向编程次序，可在设置在源极线与位线之间的多条字线WL1至WL8当中从最靠近位线的字线WL8到最远离位线的字线WL1按字线次序依次执行与各条字线对应的页的编程操作。
可通过依次选择多个页来执行对与同一字线对应的多个页的编程操作。例如，可依次选择联接到第一字线WL1的多个页Page0、Page1、Page2和Page3，使得可依次执行第一页Page0的编程操作、第二页Page1的编程操作、第三页Page2的编程操作和第四页Page3的编程操作。在与同一字线对应的多个页的相应编程验证操作期间施加到位线的位线电压可具有相同的电位电平。
在图3、图4和图5中，示出了一个存储器串ST中包括一个源极选择晶体管SST和一个漏极选择晶体管DST。然而，根据存储器装置，一个存储器串ST中可包括多个源极选择晶体管SST和多个漏极选择晶体管DST。另外，根据存储器装置，在源极选择晶体管SST与存储器单元F1至F8之间和/或在存储器单元F1至F8与漏极选择晶体管DST之间还可包括虚设单元。与一般存储器单元F1至F8不同，虚设单元可能不存储用户数据，而是可用于改进各个存储器串ST的电特性。然而，在此实施方式中虚设单元不是重要的配置，因此省略其详细描述。
图6是示出图1所示的控制逻辑140的图。
参照图6，控制逻辑140可包括只读存储器(ROM)141、电压生成控制电路142、地址解码器控制电路143和页缓冲器控制电路144。
ROM 141可存储算法以执行存储器装置100的一般操作并响应于从外部装置(例如，联接到存储器装置100的主机)输入的命令CMD生成多个内部控制信号int_CS1、int_CS2、int_CS3和int_CS4。
电压生成控制电路142可包括选择线电压控制电路142A和字线电压控制电路142B。在存储器装置100的编程操作期间，选择线电压控制电路142A可响应于内部控制信号int_CS1而生成第一电压生成电路控制信号VG_signals 1以控制图1所示的电压生成电路150生成施加到所选存储块的选择线电压。在存储器装置100的编程操作期间，字线电压控制电路142B可响应于内部控制信号int_CS2而生成第二电压生成电路控制信号VG_signals2以控制图1所示的电压生成电路150生成施加到所选存储块的编程电压Vpgm、通过电压Vpass和编程验证电压Vverify。
在存储器装置100的一般操作期间，地址解码器控制电路143可响应于内部控制信号int_CS3而输出地址解码器控制信号AD_signals以控制图1所示的地址解码器120。
在存储器装置100的一般操作期间，页缓冲器控制电路144可响应于内部控制信号int_CS4而输出页缓冲器控制信号PB_signals以控制图1所示的读写电路130。读写电路130可调节施加到位线的位线电压的电位电平并响应于页缓冲器控制信号PB_signals将所调节的位线电压施加到位线。
根据实施方式的控制逻辑140可生成并输出地址解码器控制信号AD_signals、页缓冲器控制信号PB_signals以及电压生成电路控制信号VG_signals 1和VG_signals 2以控制图1所示的外围电路160通过根据编程次序依次选择包括在所选存储块中的多个页来执行编程操作。编程次序可以是从与源极线相邻的页到与位线相邻的页依次选择页的正常编程次序，或者从与位线相邻的页到与源极线相邻的页依次选择页的反向编程次序。
另外，在编程验证操作期间，控制逻辑140可控制读写电路130根据编程次序改变施加到位线的位线电压。例如，可控制读写电路130，使得当沿着编程次序进行编程操作时在编程验证操作期间施加到位线的位线电压逐渐减小。
图7是示出根据实施方式的存储器装置的编程操作的流程图。
图8是示出根据实施方式的在存储器装置的编程操作的编程验证操作期间施加到位线的位线电压的电压图。
下面参照图1至图8描述根据实施方式的存储器装置的编程操作。
存储器装置100可从外部装置接收(S710)与编程操作对应的命令CMD以及与执行编程操作的存储器单元对应的地址ADDR。另外，存储器装置100可从外部装置接收要编程的数据DATA。
存储器装置100可响应于所接收的命令CMD和地址ADDR来选择包括在存储器单元阵列110中的多个存储块(例如，BLK1至BLKz)中的一个，并且可将所选存储块(例如，BLK1)的编程次序设定为正常编程次序或反向编程次序。根据实施方式，描述按正常编程次序执行的编程操作。
存储器装置100的控制逻辑140可基于设定的正常编程次序来设定(S720)包括在所选存储块BLK1中的多个页Page0至Page31中的每一个的位线电压。位线电压可以是在编程验证操作期间施加到所选存储块BLK1的位线BL1至BLm的电压。例如，控制逻辑140可基于正常编程次序来设定位线电压，使得当所选页被较早编程时，与所选页对应的位线电压可被设定为高，当所选页被较晚编程时，与所选页对应的位线电压可被设定为低。联接到同一字线的页可被设定为具有相同的位线电压。
参照图8，根据正常编程次序被首先编程的联接到第一字线WL1的页Page0、Page1、Page2和Page3可被设定为具有1V的位线电压BL Bias。根据正常编程次序被第二编程的联接到第二字线WL2的页Page4、Page5、Page6和Page7可被设定为具有0.9V的位线电压BLBias。如上所述，各条字线可被设定为根据编程次序具有比先前编程的字线的位线电压BLBias低0.1V的位线电压BL Bias。在不同的实施方式中，阶跃电压可大于或小于0.1V。对于一些实施方式，阶跃电压可为恒定的，而对于其它实施方式，阶跃电压可变化。此外，对于附加实施方式，首先编程的字线的位线电压BL Bias可在大于或小于1.0V的电压开始。
控制逻辑140可通过控制外围电路160来执行(S730)所选存储块BLK1的所选页的编程电压施加操作。
读写电路130的多个页缓冲器PB1至PBm可响应于页缓冲器控制信号PB_signals而暂时存储所接收的数据DATA，并响应于所接收的数据DATA将编程禁止电压Vcc或编程允许电压施加到对应位线BL1至BLm。
电压生成电路150可响应于电压生成电路控制信号VG_signals 1和VG_signals 2而生成并输出编程电压Vpgm和通过电压Vpass。地址解码器120可将所接收的地址ADDR当中的行地址解码，并根据解码的行地址将电压生成电路150中生成的编程电压Vpgm和通过电压Vpass施加到存储器单元阵列110的多个存储器单元。换言之，编程电压Vpgm可被施加到联接到所选页Page的字线(例如，WL1)，通过电压Vpass可被施加到剩余字线WL2至WL8。
随后，可通过执行编程验证操作针对所选页的编程操作确定(S740)编程通过/失败。
在编程验证操作期间，读写电路130的多个页缓冲器PB1至PBm可响应于页缓冲器控制信号PB_signals将与所选页对应的设定的位线电压施加到位线BL1至BLm。例如，当所选页是联接到第一字线WL1的多个页Page0、Page1、Page2和Page3之一时，位线电压可如图8所示被设定为1V，并且在编程验证操作期间1V的位线电压可被施加到位线BL1至BLm。随后，电压生成电路150可响应于电压生成电路控制信号VG_signals 1和VG_signals 2生成并输出编程验证电压Vverify和通过电压Vpass。地址解码器120可将电压生成电路150中生成的编程验证电压Vverify施加到联接到所选页Page的字线(例如，WL1)并将通过电压Vpass施加到剩余字线WL2至WL8。读写电路130可响应于页缓冲器控制信号PB_signals而感测位线BL1至BLm的电位电平或电流量并根据感测结果来确定编程通过或编程失败。
当作为编程验证操作的结果确定所选页的编程操作失败(Fail)时(S740)，控制逻辑140可设定(S750)具有从先前执行的编程操作期间使用的编程电压增加了阶跃电压的电平的编程电压Vpgm，并且可控制外围电路160从上述步骤S730再次执行操作。
当作为编程验证操作的结果确定所选页的编程操作通过(Pass)时(S740)，控制逻辑140可检查(S760)当前选择的页是不是要执行编程操作的最后页。
当确定当前选择的页是最后页(是)时，编程操作结束。当确定当前选择的页不是最后页(否)时，可选择下一页(S770)。
当在先前步骤中选择下一页时，控制逻辑140可控制外围电路160从上述步骤S730再次执行编程操作并在编程验证操作期间使用与所选页的下一页对应的位线电压。
包括在所选页中的存储器单元的漏电阻的值和源电阻的值可根据编程次序在存储器装置的编程操作期间彼此不同。例如，由于设置在编程操作期间选择的页中所包括的存储器单元与源极线SL之间的存储器单元是已执行编程操作的存储器单元，并且设置在所选存储器单元与位线BL1至BLm之间的存储器单元是还未执行编程操作的存储器单元(即，具有擦除状态的存储器单元)时，包括在所选页中的存储器单元的漏电阻的值和源电阻的值可彼此不同。另外，所选页的漏电阻的值和源电阻的值可根据编程次序而变化。换言之，当对所选存储器单元的编程操作根据编程次序较早(前部)执行时，在所选存储器单元与源极线SL之间编程的存储器单元的数量可较小，当对所选存储器单元的编程操作较晚(后部)执行时，在所选存储器单元与源极线SL之间编程的存储器单元的数量可较大。因此，所选存储器单元的源电阻的值和漏电阻的值可根据各个页的编程次序在编程操作期间改变，并且各个页的阈值电压分布可能不均匀。
根据实施方式，施加到位线的位线电压可在编程操作的编程验证操作期间根据所选页的编程次序而改变和施加。因此，可对在编程验证操作期间包括在所选页中的存储器单元的漏电阻和源电阻的值根据编程次序的改变所导致的沟道电流的改变进行补偿。因此，存储器单元的阈值电压分布可在编程操作期间均匀，因此编程操作的可靠性可改进。
上面说明了按正常编程次序执行编程操作的实施方式。然而，可按从与位线相邻的页到与源极线相邻的页依次选择页的反向编程次序执行编程操作。在按反向编程次序执行的编程操作期间，施加到位线的位线电压也可根据所选页的编程次序而改变和施加。例如，对页的编程操作越早执行，即，页越靠近位线设置，施加到位线的位线电压可设定得越大。对页的编程操作越晚执行，即，页越靠近源极线设置，施加到位线的位线电压可设定得越小。
存储器装置可按如上所述的正常编程次序和反向编程次序以外的不同编程次序执行编程操作。
例如，在执行第一编程操作，使得在串联联接在源极线与位线之间的存储器单元当中从设置在存储器串的中央区域中的存储器单元在第一方向(例如，位线方向)上依次执行对存储器单元的编程操作之后，可执行第二编程操作，使得在第二方向(例如，源极线方向)上依次执行对剩余存储器单元的编程操作。另选地，在执行第一编程操作，使得在串联联接在源极线与位线之间的存储器单元当中从设置在存储器串的中央区域中的存储器单元在第二方向(例如，源极线方向)上依次执行对存储器单元的编程操作之后，可执行第二编程操作，使得在第一方向(例如，位线方向)上依次执行对剩余存储器单元的编程操作。在其它示例中，在执行第一编程操作，使得从与位线相邻的存储器单元到设置在存储器串的中央区域中的存储器单元对存储器单元依次执行编程操作之后，可执行第二编程操作，使得从与源极线相邻的存储器单元到设置在存储器串的中央区域中的存储器单元对存储器单元依次执行编程操作。在其它示例中，在执行第一编程操作，使得从与源极线相邻的存储器单元到设置在存储器串的中央区域中的存储器单元对存储器单元依次执行编程操作之后，可执行第二编程操作，使得从与位线相邻的存储器单元到设置在存储器串的中央区域中的存储器单元对存储器单元依次执行编程操作。
另外，包括在存储器串中的多个存储器单元可被分成至少两组，并且可依次或交替地对组执行编程操作。例如，多个存储器单元可被分成与源极线相邻的第一组以及与位线相邻的第二组，并且可对第一组和第二组依次执行编程操作，或者可通过交替地选择包括在第一组中的存储器单元和包括在第二组中的存储器单元来对存储器单元执行编程操作。
根据实施方式，即使当执行基于如上所述的各种编程次序的编程操作时，可通过根据编程次序改变和施加在编程验证操作期间施加到位线的位线电压来对在编程验证操作期间由包括在所选页中的存储器单元的漏电阻和源电阻的值根据编程次序的改变而导致的沟道电流的改变进行补偿。
图9是示出包括存储器装置1100(例如，图1所示的存储器装置100)的存储器系统30000的图。
参照图9，存储器系统30000可被具体实现到蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中。存储器系统30000可包括存储器装置1100以及控制存储器装置1100的操作的存储控制器1200。存储控制器1200可响应于处理器3100的控制来控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作或读操作)。
编程到存储器装置1100中的数据可响应于存储控制器1200的控制来通过显示器3200输出。存储器装置1100可按照与图1所示的存储器装置100相同的方式来配置和操作。
无线电收发器3300可通过天线ANT来交换无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号传送到存储控制器1200或显示器3200。存储控制器1200可将处理器3100所处理的信号编程到存储器装置1100中。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并通过天线ANT将无线电信号输出到外部装置。用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据可通过输入装置3400输入，并且输入装置3400可包括诸如触摸板和计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可通过显示器3200输出。
根据实施方式，控制存储器装置1100的操作的存储控制器1200可形成处理器3100的一部分，或者形成为与处理器3100独立的芯片。
图10是示出存储器系统的另一实施方式的图。
参照图10，存储器系统40000可被具体实现到个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。
存储器系统40000可包括存储器装置1100以及控制存储器装置1100的数据处理操作的存储控制器1200。存储器装置1100可按照与图1所示的存储器装置100相同的方式来配置和操作。
处理器4100可根据通过输入装置4200输入的数据来通过显示器4300输出存储在存储器装置1100中的数据。输入装置4200的示例可包括诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器系统40000的一般操作并且控制存储控制器1200的操作。根据实施方式，控制存储器装置1100的操作的存储控制器1200可以是处理器4100的一部分，或者形成为与处理器4100独立的芯片。
图11是示出存储器系统的另一实施方式的图。
参照图11，存储器系统50000可作为图像处理装置提供，例如数字相机、附接有数字相机的移动电话、附接有数字相机的智能电话或附接有数字相机的平板PC。
存储器系统50000可包括存储器装置1100以及控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。存储器装置1100可按照与图1所示的存储器装置100相同的方式来配置和操作。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且数字信号可被传送到处理器5100或存储控制器1200。响应于处理器5100的控制，数字信号可通过显示器5300输出或通过存储控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可根据处理器5100或存储控制器1200的控制来通过显示器5300输出。
根据实施方式，控制存储器装置1100的操作的存储控制器1200可以是处理器5100的一部分，或者形成为与处理器5100独立的芯片。
图12是示出存储器系统的另一实施方式的图。
参照图12，存储器系统70000可包括存储卡或智能卡。存储器系统70000可包括存储器装置1100、存储控制器1200和卡接口7100。存储器装置1100可按照与图1所示的存储器装置100相同的方式来配置和操作。
存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。根据实施方式，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)USB协议。卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到诸如PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可响应于微处理器6100的控制通过卡接口7100和存储控制器1200来执行与存储器装置1100的数据通信。
根据本公开，通过调节施加到位线的位线电压并且当根据多个页的编程次序执行编程验证操作时将所调节的位线电压施加到位线，编程操作的可靠性可改进。
对于本领域技术人员而言将显而易见的是，在不脱离本教导的精神或范围的情况下，可对本教导的上述实施方式进行各种修改。因此，本教导旨在涵盖所有这些修改，只要其落入所附权利要求及其等同物的范围内即可。
如上所述，尽管使用有限数量的实施方式和附图描述了本教导，但本教导不限于上述实施方式。本教导所属领域的技术人员可对所公开的实施方式进行变化和修改，并且仍符合上述的本教导。
在上述实施方式中，所有步骤可选择性地执行或被跳过。另外，各个实施方式中的步骤不需要总是以常规或所呈现的次序执行。此外，本说明书和附图中所公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将理解，可基于本公开的技术范围进行各种修改。
已参照附图描述了本公开的实施方式，并且在不限制其主题的情况下，应该根据本公开的精神来解释在说明书中使用的特定术语或词语。应该理解，本文所描述的教导的许多变化和修改仍将落入所附权利要求及其等同物中限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求2019年7月26日提交的韩国专利申请号10-2019-0091216的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
包括多个页的存储器单元块，其中，所述多个页中的每一页与多条字线中的一条字线对应；
外围电路，该外围电路被配置为对所述多个页执行编程操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述编程操作，所述控制逻辑根据所述多个页中的每一页的编程次序来改变和设定在所述编程操作的编程验证操作期间施加到所述存储器单元块的位线的位线电压。
2.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路通过依次选择所述多个页来执行所述编程操作。
3.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述外围电路根据从与源极线相邻的页对与所述多条字线中的每一条字线对应的页依次编程的正常编程次序来执行所述编程操作。
4.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述外围电路根据从与位线相邻的页对与所述多条字线中的每一条字线对应的页依次编程的反向编程次序来执行所述编程操作。
5.根据权利要求1所述的存储器装置，其中，所述控制逻辑将所述多个页分成多个组，并且控制所述外围电路通过依次选择所述多个组或者通过交替地选择包括在所述多个组中的每一个组中的页来执行所述编程操作。
6.根据权利要求1所述的存储器装置，其中，当编程次序较早时，所述控制逻辑增加并设定所述位线电压，并且当编程次序较晚时，所述控制逻辑减小并设定所述位线电压。
7.根据权利要求6所述的存储器装置，其中，所述位线电压根据编程次序而逐渐减小。
8.根据权利要求1所述的存储器装置，其中，所述外围电路在所述编程验证操作期间在将验证电压施加到所述多条字线当中的所选字线之前将设定的位线电压施加到所述位线。
9.根据权利要求1所述的存储器装置，其中，至少一个页与所述多条字线中的每一条字线对应，并且
其中，所述外围电路在所述至少一个页的所述编程操作期间将具有相同电位的位线电压施加到所述位线。
10.一种存储器装置，该存储器装置包括：
包括多个页的存储器单元块，其中，所述多个页中的每一页与依次设置在源极线与位线之间的多条字线中的字线对应；
外围电路，该外围电路被配置为对所述多个页执行编程操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述编程操作，所述控制逻辑根据所述多个页中的每一页的编程次序来逐渐减小并设定在所述编程操作的编程验证操作期间施加到所述存储器单元块的所述位线的位线电压。
11.根据权利要求10所述的存储器装置，其中，所述控制逻辑控制所述外围电路通过根据编程次序依次选择所述多个页来执行所述编程操作。
12.根据权利要求11所述的存储器装置，其中，所述编程次序是从与所述源极线相邻的页对与所述多条字线中的每一条字线对应的页依次编程的正常编程次序。
13.根据权利要求11所述的存储器装置，其中，所述编程次序是从与位线相邻的页对与所述多条字线中的每一条字线对应的页依次编程的反向编程次序。
14.根据权利要求10所述的存储器装置，其中，所述外围电路在所述编程验证操作期间在将验证电压施加到所述多条字线当中的所选字线之前将设定的位线电压施加到所述位线。
15.根据权利要求10所述的存储器装置，其中，至少一个页与所述多条字线中的每一条字线对应，并且
其中，所述外围电路在所述至少一个页的所述编程验证操作期间将具有相同电位的位线电压施加到多条所述位线中的所选位线。
16.一种操作存储器装置的方法，该方法包括以下步骤：
提供包括多个页的存储块，其中，所述多个页中的每一页与多条字线中的字线对应；
根据所述多个页中的每一页的编程次序为所述多个页中的每一页设定不同的位线电压；以及
通过依次选择所述多个页来执行编程操作，在所述编程操作的编程验证操作期间，设定的位线电压被施加到所述存储块的位线。
17.根据权利要求16所述的方法，其中，在设定所述位线电压期间，当对应页的编程次序较早时，所述位线电压被设定为相对高，并且当对应页的编程次序较晚时，所述位线电压被设定为相对低。
18.根据权利要求16所述的方法，其中，所述编程次序是从与源极线相邻的页对与所述多条字线中的每一条字线对应的页依次编程的正常编程次序。
19.根据权利要求16所述的方法，其中，所述编程次序是从与所述位线相邻的页对与所述多条字线中的每一条字线对应的页依次编程的反向编程次序。
20.根据权利要求16所述的方法，其中，至少一个页与所述多条字线中的每一条字线对应，并且
其中，所述至少一个页被设定为使得相同的位线电压与所述至少一个页对应。
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