CN113223581A - 半导体存储器装置和操作该半导体存储器装置的方法 - Google Patents

半导体存储器装置和操作该半导体存储器装置的方法 Download PDF

Info

Publication number
CN113223581A
CN113223581A CN202010823760.8A CN202010823760A CN113223581A CN 113223581 A CN113223581 A CN 113223581A CN 202010823760 A CN202010823760 A CN 202010823760A CN 113223581 A CN113223581 A CN 113223581A
Authority
CN
China
Prior art keywords
pass voltage
page
offset
adjacent
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010823760.8A
Other languages
English (en)
Other versions
CN113223581B (zh
Inventor
赵诚勋
沈载星
周瀚洙
蔡熙昶
崔世卿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113223581A publication Critical patent/CN113223581A/zh
Application granted granted Critical
Publication of CN113223581B publication Critical patent/CN113223581B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本文可以提供一种半导体存储器装置和操作该半导体存储器装置的方法。该半导体存储器装置可包括：存储块，其包括上页、中央页和下页；外围电路，其被配置为对存储块执行读操作；以及控制逻辑，其被配置为控制外围电路执行读操作，并且控制外围电路使得在读操作期间，基于所述多个页当中的所选页的位置，要施加到在第一方向上与所选页相邻设置的第一相邻页的通过电压不同于要施加到在第二方向上与所选页相邻设置的第二相邻页的通过电压。

Description

半导体存储器装置和操作该半导体存储器装置的方法
技术领域
本公开的各种实施方式涉及电子装置，更具体地，涉及一种半导体存储器装置以及操作该半导体存储器装置的方法。
背景技术
半导体装置，特别是半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。
尽管读速度和写速度相对低，但是即使当供电中断时，非易失性存储器装置也可保持存储在其中的数据。因此，当需要存储不管供电如何均必须维持的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型和NAND型。
闪存既具有数据可编程和可擦除的RAM的优点，也具有即使当断电时也可保持存储在其中的数据的ROM的优点。这种闪存广泛用作诸如数字相机、个人数字助理(PDA)和MP3的便携式电子装置的存储介质。
闪存装置可被分类为存储器单元串水平地形成在半导体基板上的二维半导体装置和存储器单元串垂直地形成在半导体基板上的三维半导体装置。
三维半导体装置是被设计为克服二维半导体装置的集成度的限制的存储器装置，并且包括垂直地形成在半导体基板上的多个存储器单元串。各个存储器单元串可包括串联连接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。
发明内容
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：存储块，其包括上页、中央页和下页；外围电路，其被配置为对存储块执行读操作；以及控制逻辑，其被配置为控制外围电路执行读操作，并且控制外围电路使得在读操作期间，基于所述多个页当中的所选页的位置，要施加到在第一方向上与所选页相邻设置的第一相邻页的通过电压不同于要施加到在第二方向上与所选页相邻设置的第二相邻页的通过电压。
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：存储块，其包括多个页；外围电路，其被配置为对存储块执行读操作；以及控制逻辑，其被配置为控制外围电路执行读操作。在读操作期间，当所述多个页中的所选页对应于存储器单元串的上端时，控制逻辑可将要施加到在第一方向上与所选页相邻设置的第一相邻页的通过电压设定为第一偏移通过电压，并且将要施加到在第二方向上与所选页相邻设置的第二相邻页的通过电压设定为高于第一偏移通过电压的第二偏移通过电压。
本公开的实施方式可提供一种操作半导体存储器装置的方法，该方法包括以下步骤：在对包括多个页的存储块的读操作期间，设定与在第一方向上与所选页相邻设置的第一相邻页对应的第一通过电压；设定与在第二方向上与所选页相邻设置的第二相邻页对应的第二通过电压；以及将读电压施加到所选页，并且将第一通过电压和第二通过电压分别施加到第一相邻页和第二相邻页。在设定第一通过电压和第二通过电压时，第一通过电压的电压值和第二通过电压的电压值可根据所选页的位置而变化。
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：存储块，其包括多个页；外围电路，其被配置为对存储块执行读操作；以及控制逻辑，其被配置为控制外围电路执行读操作。在读操作期间，当所述多个页中的所选页对应于存储器单元串的上端时，控制逻辑可将要施加到在第一方向上与所选页相邻设置的第一相邻页的通过电压设定为第一偏移通过电压，并且将要施加到在第二方向上与所选页相邻设置的第二相邻页的通过电压设定为具有比第一偏移通过电压的第一平坦时段长的第二平坦时段的第二偏移通过电压。
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：存储块，其包括上页、中央页和下页；外围电路，其被配置为对存储块执行读操作；以及控制逻辑，其被配置为控制外围电路执行读操作，并且控制外围电路使得在读操作期间，基于所述多个页当中的所选页的位置，要施加到在第一方向上与所选页相邻设置的第一相邻页的通过电压和要施加到在第二方向上与所选页相邻设置的第二相邻页的通过电压具有不同的电位电平和平坦时段。
本公开的实施方式可提供一种操作半导体存储器装置的方法，该方法包括以下步骤：在对包括多个页的存储块的读操作期间，设定与在第一方向上与所选页相邻设置的第一相邻页对应的第一通过电压；设定与在第二方向上与所选页相邻设置的第二相邻页对应的第二通过电压；以及将读电压施加到所选页，并且将第一通过电压和第二通过电压分别施加到第一相邻页和第二相邻页。在设定第一通过电压和第二通过电压时，第一通过电压的平坦时段的长度和第二通过电压的平坦时段的长度可根据所选页的位置而变化。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出图1的存储器单元阵列的实施方式的框图。
图3是示出根据本公开的存储块中所包括的存储器单元串的三维图。
图4是示出根据本公开的实施方式的存储块的电路图。
图5是示出根据本公开的实施方式的半导体存储器装置的读操作的流程图。
图6是用于描述图5的步骤S520的流程图。
图7和图8是用于描述当所选页位于存储器单元串的上端时要施加到未选页的通过电压的图。
图9和图10是用于描述当所选页位于存储器单元串的下端时要施加到未选页的通过电压的图。
图11是用于描述当所选页位于存储器单元串的中央部分时要施加到未选页的通过电压的图。
图12是用于描述根据本公开的实施方式的要施加到未选页的通过电压的图。
图13是用于描述根据本公开的实施方式的要施加到未选页的通过电压的图。
图14是示出包括图1的半导体存储器装置的存储器系统的框图。
图15是示出图14的存储器系统的应用示例的框图。
图16是示出包括参照图15所示的存储器系统的计算系统的框图。
具体实施方式
将理解，当元件被称为“联接”或“连接”到另一元件时，其可直接联接或连接到另一元件，或者它们之间可存在中间元件。在本说明书中，当元件被称为“包括”或“包含”组件时，除非上下文清楚地另外指示，否则不排除另一组件，而是还可包括其它组件。
本公开的各种实施方式可涉及一种能够在半导体存储器装置的读操作期间减轻读干扰现象的半导体存储器装置以及操作该半导体存储器装置的方法。
图1是示出根据本公开的实施方式的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压发生器150。控制逻辑140可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可通过字线WLs联接到地址解码器120。多个存储块BLK1至BLKz可通过位线BL1至BLm联接到读/写电路130。存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中的联接到一条字线的存储器单元可被定义为一页。换言之，存储器单元阵列110可由多个页形成。
另外，存储器单元阵列110的存储块BLK1至BLKz中的每一个可包括多个存储器单元串。各个存储器单元串可包括串联连接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。本文中将稍后详细描述存储器单元阵列110。
地址解码器120、读/写电路130和电压发生器150可作为用于驱动存储器单元阵列110的外围电路160操作。
地址解码器120可通过字线WLs联接到存储器单元阵列110。地址解码器120可在控制逻辑140的控制下操作。地址解码器120可通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址ADDR。
在读操作期间，地址解码器120可基于所接收的地址ADDR将从电压发生器150生成的读电压Vread、参考通过电压Vpass、第一偏移通过电压Vpass_offset1和第二偏移通过电压Vpass_offset2发送到存储器单元阵列110的字线WLs。
例如，在读操作期间，地址解码器120可将读电压Vread施加到字线WLs当中的所选字线，将第一偏移通过电压Vpass_offset1或第二偏移通过电压Vpass_offset2施加到与选择字线相邻的字线，并将参考通过电压Vpass施加到其它未选字线。
地址解码器120可将所接收的地址ADDR当中的列地址解码。地址解码器120可将解码的列地址Yi发送到读/写电路130。
在读操作期间接收的地址ADDR可包括块地址、行地址和列地址。地址解码器120可响应于块地址和行地址而选择一个存储块和一条字线。列地址Yi可由地址解码器120解码并提供给读/写电路130。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读/写电路130可包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可通过位线BL1至BLm联接到存储器单元阵列110。这里，在读操作期间，页缓冲器PB1至PBm中的每一个可感测位线BL1至BLm中的对应一条的电位电平或电流以执行读操作。
读/写电路130可响应于控制逻辑140的控制而操作。
在实施方式中，读/写电路130可包括页缓冲器(或页寄存器)、列选择电路等。
控制逻辑140联接到地址解码器120、读/写电路130和电压发生器150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD。控制逻辑140可响应于命令CMD而控制半导体存储器装置100的读操作。
在读操作期间，控制逻辑140可控制地址解码器120、读/写电路130和电压发生器150对包括在所选页中的多个存储器单元执行读操作。此外，在读操作期间，控制逻辑140可控制地址解码器120根据所选页的物理位置将第一偏移通过电压Vpass_offset1或第二偏移通过电压Vpass_offset2施加到在第一方向上与所选页相邻设置的至少一个或更多个页。此外，在读操作期间，控制逻辑140可控制地址解码器120根据所选页的物理位置将第一偏移通过电压Vpass_offset1或第二偏移通过电压Vpass_offset2施加到在第二方向上与所选页相邻设置的至少一个或更多个页。例如，在读操作期间，如果所选页位于存储器单元串的上端，则控制逻辑140可控制地址解码器120将第一偏移通过电压Vpass_offset1施加到在第一方向上与所选页相邻的至少一个或更多个页并且将第二偏移通过电压Vpass_offset2施加到在第二方向上与所选页相邻的至少一个或更多个页。另外，在读操作期间，如果所选页位于存储器单元串的下端，则控制逻辑140可控制地址解码器120将第二偏移通过电压Vpass_offset2施加到在第一方向上与所选页相邻的至少一个或更多个页并且将第一偏移通过电压Vpass_offset1施加到在第二方向上与所选页相邻的至少一个或更多个页。此外，在读操作期间，如果所选页位于存储器单元串的中央部分，则控制逻辑140可控制地址解码器120将参考通过电压Vpass施加到所选页以外的所有未选页。第一方向可指朝着位线的方向。第二方向可指朝着源极线的方向。
在读操作期间，电压发生器150可在控制逻辑140的控制下生成并输出读电压Vread、参考通过电压Vpass、第一偏移通过电压Vpass_offset1和第二偏移通过电压Vpass_offset2。第一偏移通过电压Vpass_offset1可具有低于参考通过电压Vpass的电位。第二偏移通过电压Vpass_offset2可具有高于参考通过电压Vpass的电位。
参考通过电压Vpass、第一偏移通过电压Vpass_offset1和第二偏移通过电压Vpass_offset2的电位电平可按阶梯状图案增加并且在各个设定的平坦时段期间被施加。例如，阶梯状图案包括台阶，各个台阶具有表示时间段的平坦时段，在该平坦时段的持续时间内可施加电压。第一偏移通过电压Vpass_offset1的平坦时段可被设定为比参考通过电压Vpass的平坦时段短的时段。第二偏移通过电压Vpass_offset2的平坦时段可被设定为比参考通过电压Vpass的平坦时段长的时段。
图2是示出图1的存储器单元阵列110的实施方式的框图。
参照图2，存储器单元阵列110包括多个存储块BLK1至BLKz。各个存储块具有三维结构。各个存储块包括层叠在基板上的多个存储器单元。存储器单元布置在+X、+Y和+Z方向上。各个存储块的结构将参照图3和图5描述。
图3是示出根据本公开的存储块中所包括的存储器单元串的三维图。
参照图3，源极线SL可形成在半导体基板上。垂直沟道层SP可形成在源极线SL上。垂直沟道层SP的上部联接到对应位线BL。垂直沟道层SP可由多晶硅制成。多个导电层SSL、WL0至WLn和DSL形成为在垂直沟道层SP上的不同高度处包围垂直沟道层SP。包括电荷存储层的多层(未示出)形成在垂直沟道层SP的表面上。多层也设置在垂直沟道层SP与导电层SSL、WL0至WLn和DSL之间。多层可按照包括依次层叠的氧化物层、氮化物层和氧化物层的ONO结构形成。
最下导电层形成源极选择线SSL。最上导电层形成漏极选择线DSL。设置在选择线SSL和DSL之间的导电层形成各条字线WL0至WLn。换言之，导电层SSL、WL0至WLn和DSL按多层结构形成在半导体基板上。穿过导电层SSL、WL0至WLn和DSL的垂直沟道层SP垂直联接在形成在半导体基板上的源极线SL与位线BL之间。
漏极选择晶体管DST形成在最上导电层DSL的包围垂直沟道层SP的部分上。源极选择晶体管SST形成在最下导电层SSL的包围垂直沟道层SP的部分上。存储器单元MC0至MCn分别形成在中央导电层WL0至WLn的包围垂直沟道层SP的部分上。
这样，存储器串包括在源极线SL和位线BL之间垂直连接到基板的源极选择晶体管SST、存储器单元C0至Cn和漏极选择晶体管DST。源极选择晶体管SST可根据要施加到源极选择线SSL的源极控制电压将存储器单元C0至Cn电连接到源极线SL。漏极选择晶体管DST可根据要施加到漏极选择线DSL的漏极控制电压将存储器单元C0至Cn电连接到位线BL。
图4是示出根据本公开的实施方式的存储块的电路图。
参照图4，在一个存储块(例如，BLK1)中，彼此平行布置的多条字线可联接在第一选择线和第二选择线之间。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。例如，存储块BLK1可包括联接在位线BL1至BLm与源极线SL之间的多个串ST1至STm。位线BL1至BLm可分别联接到存储器单元串ST1至STm，并且源极线SL可共同联接到存储器单元串ST1至STm。存储器单元串ST1至STm可具有相同的配置；因此，将作为示例描述联接到第一位线BL1的存储器单元串ST1。
存储器单元串ST1可包括彼此串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元C0至Cn和漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可被包括在存储器单元串ST1中。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。多个存储器单元C0至Cn可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同存储器单元串中的源极选择晶体管SST的栅极可联接到源极选择线SSL，漏极选择晶体管DST的栅极可联接到漏极选择线DSL，多个存储器单元C0至Cn的栅极可联接到多条字线WL0至WLn。包括在不同存储器单元串ST1至STm中的存储器单元当中的联接到同一字线的一组存储器单元可被称为页。因此，包括在存储块BLK1中的页的数量可对应于字线WL1至WLn的数量。
多个页当中的设置在存储器单元串ST1至STm的中央部分的页(例如，与字线WLc对应的页)可被定义为中央页。设置在中央页与漏极选择线DSL之间的页可被定义为上页。设置在中央页与源极选择线SSL之间的页可被定义为下页。换言之，包括在存储块BLK1中的多个页可基于对应存储器单元串的物理位置被分成上页、中央页和下页。
尽管在实施方式中中央页被描述为一个页，但至少一个或更多个页可被定义为中央页。
尽管图4中未示出，多个存储器单元串可联接到一条位线。联接到一条位线的多个存储器单元串可共享字线，并且联接到不同的漏极选择线。在读操作期间要选择联接到一条位线的多个存储器单元串中的一个存储器单元串的情况下，导通电压可被施加到与要选择的存储器单元串对应的漏极选择线，截止电压可被施加到与其它未选存储器单元串对应的漏极选择线。
图5是示出根据本公开的实施方式的半导体存储器装置的读操作的流程图。
将参照图1至图5描述根据本公开的实施方式的半导体存储器装置的读操作。
半导体存储器装置100可从外部装置接收与读操作对应的命令CMD和地址ADDR(在步骤S510)。控制逻辑140可响应于命令CMD而生成并输出控制信号，用于控制电压发生器150、地址解码器120和读/写电路130对与地址ADDR对应的存储块(例如，BLK1)执行读操作。
控制逻辑140可在读操作期间选择包括在所选存储块BLK1中的多个页中的一个页，并且基于所选页的物理位置来设定要施加到与所选页相邻的页的通过电压和要施加到其它未选页的通过电压(在步骤S520)。
例如，当所选页被包括在上页中时，控制逻辑140可将要施加到在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页的通过电压设定为第一偏移通过电压Vpass_offset1，并且将要施加到在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页的通过电压设定为第二偏移通过电压Vpass_offset2。当所选页被包括在下页中时，控制逻辑140可将要施加到在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页的通过电压设定为第二偏移通过电压Vpass_offset2，并且将要施加到在第二方向(朝着源极线的方向)上与所选页相邻的至少一个页的通过电压设定为第一偏移通过电压Vpass_offset1。当所选页被包括在中央页中时，控制逻辑140可将要施加到在第一方向(朝着位线的方向)和第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页的通过电压设定为参考通过电压Vpass。
将参照图6描述设定要施加到与所选页相邻的页的通过电压的方法。
外围电路160可对所选页执行读操作(在步骤S530)。例如，电压发生器150可在控制逻辑140的控制下生成读电压Vread、参考通过电压Vpass、第一偏移通过电压Vpass_offset1和第二偏移通过电压Vpass_offset2。在控制逻辑140的控制下，地址解码器120可将读电压Vread施加到所选存储块BLK1的所选页，并且将第一偏移通过电压Vpass_offset1、第二偏移通过电压Vpass_offset2或参考通过电压Vpass施加到与所选页相邻的页。包括在读/写电路130中的多个页缓冲器PB1至PBm中的每一个可感测位线BL1至BLm中的对应一条的电位电平或电流以执行读操作。
控制逻辑140可检查已执行读操作的当前所选页是否为与读操作对应的页当中的最后页(在步骤S540)。如果当前所选页是与读操作对应的最后页(参考“是”)，则读操作终止。如果当前所选页不是与读操作对应的最后页(参考“否”)，则控制逻辑140可选择后续页(在步骤S550)并从步骤S520再次执行处理。
图6是用于描述图5的步骤S520的流程图。
将参照图6描述根据本公开的实施方式的在读操作期间设定要施加到未选页的通过电压的方法。
在图5的步骤S510之后，控制逻辑140可确定所选页是否被包括在上页中(在步骤S521)。
作为步骤S521的确定的结果，如果所选页被包括在上页中(参考“是”)，则控制逻辑140可将要施加到在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页的通过电压设定为第一偏移通过电压Vpass_offset1，并且将要施加到在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页的通过电压设定为第二偏移通过电压Vpass_offset2。
作为步骤S521的确定的结果，如果所选页不被包括在上页中(参考“否”)，则控制逻辑140可确定所选页是否被包括在下页中(在步骤S523)。
作为步骤S523的确定的结果，如果所选页被包括在下页中(参考“是”)，则在步骤S524，控制逻辑140可将要施加到在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页的通过电压设定为第二偏移通过电压Vpass_offset2，并且将要施加到在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页的通过电压设定为第一偏移通过电压Vpass_offset1。
作为步骤S523的确定的结果，如果所选页不被包括在下页中(参考“否”)，则控制逻辑140可确定所选页被包括在中央页中，并且将要施加到所选页以外的未选页的通过电压设定为参考通过电压Vpass(在步骤S525)。此后，可执行图5的步骤S530。
图7和图8是用于描述当所选页位于存储器单元串的上端时要施加到未选页的通过电压的图。
如果在读操作期间所选页被包括在上页中，则要施加到与在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL+1和Sel WL+2的通过电压可被设定为第一偏移通过电压Vpass_offset1，如图7所示。另外，要施加到与在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL-1和SelWL-2的通过电压可被设定为第二偏移通过电压Vpass_offset2，并且要施加到与其它未选页联接的字线WL0、WL1、…、WLc、…、WLn的通过电压可被设定为参考通过电压Vpass。
在如图7所示设定通过电压的情况下，如果对所选页执行读电压施加操作，则在联接到一条位线的多个存储器单元串当中的未选存储器单元串的沟道上可能发生自升压现象，如图8所示。换言之，与所选存储器单元串共享字线的未选存储器单元串可通过施加到所选存储器单元串的第一偏移通过电压Vpass_offset1、第二偏移通过电压Vpass_offset2和参考通过电压Vpass来自升压。与基于要施加读电压Vread的所选存储器单元Csel设置在第一方向上的存储器单元Csel+1至Cn对应的沟道的升压区域可具有相对高的升压电位电平，因为该升压区域的长度比与设置在第二方向上的存储器单元Csel-1至C0对应的沟道的升压区域的长度短。因此，可能导致在所选存储器单元Csel的下沟道区域中出现热载流子并且其被注入到在第一方向上相邻的沟道区域中的热载流子注入(HCI)现象。为了克服上述问题，如果低于参考通过电压Vpass的第一偏移通过电压Vpass_offset1被施加到在第一方向上与所选存储器单元Csel相邻的存储器单元Csel+1和Csel+2，则沟道的升压电位电平可如图8的虚线所示下降。因此，在读操作期间未选存储器串的HCI现象可减轻。
图9和图10是用于描述当所选页位于存储器单元串的下端时要施加到未选页的通过电压的图。
如果在读操作期间所选页被包括在下页中，则要施加到与在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL+1和Sel WL+2的通过电压可被设定为第二偏移通过电压Vpass_offset2，如图9所示。另外，要施加到与在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL-1和SelWL-2的通过电压可被设定为第一偏移通过电压Vpass_offset1，并且要施加到与其它未选页联接的字线WL0、…、WLc、…、WLn-1和WLn的通过电压可被设定为参考通过电压Vpass。
在如图9所示设定通过电压的情况下，如果对所选页执行读电压施加操作，则在联接到一条位线的多个存储器单元串当中的未选存储器单元串的沟道上可能发生自升压现象，如图10所示。换言之，与所选存储器单元串共享字线的未选存储器单元串可通过施加到所选存储器单元串的第一偏移通过电压Vpass_offset1、第二偏移通过电压Vpass_offset2和参考通过电压Vpass自升压。与基于要施加读电压Vread的所选存储器单元Csel设置在第二方向上的存储器单元Csel-1至C0对应的沟道的升压区域可具有相对高的升压电位电平，因为该升压区域的长度比与设置在第一方向上的存储器单元Csel+1至Cn对应的沟道的升压区域的长度短。因此，可能导致在所选存储器单元Csel的下沟道区域中出现热载流子并且其被注入到在第二方向上相邻的沟道区域中的HCI现象。为了克服上述问题，如果低于参考通过电压Vpass的第一偏移通过电压Vpass_offset1被施加到在第二方向上与所选存储器单元Csel相邻的存储器单元Csel-11和Csel-2，则沟道的升压电位电平可如图10的虚线所示下降。因此，在读操作期间未选存储器串的HCI现象可减轻。
图11是用于描述当所选页位于存储器单元串的中央部分时要施加到未选页的通过电压的图。
参照图11，如果在读操作期间所选页被包括在中央页中，则要施加到与设置在与所选页的第一方向(朝着位线的方向)对应的一侧的页联接的字线Sel WL+1至WLn的通过电压可被设定为参考通过电压Vpass，并且要施加到与设置在与所选页的第二方向(朝着源极线的方向)对应的一侧的页联接的字线Sel WL-1至WL0的通过电压也可被设定为参考通过电压Vpass。
在如图11所示设定通过电压的情况下，如果对所选页执行读电压施加操作，则联接到一条位线的多个存储器单元串当中的未选存储器单元串的沟道可通过参考通过电压Vpass自升压。设置在与第一方向对应的一侧的沟道升压区域的长度与设置在与第一方向对应的一侧的沟道升压区域的长度相似。因此，通过将低于第二偏移通过电压Vpass_off2的参考通过电压Vpass施加到在第一方向和第二方向上与所选页相邻的页，沟道升压电位电平可降低。由此，可防止HCI现象。
图12是用于描述根据本公开的实施方式的要施加到未选页的通过电压的图。
将参照图7、图8和图12描述当所选页位于存储器单元串的上端时要施加到未选页的通过电压。
如果在读操作期间所选页被包括在上页中，则要施加到与在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL+1和Sel WL+2的通过电压可被设定为第一偏移通过电压Vpass_offset1，如图7所示。另外，要施加到与在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL-1和SelWL-2的通过电压可被设定为第二偏移通过电压Vpass_offset2，并且要施加到与其它未选页联接的字线WL0、WL1、…、WLc、…、WLn的通过电压可被设定为参考通过电压Vpass。参考通过电压Vpass、第一偏移通过电压Vpass_offset1和第二偏移通过电压Vpass_offset2的电位电平可按阶梯状图案增加并且在各个设定的平坦时段期间施加。例如，第一偏移通过电压Vpass_offset1的平坦时段A可被设定为比参考通过电压Vpass的平坦时段B短的时段。第二偏移通过电压Vpass_offset2的平坦时段C可被设定为比参考通过电压Vpass的平坦时段C长的时段。
在如图7和图12所示设定通过电压的情况下，如果对所选页执行读电压施加操作，则在联接到一条位线的多个存储器单元串当中的未选存储器单元串的沟道上可能发生自升压现象，如图8所示。换言之，与所选存储器单元串共享字线的未选存储器单元串可通过施加到所选存储器单元串的第一偏移通过电压Vpass_offset1、第二偏移通过电压Vpass_offset2和参考通过电压Vpass自升压。与基于要施加读电压Vread的所选存储器单元Csel设置在第一方向上的存储器单元Csel+1至Cn对应的沟道的升压区域可具有相对高的升压电位电平，因为该升压区域的长度比与设置在第二方向上的存储器单元Csel-1至C0对应的沟道的升压区域的长度短。因此，可能导致在所选存储器单元Csel的下沟道区域中出现热载流子并且其被注入到在第一方向上相邻的沟道区域中的热载流子注入(HCI)现象。为了克服上述问题，如果具有比参考通过电压Vpass的平坦时段B短的平坦时段A的第一偏移通过电压Vpass_offset1被施加到在第一方向上与所选存储器单元Csel相邻的存储器单元Csel+1和Csel+2，则沟道的升压电位电平可如图8的虚线所示下降。因此，在读操作期间未选存储器串的HCI现象可减轻。
将参照图9、图10和图12描述当所选页位于存储器单元串的下端时要施加到未选页的通过电压。
如果在读操作期间所选页被包括在下页中，则要施加到与在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL+1和Sel WL+2的通过电压可被设定为第二偏移通过电压Vpass_offset2，如图9所示。另外，要施加到与在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL-1和SelWL-2的通过电压可被设定为第一偏移通过电压Vpass_offset1，并且要施加到与其它未选页联接的字线WL0、…、WLc、…、WLn-1和WLn的通过电压可被设定为参考通过电压Vpass。参考通过电压Vpass、第一偏移通过电压Vpass_offset1和第二偏移通过电压Vpass_offset2的电位电平可按阶梯状图案增加并在各个设定的平坦时段期间被施加。例如，第一偏移通过电压Vpass_offset1的平坦时段A可被设定为比参考通过电压Vpass的平坦时段B短的时段。第二偏移通过电压Vpass_offset2的平坦时段C可被设定为比参考通过电压Vpass的平坦时段C长的时段。
在如图9和图12所示设定通过电压的情况下，如果对所选页执行读电压施加操作，则在联接到一条位线的多个存储器单元串当中的未选存储器单元串的沟道上可能发生自升压现象，如图10所示。换言之，与所选存储器单元串共享字线的未选存储器单元串可通过施加到所选存储器单元串的第一偏移通过电压Vpass_offset1、第二偏移通过电压Vpass_offset2和参考通过电压Vpass自升压。与基于要施加读电压Vread的所选存储器单元Csel设置在第二方向上的存储器单元Csel-1至C0对应的沟道的升压区域可具有相对高的升压电位电平，因为该升压区域的长度比与设置在第一方向上的存储器单元Csel+1至Cn对应的沟道的升压区域的长度短。因此，可能导致在所选存储器单元Csel的下沟道区域中出现热载流子并且其被注入到在第二方向上相邻的沟道区域中的HCI现象。为了克服上述问题，如果具有比参考通过电压Vpass的平坦时段B短的平坦时段A的第一偏移通过电压Vpass_offset1被施加到在第二方向上与所选存储器单元Csel相邻的存储器单元Csel-11和Csel-2，则沟道的升压电位电平可如图10的虚线所示下降。因此，在读操作期间未选存储器串的HCI现象可减轻。
图13是用于描述根据本公开的实施方式的要施加到未选页的通过电压的图。
将参照图7、图8和图13描述当所选页位于存储器单元串的上端时要施加到未选页的通过电压。
如果在读操作期间所选页被包括在上页中，则要施加到与在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL+1和Sel WL+2的通过电压可被设定为第一偏移通过电压Vpass_offset1，如图7所示。另外，要施加到与在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL-1和SelWL-2的通过电压可被设定为第二偏移通过电压Vpass_offset2，并且要施加到与其它未选页联接的字线WL0、WL1、…、WLc、…、WLn的通过电压可被设定为参考通过电压Vpass。参考通过电压Vpass、第一偏移通过电压Vpass_offset1和第二偏移通过电压Vpass_offset2的电位电平可按阶梯状图案增加并在各个设定的平坦时段期间被施加。例如，第一偏移通过电压Vpass_offset1的电位D可低于参考通过电压Vpass的电位E。第二偏移通过电压Vpass_offset2的电位F可高于参考通过电压Vpass的电位E。此外，第一偏移通过电压Vpass_offset1的平坦时段可被设定为比参考通过电压Vpass的平坦时段短的时段。第二偏移通过电压Vpass_offset2的平坦时段可被设定为比参考通过电压Vpass的平坦时段长的时段。
在如图7和图13所示设定通过电压的情况下，如果对所选页执行读电压施加操作，则在联接到一条位线的多个存储器单元串当中的未选存储器单元串的沟道上可能发生自升压现象，如图8所示。换言之，与所选存储器单元串共享字线的未选存储器单元串可通过施加到所选存储器单元串的第一偏移通过电压Vpass_offset1、第二偏移通过电压Vpass_offset2和参考通过电压Vpass自升压。与基于要施加读电压Vread的所选存储器单元Csel设置在第一方向上的存储器单元Csel+1至Cn对应的沟道的升压区域可具有相对高的升压电位电平，因为该升压区域的长度比与设置在第二方向上的存储器单元Csel-1至C0对应的沟道的升压区域的长度短。因此，可能导致在所选存储器单元Csel的下沟道区域中出现热载流子并且其被注入到在第一方向上相邻的沟道区域中的热载流子注入(HCI)现象。为了克服上述问题，如果具有比参考通过电压Vpass的电位E低的电位D并且具有比参考通过电压Vpass的平坦时段B短的平坦时段A的第一偏移通过电压Vpass_offset1被施加到在第一方向上与所选存储器单元Csel相邻的存储器单元Csel+1和Csel+2，则沟道的升压电位电平可如图8的虚线所示下降。因此，在读操作期间未选存储器串的HCI现象可减轻。
将参照图9、图10和图13描述当所选页位于存储器单元串的下端时要施加到未选页的通过电压。
如果在读操作期间所选页被包括在下页中，则要施加到与在第一方向(朝着位线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL+1和Sel WL+2的通过电压可被设定为第二偏移通过电压Vpass_offset2，如图9所示。另外，要施加到与在第二方向(朝着源极线的方向)上与所选页相邻的至少一个或更多个页联接的字线Sel WL-1和SelWL-2的通过电压可被设定为第一偏移通过电压Vpass_offset1，并且要施加到与其它未选页联接的字线WL0、…、WLc、…、WLn-1和WLn的通过电压可被设定为参考通过电压Vpass。参考通过电压Vpass、第一偏移通过电压Vpass_offset1和第二偏移通过电压Vpass_offset2的电位电平可按阶梯状图案增加并在各个设定的平坦时段期间被施加。例如，第一偏移通过电压Vpass_offset1的电位D可低于参考通过电压Vpass的电位E。第二偏移通过电压Vpass_offset2的电位F可高于参考通过电压Vpass的电位E。此外，第一偏移通过电压Vpass_offset1的平坦时段可被设定为比参考通过电压Vpass的平坦时段短的时段。第二偏移通过电压Vpass_offset2的平坦时段可被设定为比参考通过电压Vpass的平坦时段长的时段。
在如图9和图13所示设定通过电压的情况下，如果对所选页执行读电压施加操作，则在联接到一条位线的多个存储器单元串当中的未选存储器单元串的沟道上可能发生自升压现象，如图10所示。换言之，与所选存储器单元串共享字线的未选存储器单元串可通过施加到所选存储器单元串的第一偏移通过电压Vpass_offset1、第二偏移通过电压Vpass_offset2和参考通过电压Vpass自升压。与基于要施加读电压Vread的所选存储器单元Csel设置在第二方向上的存储器单元Csel-1至C0对应的沟道的升压区域可具有相对高的升压电位电平，因为该升压区域的长度比与设置在第一方向上的存储器单元Csel+1至Cn对应的沟道的升压区域的长度短。因此，可能导致在所选存储器单元Csel的下沟道区域中出现热载流子并且其被注入到在第二方向上相邻的沟道区域中的HCI现象。为了克服上述问题，如果具有比参考通过电压Vpass的电位E低的电位D并且具有比参考通过电压Vpass的平坦时段B短的平坦时段A的第一偏移通过电压Vpass_offset1被施加到在第二方向上与所选存储器单元Csel相邻的存储器单元Csel-11和Csel-2，则沟道的升压电位电平可如图10的虚线所示下降。因此，在读操作期间未选存储器串的HCI现象可减轻。
图14是示出包括图1的半导体存储器装置的存储器系统1000的框图。
参照图14，存储器系统1000可包括半导体存储器装置100和控制器1100。
半导体存储器装置100可具有与参照图1描述的半导体存储器装置相同的配置和操作。以下，将省略重复的说明。
控制器1100联接到主机和半导体存储器装置100。控制器1100可响应于来自主机的请求而访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读操作、写操作、擦除操作和后台操作。控制器1100可提供半导体存储器装置100与主机之间的接口。控制器1100可驱动用于控制半导体存储器装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可用作处理单元1120的操作存储器、半导体存储器装置100与主机之间的高速缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理单元1120可控制控制器1100的总体操作。另外，控制器1100可在写操作期间暂时存储从主机提供的程序数据。
主机接口1130可包括用于在主机和控制器1100之间执行数据交换的协议。在实施方式中，控制器1100可通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议以及专用协议的各种接口协议中的至少一种来与主机通信。
存储器接口1140可与半导体存储器装置100接口。例如，存储器接口可包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可控制半导体存储器装置100根据来自纠错块1150的检错结果来调节读电压并执行重读。在实施方式中，纠错块1250可作为控制器1100的组件来提供。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可被集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可包括被配置为将数据存储在半导体存储器中的存储装置。当存储器系统1000用作SSD时，联接到存储器系统2000的主机的操作速度可显著改进。
在实施方式中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等的电子装置的各种元件之一来提供。
在实施方式中，半导体存储器装置100或存储器系统1000可被嵌入在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可按诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的类型来封装。
图15是示出图14的存储器系统2000的应用的示例的框图。
参照图15，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个存储器芯片。这些半导体存储器芯片可被分成多个组。
在图15中，示出了多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可具有与参照图1描述的半导体存储器装置100的组件相同的配置和操作。
各个组可通过一个公共通道来与控制器2200通信。控制器2200具有与参照图14描述的控制器1100相同的配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图16是示出包括参照图15所示的存储器系统2000的计算系统3000的框图。
参照图16，计算系统3000包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据可被存储在存储器系统2000中。
在图16中，半导体存储器装置2100被示出为通过控制器2200联接到系统总线3500。此外，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由CPU 3100和RAM 3200执行。
在图16中，示出使用参照图15描述的存储器系统2000。然而，存储器系统2000可由参照图14描述的存储器系统1000代替。在实施方式中，计算系统3000可包括参照图15和图14描述的存储器系统1000和2000中的全部。
在本公开的各种实施方式中，在半导体存储器装置的读操作期间，可通过调节要施加到与所选页相邻的页的通过电压来减轻读干扰现象。
尽管出于例示性目的公开了本公开的实施方式的示例，但本领域技术人员将理解，可进行各种修改、添加和替换。因此，本公开的范围必须由所附权利要求以及权利要求的等同物限定，而非由前面的描述限定。
相关申请的交叉引用
本申请要求2020年2月5日提交于韩国知识产权局的韩国专利申请号10-2020-0013895的优先权，其完整公开通过引用并入本文。

Claims (40)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储块，该存储块包括上页、中央页和下页；
外围电路，该外围电路被配置为对所述存储块执行读操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述读操作，并且控制所述外围电路使得在所述读操作期间，基于多个页当中的所选页的位置，要施加到在第一方向上与所述所选页相邻设置的第一相邻页的通过电压不同于要施加到在第二方向上与所述所选页相邻设置的第二相邻页的通过电压。
2.根据权利要求1所述的半导体存储器装置，其中，当所述所选页被包括在所述上页中时，所述控制逻辑控制所述外围电路将第一偏移通过电压施加到所述第一相邻页并且将第二偏移通过电压施加到所述第二相邻页。
3.根据权利要求2所述的半导体存储器装置，其中，当所述所选页被包括在所述上页中时，所述控制逻辑控制所述外围电路将参考通过电压施加到所述多个页当中的所述所选页、所述第一相邻页和所述第二相邻页以外的页。
4.根据权利要求3所述的半导体存储器装置，其中，所述第一偏移通过电压低于所述第二偏移通过电压。
5.根据权利要求4所述的半导体存储器装置，其中，所述参考通过电压高于所述第一偏移通过电压并且低于所述第二偏移通过电压。
6.根据权利要求5所述的半导体存储器装置，其中，当所述所选页被包括在所述下页中时，所述控制逻辑控制所述外围电路将所述第二偏移通过电压施加到所述第一相邻页并且将所述第一偏移通过电压施加到所述第二相邻页。
7.根据权利要求6所述的半导体存储器装置，其中，当所述所选页被包括在所述下页中时，所述控制逻辑控制所述外围电路将所述参考通过电压施加到所述多个页当中的所述所选页、所述第一相邻页和所述第二相邻页以外的页。
8.根据权利要求5所述的半导体存储器装置，其中，当所述所选页被包括在所述中央页中时，所述控制逻辑控制所述外围电路将所述参考通过电压施加到所述多个页当中的所述所选页以外的未选页。
9.根据权利要求1所述的半导体存储器装置，
其中，所述存储块包括设置在源极线和位线之间的多个存储器单元串，并且
其中，所述上页对应于包括在所述存储块中的所述存储器单元串的上端中所包括的存储器单元，所述中央页对应于所述存储器单元串的中央部分中所包括的存储器单元，并且所述下页对应于所述存储器单元串的下端中所包括的存储器单元。
10.根据权利要求9所述的半导体存储器装置，其中，所述第一方向对应于朝着所述位线的方向，并且所述第二方向对应于朝着所述源极线的方向。
11.一种半导体存储器装置，该半导体存储器装置包括：
存储块，该存储块包括多个页；
外围电路，该外围电路被配置为对所述存储块执行读操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述读操作，其中，在所述读操作期间，当所述多个页中的所选页对应于存储器单元串的上端时，所述控制逻辑将要施加到在第一方向上与所述所选页相邻设置的第一相邻页的通过电压设定为第一偏移通过电压，并且将要施加到在第二方向上与所述所选页相邻设置的第二相邻页的通过电压设定为高于所述第一偏移通过电压的第二偏移通过电压。
12.根据权利要求11所述的半导体存储器装置，其中，当所述所选页对应于所述存储器单元串的下端时，所述控制逻辑将要施加到所述第一相邻页的所述通过电压设定为所述第二偏移通过电压并且将要施加到所述第二相邻页的所述通过电压设定为所述第一偏移通过电压。
13.根据权利要求11所述的半导体存储器装置，其中，当所述所选页对应于所述存储器单元串的中央部分时，所述控制逻辑将要施加到所述第一相邻页的通过电压和要施加到所述第二相邻页的通过电压设定为高于所述第一偏移通过电压且低于所述第二偏移通过电压的参考通过电压。
14.根据权利要求11所述的半导体存储器装置，其中，所述第一方向对应于从所述所选页朝着位线的方向，并且所述第二方向对应于从所述所选页朝着源极线的方向。
15.一种操作半导体存储器装置的方法，该方法包括以下步骤：
在对包括多个页的存储块的读操作期间，设定与在第一方向上与所选页相邻设置的第一相邻页对应的第一通过电压；
设定与在第二方向上与所述所选页相邻设置的第二相邻页对应的第二通过电压；以及
将读电压施加到所述所选页，并且将所述第一通过电压和所述第二通过电压分别施加到所述第一相邻页和所述第二相邻页，
其中，在设定所述第一通过电压和所述第二通过电压时，所述第一通过电压的电压值和所述第二通过电压的电压值根据所述所选页的位置而变化。
16.根据权利要求15所述的方法，
其中，所述多个页被分成上页、中央页和下页，并且
其中，当所述所选页被包括在所述上页中时，所述第一通过电压被设定为第一偏移通过电压，并且所述第二通过电压被设定为高于所述第一偏移通过电压的第二偏移通过电压。
17.根据权利要求16所述的方法，其中，当所述所选页被包括在所述下页中时，所述第一通过电压被设定为第二偏移通过电压，并且所述第二通过电压被设定为所述第一偏移通过电压。
18.根据权利要求16所述的方法，其中，当所述所选页被包括在所述中央页中时，所述第一通过电压和所述第二通过电压被设定为高于所述第一偏移通过电压且低于所述第二偏移通过电压的参考通过电压。
19.根据权利要求16所述的方法，
其中，所述存储块包括设置在源极线和位线之间的多个存储器单元串，并且
其中，所述上页对应于包括在所述存储块中的所述存储器单元串的上端中所包括的存储器单元，所述中央页对应于所述存储器单元串的中央部分中所包括的存储器单元，并且所述下页对应于所述存储器单元串的下端中所包括的存储器单元。
20.根据权利要求19所述的方法，其中，所述第一方向对应于朝着所述位线的方向，并且所述第二方向对应于朝着所述源极线的方向。
21.一种半导体存储器装置，该半导体存储器装置包括：
存储块，该存储块包括多个页；
外围电路，该外围电路被配置为对所述存储块执行读操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述读操作，其中，在所述读操作期间，当所述多个页中的所选页对应于存储器单元串的上端时，所述控制逻辑将要施加到在第一方向上与所述所选页相邻设置的第一相邻页的通过电压设定为第一偏移通过电压，并且将要施加到在第二方向上与所述所选页相邻设置的第二相邻页的通过电压设定为第二偏移通过电压，所述第二偏移通过电压具有比所述第一偏移通过电压的第一平坦时段长的第二平坦时段。
22.根据权利要求21所述的半导体存储器装置，其中，当所述所选页对应于所述存储器单元串的下端时，所述控制逻辑将要施加到所述第一相邻页的所述通过电压设定为所述第二偏移通过电压，并且将要施加到所述第二相邻页的所述通过电压设定为所述第一偏移通过电压。
23.根据权利要求21所述的半导体存储器装置，其中，所述控制逻辑将要施加到所述多个页当中的所述所选页、所述第一相邻页和所述第二相邻页以外的页的通过电压设定为参考通过电压。
24.根据权利要求23所述的半导体存储器装置，其中，所述参考通过电压的第三平坦时段比所述第一平坦时段长并且比所述第二平坦时段短。
25.根据权利要求21所述的半导体存储器装置，其中，所述第一方向对应于从所述所选页朝着位线的方向，并且所述第二方向对应于从所述所选页朝着源极线的方向。
26.一种半导体存储器装置，该半导体存储器装置包括：
存储块，该存储块包括上页、中央页和下页；
外围电路，该外围电路被配置为对所述存储块执行读操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路执行所述读操作，并且控制所述外围电路使得在所述读操作期间，基于多个页当中的所选页的位置，要施加到在第一方向上与所述所选页相邻设置的第一相邻页的通过电压和要施加到在第二方向上与所述所选页相邻设置的第二相邻页的通过电压具有不同的电位电平和平坦时段。
27.根据权利要求26所述的半导体存储器装置，其中，当所述所选页被包括在所述上页中时，所述控制逻辑控制所述外围电路将第一偏移通过电压施加到所述第一相邻页并且将第二偏移通过电压施加到所述第二相邻页。
28.根据权利要求27所述的半导体存储器装置，其中，当所述所选页被包括在所述上页中时，所述控制逻辑控制所述外围电路将参考通过电压施加到所述多个页当中的所述所选页、所述第一相邻页和所述第二相邻页以外的页。
29.根据权利要求28所述的半导体存储器装置，其中，所述第一偏移通过电压的电位低于所述第二偏移通过电压的电位，并且所述第一偏移通过电压的第一平坦时段比所述第二偏移通过电压的第二平坦时段短。
30.根据权利要求29所述的半导体存储器装置，其中，所述第一偏移通过电压的电位低于所述参考通过电压的电位，并且所述第一平坦时段比所述参考通过电压的平坦时段短。
31.根据权利要求29所述的半导体存储器装置，其中，所述第二偏移通过电压的电位高于所述参考通过电压的电位，并且所述第二平坦时段比所述参考通过电压的平坦时段长。
32.根据权利要求31所述的半导体存储器装置，其中，当所述所选页被包括在所述下页中时，所述控制逻辑控制所述外围电路将所述第二偏移通过电压施加到所述第一相邻页并且将所述第一偏移通过电压施加到所述第二相邻页。
33.根据权利要求26所述的半导体存储器装置，其中，所述第一方向对应于朝着位线的方向，并且所述第二方向对应于朝着源极线的方向。
34.一种操作半导体存储器装置的方法，该方法包括以下步骤：
在对包括多个页的存储块的读操作期间，设定与在第一方向上与所选页相邻设置的第一相邻页对应的第一通过电压；
设定与在第二方向上与所述所选页相邻设置的第二相邻页对应的第二通过电压；以及
将读电压施加到所述所选页，并且将所述第一通过电压和所述第二通过电压分别施加到所述第一相邻页和所述第二相邻页，
其中，在设定所述第一通过电压和所述第二通过电压时，所述第一通过电压的平坦时段的长度和所述第二通过电压的平坦时段的长度根据所述所选页的位置而变化。
35.根据权利要求34所述的方法，其中，在设定所述第一通过电压和所述第二通过电压时，所述第一通过电压的电位和所述第二通过电压的电位根据所述所选页的位置而变化。
36.根据权利要求35所述的方法，
其中，所述多个页被分成上页、中央页和下页，并且
其中，当所述所选页被包括在所述上页中时，所述第一通过电压被设定为第一偏移通过电压，并且所述第二通过电压被设定为高于所述第一偏移通过电压的第二偏移通过电压。
37.根据权利要求36所述的方法，其中，当所述所选页被包括在所述下页中时，所述第一通过电压被设定为第二偏移通过电压，并且所述第二通过电压被设定为第一偏移通过电压。
38.根据权利要求37所述的方法，其中，所述第一偏移通过电压的电位电平低于所述第二偏移通过电压的电位电平。
39.根据权利要求37所述的方法，其中，所述第一偏移通过电压的第一平坦时段比所述第二偏移通过电压的第二平坦时段短。
40.根据权利要求34所述的方法，其中，所述第一方向对应于朝着位线的方向，并且所述第二方向对应于朝着源极线的方向。
CN202010823760.8A 2020-02-05 2020-08-17 半导体存储器装置和操作该半导体存储器装置的方法 Active CN113223581B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200013895A KR20210099936A (ko) 2020-02-05 2020-02-05 반도체 메모리 장치 및 이의 동작 방법
KR10-2020-0013895 2020-02-05

Publications (2)

Publication Number Publication Date
CN113223581A true CN113223581A (zh) 2021-08-06
CN113223581B CN113223581B (zh) 2024-07-23

Family

ID=77062885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010823760.8A Active CN113223581B (zh) 2020-02-05 2020-08-17 半导体存储器装置和操作该半导体存储器装置的方法

Country Status (3)

Country Link
US (2) US11302404B2 (zh)
KR (1) KR20210099936A (zh)
CN (1) CN113223581B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022205268A1 (en) * 2021-04-01 2022-10-06 Yangtze Memory Technologies Co., Ltd. Programming for three-dimensional nand memory
TWI813498B (zh) * 2022-11-07 2023-08-21 群聯電子股份有限公司 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120020165A1 (en) * 2010-07-23 2012-01-26 Kabushiki Kaisha Toshiba Semiconductor storage device and control method thereof
US20120163096A1 (en) * 2010-12-28 2012-06-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling the same
KR20120098080A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 불휘발성 메모리 장치와 이를 포함하는 메모리 시스템
US20150085576A1 (en) * 2013-09-23 2015-03-26 SK Hynix Inc. Semiconductor memory apparatus
US20160019971A1 (en) * 2014-07-17 2016-01-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
CN106169306A (zh) * 2015-05-20 2016-11-30 爱思开海力士有限公司 半导体存储器件及其操作方法
CN109427380A (zh) * 2017-08-30 2019-03-05 爱思开海力士有限公司 半导体存储器装置及其操作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150034552A (ko) 2013-09-26 2015-04-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102645740B1 (ko) * 2018-10-30 2024-03-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120020165A1 (en) * 2010-07-23 2012-01-26 Kabushiki Kaisha Toshiba Semiconductor storage device and control method thereof
US20120163096A1 (en) * 2010-12-28 2012-06-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling the same
KR20120098080A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 불휘발성 메모리 장치와 이를 포함하는 메모리 시스템
US20150085576A1 (en) * 2013-09-23 2015-03-26 SK Hynix Inc. Semiconductor memory apparatus
US20160019971A1 (en) * 2014-07-17 2016-01-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
CN106169306A (zh) * 2015-05-20 2016-11-30 爱思开海力士有限公司 半导体存储器件及其操作方法
CN109427380A (zh) * 2017-08-30 2019-03-05 爱思开海力士有限公司 半导体存储器装置及其操作方法

Also Published As

Publication number Publication date
KR20210099936A (ko) 2021-08-13
US11302404B2 (en) 2022-04-12
US11557355B2 (en) 2023-01-17
CN113223581B (zh) 2024-07-23
US20220180951A1 (en) 2022-06-09
US20210241838A1 (en) 2021-08-05

Similar Documents

Publication Publication Date Title
CN106057237B (zh) 半导体存储器件及其操作方法
CN104835524B (zh) 半导体存储器件及其操作方法
US10296226B2 (en) Control logic, semiconductor memory device, and operating method
US9899093B2 (en) Semiconductor memory device having memory strings coupled to bit lines and operating method thereof
CN109427380B (zh) 半导体存储器装置及其操作方法
US10515711B2 (en) Semiconductor memory device and operating method thereof for controlling operating voltages
US10790006B2 (en) Semiconductor memory device and operating method thereof
US10020057B2 (en) Semiconductor memory device and operating method thereof with a connection control transistor operation voltage adjusted
US11257554B2 (en) Semiconductor memory device and method with selection transistor programming and verification mechanism
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
US9607711B1 (en) Semiconductor memory device and operating method thereof
KR20170111081A (ko) 반도체 메모리 장치 및 이의 동작 방법
CN108694981B (zh) 半导体存储装置及其操作方法
KR20180013127A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170073980A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US11557355B2 (en) Semiconductor memory device and method of operating the semiconductor memory device
CN115705885A (zh) 半导体存储器装置及其操作方法
KR102348094B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US10839912B2 (en) Semiconductor memory device, memory system including the semiconductor memory device, and operating method thereof
US20240004558A1 (en) Semiconductor memory device and method of operating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant