KR20210099936A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 상단부 페이지들, 중단부 페이지, 하단부 페이지들을 포함하는 메모리 블록; 상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지의 위치에 따라 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압과 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압을 서로 상이하도록 제어하는 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리 장치는 메모리 셀 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 메모리 셀 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
3차원 반도체 장치는 2차원 반도체 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 메모리 셀 스트링들을 포함한다. 메모리 셀 스트링들은 비트 라인과 소스 라인 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명의 실시 예는 반도체 메모리 장치의 리드 동작시 리드 디스터브 현상을 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 상단부 페이지들, 중단부 페이지, 하단부 페이지들을 포함하는 메모리 블록; 상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지의 위치에 따라 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압과 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압을 서로 상이하도록 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 페이지들을 포함하는 메모리 블록; 상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지가 메모리 셀 스트링의 상단부에 대응할 경우 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압을 제1 오프셋 패스 전압으로 설정하고, 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압을 상기 제1 오프셋 패스 전압보다 높은 제2 오프셋 패스 전압으로 설정하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 페이지들을 포함하는 메모리 블록에 대한 리드 동작 시, 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 대응하는 제1 패스 전압을 설정하는 단계; 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 대응하는 제2 패스 전압을 설정하는 단계; 및 상기 선택된 페이지에 리드 전압을 인가하고, 상기 제1 인접 페이지들 및 상기 제2 인접 페이지들 각각에 상기 제1 패스 전압 및 상기 제2 패스 전압을 인가하는 단계를 포함하며, 상기 제1 패스 전압 및 상기 제2 패스 전압을 설정하는 단계는 상기 선택된 페이지의 위치에 따라 상기 제1 패스 전압 및 상기 제2 패스 전압의 전압 값이 변화된다.
다수의 페이지들을 포함하는 메모리 블록; 상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지가 메모리 셀 스트링의 상단부에 대응할 경우 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압을 제1 오프셋 패스 전압으로 설정하고, 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압을 상기 제1 오프셋 패스 전압의 제1 플랫 구간보다 긴 제2 플랫 구간을 가지는 제2 오프셋 패스 전압으로 설정하는 제어 로직을 포함한다.
상단부 페이지들, 중단부 페이지, 하단부 페이지들을 포함하는 메모리 블록; 상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지의 위치에 따라 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압과 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압은 서로 상이한 전위 레벨 및 플랫 구간을 가지도록 제어하는 제어 로직을 포함한다.
다수의 페이지들을 포함하는 메모리 블록에 대한 리드 동작 시, 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 대응하는 제1 패스 전압을 설정하는 단계; 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 대응하는 제2 패스 전압을 설정하는 단계; 및 상기 선택된 페이지에 리드 전압을 인가하고, 상기 제1 인접 페이지들 및 상기 제2 인접 페이지들 각각에 상기 제1 패스 전압 및 상기 제2 패스 전압을 인가하는 단계를 포함하며, 상기 제1 패스 전압 및 상기 제2 패스 전압을 설정하는 단계는 상기 선택된 페이지의 위치에 따라 상기 제1 패스 전압 및 상기 제2 패스 전압의 플랫 구간 길이가 변화된다.
본 기술에 따르면, 반도체 메모리 장치의 리드 동작 시 선택된 페이지와 인접한 페이지들에 인가되는 패스 전압을 조절하여 리드 디스터브 현상을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블록도이다.
도 3은 본 발명에 따른 메모리 블록에 포함된 메모리 셀 스트링을 설명하기 위한 입체도이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 6은 도 5의 단계 S520를 보다 상세하게 설명하기 위한 순서도이다.
도 7 및 도 8은 선택된 페이지가 메모리 셀 스트링의 상단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
도 9 및 도 10은 선택된 페이지가 메모리 셀 스트링의 하단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
도 11은 선택된 페이지가 메모리 셀 스트링의 중단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
도 13은 본 발명의 또 다른 실시 예에 따른 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
도 14는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 15는 도 14의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 하나의 워드 라인에 연결된 메모리 셀들을 하나의 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다.
또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀 스트링을 포함한다. 다수의 메모리 셀 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로(160)로서 동작한다.
어드레스 디코더(120)는 워드 라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 리드 동작 시 전압 생성부(150)에서 생성된 리드 전압(Vread), 기준 패스 전압(Vpass), 제1 오프셋 패스 전압(Vpass_offset1), 및 제2 오프셋 패스 전압(Vpass_offset2)을 수신된 어드레스(ADDR)에 따라 메모리 셀 어레이(110)의 워드 라인들(WLs)에 전달한다.
예를 들어 어드레스 디코더(120)는 리드 동작 시 워드 라인들(WLs) 중 선택된 워드 라인에 리드 전압(Vread)을 인가하고, 선택된 워드 라인과 인접한 워드 라인들에 제1 오프셋 패스 전압(Vpass_offset1) 또는 제2 오프셋 패스 전압(Vpass_offset2)을 인가하고, 나머지 비 선택된 워드 라인들에 기준 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
리드 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작시 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 리드 동작을 제어하도록 구성된다.
제어 로직(140)은 리드 동작 시 선택된 페이지에 포함된 다수의 메모리 셀들에 대해 리드 동작을 수행하도록 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)를 제어한다. 또한 제어 로직(140)은 리드 동작 시 선택된 페이지의 물리적 위치에 따라 선택된 페이지와 제1 방향으로 인접한 적어도 하나 이상의 페이지들에 제1 오프셋 패스 전압(Vpass_offset1) 또는 제2 오프셋 패스 전압(Vpass_offset2)을 인가하도록 어드레스 디코더(120)를 제어할 수 있다. 또한 제어 로직(140)은 리드 동작 시 선택된 페이지의 물리적 위치에 따라 선택된 페이지와 제2 방향으로 인접한 적어도 하나 이상의 페이지들에 제1 오프셋 패스 전압(Vpass_offset1) 또는 제2 오프셋 패스 전압(Vpass_offset2)을 인가하도록 어드레스 디코더(120)를 제어한다. 예를 들어, 리드 동작 시 제어 로직(140)은 선택된 페이지가 메모리 셀 스트링의 상단부에 위치할 경우, 선택된 페이지와 제1 방향으로 인접한 적어도 하나 이상의 페이지들에 제1 오프셋 패스 전압(Vpass_offset1)을 인가하고 제2 방향으로 인접한 적어도 하나 이상의 페이지들에 제2 오프셋 패스 전압(Vpass_offset2)을 인가하도록 어드레스 디코더(120)를 제어한다. 또한, 리드 동작 시 제어 로직(140)은 선택된 페이지가 메모리 셀 스트링의 하단부에 위치할 경우, 선택된 페이지와 제1 방향으로 인접한 적어도 하나 이상의 페이지들에 제2 오프셋 패스 전압(Vpass_offset2)을 인가하고 제2 방향으로 인접한 적어도 하나 이상의 페이지들에 제1 오프셋 패스 전압(Vpass_offset1)을 인가하도록 어드레스 디코더(120)를 제어한다. 또한, 리드 동작 시 제어 로직(140)은 선택된 페이지가 메모리 셀 스트링의 중단부에 위치할 경우, 선택된 페이지를 제외한 모든 비 선택된 페이지들에 기준 패스 전압(Vpass)을 인가하도록 어드레스 디코더(120)를 제어한다. 제1 방향은 비트 라인쪽 방향이며, 제2 방향은 소스 라인쪽 방향일 수 있다.
전압 생성부(150)는 리드 동작시 제어 로직(140)의 제어에 따라 리드 전압(Vread), 기준 패스 전압(Vpass), 제1 오프셋 패스 전압(Vpass_offset1) 및 제2 오프셋 패스 전압(Vpass_offset2)을 생성하여 출력한다. 제1 오프셋 패스 전압(Vpass_offset1)은 기준 패스 전압(Vpass)보다 전위가 낮으며, 제2 오프셋 패스 전압(Vpass_offset2)은 기준 패스 전압(Vpass)보다 전위가 높을 수 있다.
기준 패스 전압(Vpass), 제1 오프셋 패스 전압(Vpass_offset1) 및 제2 오프셋 패스 전압(Vpass_offset2)은 계단 형태로 전위 레벨이 상승하여 각 설정된 플랫 구간(flat) 동안 인가될 수 있다. 제1 오프셋 패스 전압(Vpass_offset1)의 플랫 구간은 기준 패스 전압(Vpass)의 플랫 구간보다 짧게 설정될 수 있으며, 제2 오프셋 패스 전압(Vpass_offset2)의 플랫 구간은 기준 패스 전압(Vpass)의 플랫 구간보다 길게 설정될 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 다수의 메모리 셀들을 포함한다. 이러한 다수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 5를 참조하여 더 상세히 설명된다.
도 3은 본 발명에 따른 메모리 블록에 포함된 메모리 셀 스트링을 설명하기 위한 입체도이다.
도 3을 참조하면, 반도체 기판 상에 소스 라인(SL)이 형성된다. 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트 라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SSL, WL0~WLn, DSL)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SSL, WL0~WLn, DSL) 사이에도 위치한다. 다층막은 산화막, 질화막, 및 산화막이 순차적으로 적층된 ONO 구조로 형성될 수 있다.
최하부 도전막은 소스 선택 라인(SSL)이 되고, 최상부 도전막은 드레인 선택 라인(DSL)이 된다. 선택 라인들(SSL, DSL) 사이의 도전막들은 워드 라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SSL, WL0~WLn, DSL)이 다층으로 형성되고, 도전막들(SSL, WL0~WLn, DSL)을 관통하는 수직 채널층(SP)이 비트 라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(DSL)이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 최하부 도전막(SSL)이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성된다. 중간 도전막들(WL0~WLn)이 수직 채널층(SP)을 감싸는 부분들에서 메모리 셀들(MC0~MCn)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 소스 라인(SL)과 비트 라인(BL) 사이에 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)으로 인가되는 소스 제어 전압에 따라 메모리 셀들(C0~Cn)을 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)으로 인가되는 드레인 제어 전압에 따라 메모리 셀들(C0~Cn)을 비트 라인(BL)과 전기적으로 연결시킨다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 4를 참조하면, 하나의 메모리 블록(예를 들어 BLK1)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLK1)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 메모리 셀 스트링들(ST1 내지 STm)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 메모리 셀 스트링들(ST1 내지 STm)에 각각 연결될 수 있고, 소스 라인(SL)은 메모리 셀 스트링들(ST1 내지 STm)에 공통으로 연결될 수 있다. 메모리 셀 스트링들(ST1 내지 STm)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 메모리 셀 스트링(ST1)을 예를 들어 구체적으로 설명하도록 한다.
메모리 셀 스트링(ST1)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(C0 내지 Cn) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 메모리 셀 스트링(ST1)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 다수의 메모리 셀들(C0 내지 Cn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 메모리 셀 스트링들에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 다수의 메모리 셀들(C0 내지 Cn)의 게이트들은 다수의 워드 라인들(WL0~WLn)에 연결될 수 있다. 서로 다른 메모리 셀 스트링들(ST1 내지 STm)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(Page)라 할 수 있다. 따라서, 메모리 블록(BLK1)에는 워드 라인들(WL0~WLn)의 개수만큼의 페이지들(Page)이 포함될 수 있다.
다수의 페이지들 중 메모리 셀 스트링들(ST1 내지 STm)의 중단부에 배치된 페이지, 예를 들어 워드 라인(WLc)에 대응하는 페이지를 중단부 페이지(Center page)로 정의할 수 있고, 중단부 페이지(Center page)와 드레인 선택 라인(DSL) 사이에 배치된 페이지들을 상단부 페이지들(Upper page)로 정의할 수 있고, 중단부 페이지(Center page)와 소스 선택 라인(SSL) 사이에 배치된 페이지들을 하단부 페이지들(Lower page)로 정의할 수 있다. 즉, 메모리 블록(BLK1)에 포함된 다수의 페이지들은 대응하는 메모리 셀 스트링들의 물리적인 위치에 따라 상단부 페이지, 중단부 페이지, 또는 하단부 페이지로 구분될 수 있다.
본 발명의 실시 예에서는 중단부 페이지를 하나의 페이지로 설명하였으나, 적어도 하나 이상의 페이지들을 중단부 페이지로 정의할 수 있다.
도 4에서는 도시되진 않았으나, 하나의 비트 라인에 복수의 메모리 셀 스트링들이 연결될 수 있다. 하나의 비트 라인에 연결된 복수의 메모리 셀 스트링들은 워드 라인들을 공유할 수 있으며, 서로 상이한 드레인 선택 라인에 연결될 수 있다. 리드 동작 시 하나의 비트 라인에 연결된 복수의 메모리 셀 스트링들 중 하나의 메모리 셀 스트링을 선택할 경우 선택할 메모리 셀 스트링에 대응되는 드레인 선택 라인에 턴온 전압을 인가하고, 나머지 비 선택된 메모리 셀 스트링에 대응되는 드레인 선택 라인들에는 턴오프 전압을 인가할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 1 내지 도 5를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하면 다음과 같다.
반도체 메모리 장치(100)는 외부로부터 리드 동작에 대응하는 커맨드(CMD)와 어드레스(ADDR)가 수신되고(S510), 제어 로직(140)은 커맨드(CMD)에 응답하여 어드레스(ADDR)에 대응되는 메모리 블록(예를 들어 BLK1)에 대한 리드 동작을 수행하도록 전압 생성부(150), 어드레스 디코더(120), 읽기 및 쓰기 회로(130)를 제어하기 위한 제어 신호들을 생성하여 출력한다.
먼저 제어 로직(140)은 리드 동작 시 선택된 메모리 블록(BLK1)에 포함된 복수의 페이지들 중 하나의 페이지를 선택하고, 선택된 페이지의 물리적 위치에 따라 선택된 페이지와 인접한 페이지들에 인가하기 위한 패스 전압과 나머지 비 선택된 페이지들에 인가하기 위한 패스 전압을 설정한다(S520).
예를 들어 제어 로직(140)은 선택된 페이지가 상단부 페이지에 포함될 경우, 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 제1 오프셋 패스 전압(Vpass_offset1)으로 설정하고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 제2 오프셋 패스 전압(Vpass_offset2)으로 설정할 수 있다. 또한 제어 로직(140)은 선택된 페이지가 하단부 페이지에 포함될 경우, 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 제2 오프셋 패스 전압(Vpass_offset2)으로 설정하고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 제1 오프셋 패스 전압(Vpass_offset1)으로 설정할 수 있다. 또한 제어 로직(140)은 선택된 페이지가 중단부 페이지에 포함될 경우, 선택된 페이지와 제1 방향(비트 라인쪽 방향) 및 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 기준 패스 전압(Vpass)으로 설정할 수 있다.
선택된 페이지와 인접한 페이지들에 인가될 패스 전압을 설정하는 방법은 후술하는 도 6을 통해 상세하게 설명하도록 한다.
주변 회로(160)는 선택된 페이지에 대한 리드 동작을 수행한다(S520). 예를 들어, 전압 생성부(150)는 제어 로직(140)의 제어에 따라 리드 전압(Vread), 기준 패스 전압(Vpass), 제1 오프셋 패스 전압(Vpass_offset1), 및 제2 오프셋 패스 전압(Vpass_offset2)을 생성한다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 따라 선택된 메모리 블록(BLK1)의 선택된 페이지에 리드 전압(Vread)을 인가하고, 선택된 페이지와 인접한 페이지들에 제1 오프셋 패스 전압(Vpass_offset1), 제2 오프셋 패스 전압(Vpass_offset2) 또는 기준 패스 전압(Vpass)을 인가한다. 읽기 및 쓰기 회로(130)에 포함된 복수의 페이지 버퍼들(PB1~PBm) 각각은 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행한다.
제어 로직(140)은 리드 동작이 수행된 현재 선택된 페이지가 리드 동작에 대응하는 페이지들 중 마지막 페이지인지 확인한다(S540). 현재 선택된 페이지가 리드 동작에 대응하는 마지막 페이지일 경우(예) 리드 동작을 종료하고, 현재 선택된 페이지가 리드 동작에 대응하는 마지막 페이지가 아닐 경우(아니오) 제어 로직(140)은 다음 페이지를 선택하고(S550), 상술한 단계 S520부터 재수행한다.
도 6은 도 5의 단계 S520를 보다 상세하게 설명하기 위한 순서도이다.
도 6을 참조하여, 본 발명의 실시 예에 따른 리드 동작 시 비 선택된 페이지들에 인가되는 패스 전압을 설정하는 방법을 설명하면 다음과 같다.
도 5의 단계 S510 이 후, 제어 로직(140)은 선택된 페이지가 상단부 페이지들에 포함되는지 판단한다(S521).
상술한 단계(S521)의 판단 결과, 선택된 페이지가 상단부 페이지들에 포함될 경우(예), 제어 로직(140)은 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 제1 오프셋 패스 전압(Vpass_offset1)으로 설정하고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 제2 오프셋 패스 전압(Vpass_offset2)으로 설정한다(S522).
상술한 단계(S521)의 판단 결과, 선택된 페이지가 상단부 페이지들에 포함되지 않을 경우(아니오), 제어 로직(140)은 선택된 페이지가 하단부 페이지들에 포함되는지 판단한다(S523).
상술한 단계(S523)의 판단 결과, 선택된 페이지가 하단부 페이지들에 포함될 경우(예), 제어 로직(140)은 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 제2 오프셋 패스 전압(Vpass_offset2)으로 설정하고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들에 인가되는 패스 전압을 제1 오프셋 패스 전압(Vpass_offset1)으로 설정한다(S524).
상술한 단계(S523)의 판단 결과, 선택된 페이지가 하단부 페이지들에 포함되지 않을 경우(아니오), 제어 로직(140)은 선택된 페이지가 중단부 페이지에 포함된다고 판단하고, 선택된 페이지를 제외한 나머지 비 선택된 페이지들에 인가되는 패스 전압을 기준 패스 전압(Vpass)으로 설정한다(S525). 이 후, 도 5의 단계 S530를 수행한다.
도 7 및 도 8은 선택된 페이지가 메모리 셀 스트링의 상단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
리드 동작 시 선택된 페이지가 상단부 페이지들에 포함될 경우, 도 7과 같이 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL+1, Sel WL+2)에 인가되는 패스 전압은 제1 오프셋 패스 전압(Vpass_offset1)으로 설정되고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL-1, Sel WL-2)에 인가되는 패스 전압은 제2 오프셋 패스 전압(Vpass_offset2)으로 설정되고, 나머지 비 선택된 페이지들에 연결된 워드 라인들(WL0, WL1, …, WLc, …, WLn)에 인가되는 패스 전압은 기준 패스 전압(Vpass)으로 설정된다.
상술한 도 7과 같이 패스 전압이 설정된 경우, 선택된 페이지에 대한 리드 전압 인가 동작을 수행하면, 하나의 비트 라인에 연결된 다수의 메모리 셀 스트링들 중 비 선택된 메모리 셀 스트링들의 채널에서는 도 8과 같이 셀프 부스팅 현상이 발생한다. 즉, 선택된 메모리 셀 스트링들과 워드 라인들을 공유하는 비 선택된 메모리 셀 스트링들은 선택된 메모리 셀 스트링들에 인가되는 제1 오프셋 패스 전압(Vpass_offset1), 제2 오프셋 패스 전압(Vpass_offset2), 및 기준 패스 전압(Vpass)에 의해 셀프 부스팅 현상이 발생한다. 리드 전압(Vread)이 인가되는 선택된 메모리 셀(Csel)의 제1 방향에 배치된 메모리 셀들(Csel+1 내지 Cn)의 채널의 부스팅 영역은 제2 방향에 배치된 메모리 셀들(Csel-1 내지 C0)의 부스팅 영역에 비해 길이가 짧으므로 부스팅 전위 레벨이 상대적으로 높을 수 있으며, 이로 인하여 선택된 메모리 셀(Csel)의 하부 채널 영역에서 핫 캐리어가 발생하여 제1 방향으로 인접한 채널 영역으로 주입되는 핫 캐리어 인젝션(Hot Carrier Injection; HCI) 현상이 발생할 수 있다. 이를 개선하기 위하여 제1 방향으로 인접한 메모리 셀들(Csel+1, Csel+2)에 기준 패스 전압(Vpass) 보다 낮은 제1 오프셋 패스 전압(Vpass_offset1)을 인가할 경우 채널의 부스팅 전위 레벨은 도 8의 점선과 같이 하강되며, 이에 따라 리드 동작 시 비 선택된 메모리 스트링들의 HCI 현상이 개선된다.
도 9 및 도 10은 선택된 페이지가 메모리 셀 스트링의 하단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
리드 동작 시 선택된 페이지가 하단부 페이지들에 포함될 경우, 도 9와 같이 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL+1, Sel WL+2)에 인가되는 패스 전압은 제2 오프셋 패스 전압(Vpass_offset2)으로 설정되고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL-1, Sel WL-2)에 인가되는 패스 전압은 제1 오프셋 패스 전압(Vpass_offset1)으로 설정되고, 나머지 비 선택된 페이지들에 연결된 워드 라인들(WL0, …, WLc, …, WLn-1, WLn)에 인가되는 패스 전압은 기준 패스 전압(Vpass)으로 설정된다.
상술한 도 9와 같이 패스 전압이 설정된 경우, 선택된 페이지에 대한 리드 전압 인가 동작을 수행하면, 하나의 비트 라인에 연결된 다수의 메모리 셀 스트링들 중 비 선택된 메모리 셀 스트링들의 채널에서는 도 10과 같이 셀프 부스팅 현상이 발생한다. 즉, 선택된 메모리 셀 스트링들과 워드 라인들을 공유하는 비 선택된 메모리 셀 스트링들은 선택된 메모리 셀 스트링들에 인가되는 제1 오프셋 패스 전압(Vpass_offset1), 제2 오프셋 패스 전압(Vpass_offset2), 및 기준 패스 전압(Vpass)에 의해 셀프 부스팅 현상이 발생한다. 리드 전압(Vread)이 인가되는 선택된 메모리 셀(Csel)의 제2 방향에 배치된 메모리 셀들(Csel-1 내지 C0)의 채널의 부스팅 영역은 제1 방향에 배치된 메모리 셀들(Csel+1 내지 Cn)의 부스팅 영역에 비해 길이가 짧으므로 부스팅 전위 레벨이 상대적으로 높을 수 있으며, 이로 인하여 선택된 메모리 셀(Csel)의 하부 채널 영역에서 핫 캐리어가 발생하여 제2 방향으로 인접한 채널 영역으로 주입되는 HCI 현상이 발생할 수 있다. 이를 개선하기 위하여 제2 방향으로 인접한 메모리 셀들(Csel-11, Csel-2)에 기준 패스 전압(Vpass) 보다 낮은 제1 오프셋 패스 전압(Vpass_offset1)을 인가할 경우 채널의 부스팅 전위 레벨은 도 10의 점선과 같이 하강되며, 이에 따라 리드 동작 시 비 선택된 메모리 스트링들의 HCI 현상이 개선된다.
도 11은 선택된 페이지가 메모리 셀 스트링의 중단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
도 11을 참조하면, 리드 동작 시 선택된 페이지가 중단부 페이지에 포함될 경우, 선택된 페이지의 제1 방향(비트 라인쪽 방향)에 배치된 페이지들과 연결된 워드 라인들(Sel WL+1 내지 WLn)에 인가되는 패스 전압은 기준 패스 전압(Vpass)으로 설정되고, 선택된 페이지의 제2 방향(소스 라인쪽 방향)에 배치된 페이지들과 연결된 워드 라인들(Sel WL-1 내지 WL0)에 인가되는 패스 전압은 기준 패스 전압(Vpass)으로 설정된다.
상술한 도 11과 같이 패스 전압이 설정된 경우, 선택된 페이지에 대한 리드 전압 인가 동작을 수행하면, 하나의 비트 라인에 연결된 다수의 메모리 셀 스트링들 중 비 선택된 메모리 셀 스트링들의 채널은 기준 패스 전압(Vpass)에 의한 셀프 부스팅 현상이 발생하며, 제1 방향의 채널 부스팅 영역의 길이와 제2 방향의 채널 부스팅 영역의 길이는 서로 유사하다. 이에 선택된 페이지와 제1 방향 및 제2 방향으로 인접한 페이지들에도 제2 오프셋 패스 전압(Vpass_off2)보다 낮은 기준 패스 전압(Vpass)을 인가하여 채널 부스팅 전위 레벨을 낮게 형성하여 HCI 현상을 방지할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
도 7, 도 8 및 도 12를 참조하여, 선택된 페이지가 메모리 셀 스트링의 상단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하면 다음과 같다.
리드 동작 시 선택된 페이지가 상단부 페이지들에 포함될 경우, 도 7과 같이 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL+1, Sel WL+2)에 인가되는 패스 전압은 제1 오프셋 패스 전압(Vpass_offset1)으로 설정되고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL-1, Sel WL-2)에 인가되는 패스 전압은 제2 오프셋 패스 전압(Vpass_offset2)으로 설정되고, 나머지 비 선택된 페이지들에 연결된 워드 라인들(WL0, WL1, …, WLc, …, WLn)에 인가되는 패스 전압은 기준 패스 전압(Vpass)으로 설정된다. 이때, 기준 패스 전압(Vpass), 제1 오프셋 패스 전압(Vpass_offset1) 및 제2 오프셋 패스 전압(Vpass_offset2)은 계단 형태로 전위 레벨이 상승하여 각 설정된 플랫 구간(flat) 동안 인가될 수 있다. 예를 들어 제1 오프셋 패스 전압(Vpass_offset1)의 플랫 구간(A)은 기준 패스 전압(Vpass)의 플랫 구간(B)보다 짧게 설정될 수 있으며, 제2 오프셋 패스 전압(Vpass_offset2)의 플랫 구간(C)은 기준 패스 전압(Vpass)의 플랫 구간(B)보다 길게 설정될 수 있다.
상술한 도 7 및 도 12와 같이 패스 전압이 설정된 경우, 선택된 페이지에 대한 리드 전압 인가 동작을 수행하면, 하나의 비트 라인에 연결된 다수의 메모리 셀 스트링들 중 비 선택된 메모리 셀 스트링들의 채널에서는 도 8과 같이 셀프 부스팅 현상이 발생한다. 즉, 선택된 메모리 셀 스트링들과 워드 라인들을 공유하는 비 선택된 메모리 셀 스트링들은 선택된 메모리 셀 스트링들에 인가되는 제1 오프셋 패스 전압(Vpass_offset1), 제2 오프셋 패스 전압(Vpass_offset2), 및 기준 패스 전압(Vpass)에 의해 셀프 부스팅 현상이 발생한다. 리드 전압(Vread)이 인가되는 선택된 메모리 셀(Csel)의 제1 방향에 배치된 메모리 셀들(Csel+1 내지 Cn)의 채널의 부스팅 영역은 제2 방향에 배치된 메모리 셀들(Csel-1 내지 C0)의 부스팅 영역에 비해 길이가 짧으므로 부스팅 전위 레벨이 상대적으로 높을 수 있으며, 이로 인하여 선택된 메모리 셀(Csel)의 하부 채널 영역에서 핫 캐리어가 발생하여 제1 방향으로 인접한 채널 영역으로 주입되는 핫 캐리어 인젝션(Hot Carrier Injection; HCI) 현상이 발생할 수 있다. 이를 개선하기 위하여 제1 방향으로 인접한 메모리 셀들(Csel+1, Csel+2)에 기준 패스 전압(Vpass)의 플랫 구간(B)보다 짧은 플랫 구간(A)을 가지는 제1 오프셋 패스 전압(Vpass_offset1)을 인가할 경우 채널의 부스팅 전위 레벨은 도 8의 점선과 같이 하강되며, 이에 따라 리드 동작 시 비 선택된 메모리 스트링들의 HCI 현상이 개선된다.
도 9, 도 10 및 도 12를 참조하여, 선택된 페이지가 메모리 셀 스트링의 하단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하면 다음과 같다.
리드 동작 시 선택된 페이지가 하단부 페이지들에 포함될 경우, 도 9와 같이 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL+1, Sel WL+2)에 인가되는 패스 전압은 제2 오프셋 패스 전압(Vpass_offset2)으로 설정되고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL-1, Sel WL-2)에 인가되는 패스 전압은 제1 오프셋 패스 전압(Vpass_offset1)으로 설정되고, 나머지 비 선택된 페이지들에 연결된 워드 라인들(WL0, …, WLc, …, WLn-1, WLn)에 인가되는 패스 전압은 기준 패스 전압(Vpass)으로 설정된다. 이때, 기준 패스 전압(Vpass), 제1 오프셋 패스 전압(Vpass_offset1) 및 제2 오프셋 패스 전압(Vpass_offset2)은 계단 형태로 전위 레벨이 상승하여 각 설정된 플랫 구간(flat) 동안 인가될 수 있다. 예를 들어 제1 오프셋 패스 전압(Vpass_offset1)의 플랫 구간(A)은 기준 패스 전압(Vpass)의 플랫 구간(B)보다 짧게 설정될 수 있으며, 제2 오프셋 패스 전압(Vpass_offset2)의 플랫 구간(C)은 기준 패스 전압(Vpass)의 플랫 구간(B)보다 길게 설정될 수 있다.
상술한 도 9 및 도 12와 같이 패스 전압이 설정된 경우, 선택된 페이지에 대한 리드 전압 인가 동작을 수행하면, 하나의 비트 라인에 연결된 다수의 메모리 셀 스트링들 중 비 선택된 메모리 셀 스트링들의 채널에서는 도 10과 같이 셀프 부스팅 현상이 발생한다. 즉, 선택된 메모리 셀 스트링들과 워드 라인들을 공유하는 비 선택된 메모리 셀 스트링들은 선택된 메모리 셀 스트링들에 인가되는 제1 오프셋 패스 전압(Vpass_offset1), 제2 오프셋 패스 전압(Vpass_offset2), 및 기준 패스 전압(Vpass)에 의해 셀프 부스팅 현상이 발생한다. 리드 전압(Vread)이 인가되는 선택된 메모리 셀(Csel)의 제2 방향에 배치된 메모리 셀들(Csel-1 내지 C0)의 채널의 부스팅 영역은 제1 방향에 배치된 메모리 셀들(Csel+1 내지 Cn)의 부스팅 영역에 비해 길이가 짧으므로 부스팅 전위 레벨이 상대적으로 높을 수 있으며, 이로 인하여 선택된 메모리 셀(Csel)의 하부 채널 영역에서 핫 캐리어가 발생하여 제2 방향으로 인접한 채널 영역으로 주입되는 HCI 현상이 발생할 수 있다. 이를 개선하기 위하여 제2 방향으로 인접한 메모리 셀들(Csel-11, Csel-2)에 기준 패스 전압(Vpass)의 플랫 구간(B) 보다 짧은 플랫 구간(A)을 가지는 제1 오프셋 패스 전압(Vpass_offset1)을 인가할 경우 채널의 부스팅 전위 레벨은 도 10의 점선과 같이 하강되며, 이에 따라 리드 동작 시 비 선택된 메모리 스트링들의 HCI 현상이 개선된다.
도 13은 본 발명의 또 다른 실시 예에 따른 비 선택된 페이지들에 인가되는 패스 전압을 설명하기 위한 도면이다.
도 7, 도 8 및 도 13을 참조하여, 선택된 페이지가 메모리 셀 스트링의 상단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하면 다음과 같다.
리드 동작 시 선택된 페이지가 상단부 페이지들에 포함될 경우, 도 7과 같이 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL+1, Sel WL+2)에 인가되는 패스 전압은 제1 오프셋 패스 전압(Vpass_offset1)으로 설정되고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL-1, Sel WL-2)에 인가되는 패스 전압은 제2 오프셋 패스 전압(Vpass_offset2)으로 설정되고, 나머지 비 선택된 페이지들에 연결된 워드 라인들(WL0, WL1, …, WLc, …, WLn)에 인가되는 패스 전압은 기준 패스 전압(Vpass)으로 설정된다. 이때, 기준 패스 전압(Vpass), 제1 오프셋 패스 전압(Vpass_offset1) 및 제2 오프셋 패스 전압(Vpass_offset2)은 계단 형태로 전위 레벨이 상승하여 각 설정된 플랫 구간(flat) 동안 인가될 수 있다. 예를 들어 제1 오프셋 패스 전압(Vpass_offset1)의 전위(D)는 기준 패스 전압(Vpass)의 전위(E)보다 전위가 낮으며, 제2 오프셋 패스 전압(Vpass_offset2)의 전위(F)는 기준 패스 전압(Vpass)의 전위(E) 보다 높을 수 있다. 또한, 제1 오프셋 패스 전압(Vpass_offset1)의 플랫 구간은 기준 패스 전압(Vpass)의 플랫 구간보다 짧게 설정될 수 있으며, 제2 오프셋 패스 전압(Vpass_offset2)의 플랫 구간은 기준 패스 전압(Vpass)의 플랫 구간보다 길게 설정될 수 있다.
상술한 도 7 및 도 13과 같이 패스 전압이 설정된 경우, 선택된 페이지에 대한 리드 전압 인가 동작을 수행하면, 하나의 비트 라인에 연결된 다수의 메모리 셀 스트링들 중 비 선택된 메모리 셀 스트링들의 채널에서는 도 8과 같이 셀프 부스팅 현상이 발생한다. 즉, 선택된 메모리 셀 스트링들과 워드 라인들을 공유하는 비 선택된 메모리 셀 스트링들은 선택된 메모리 셀 스트링들에 인가되는 제1 오프셋 패스 전압(Vpass_offset1), 제2 오프셋 패스 전압(Vpass_offset2), 및 기준 패스 전압(Vpass)에 의해 셀프 부스팅 현상이 발생한다. 리드 전압(Vread)이 인가되는 선택된 메모리 셀(Csel)의 제1 방향에 배치된 메모리 셀들(Csel+1 내지 Cn)의 채널의 부스팅 영역은 제2 방향에 배치된 메모리 셀들(Csel-1 내지 C0)의 부스팅 영역에 비해 길이가 짧으므로 부스팅 전위 레벨이 상대적으로 높을 수 있으며, 이로 인하여 선택된 메모리 셀(Csel)의 하부 채널 영역에서 핫 캐리어가 발생하여 제1 방향으로 인접한 채널 영역으로 주입되는 핫 캐리어 인젝션(Hot Carrier Injection; HCI) 현상이 발생할 수 있다. 이를 개선하기 위하여 제1 방향으로 인접한 메모리 셀들(Csel+1, Csel+2)에 기준 패스 전압(Vpass)의 전위(E) 보다 낮은 전위(D)를 가지며, 기준 패스 전압(Vpass)의 플랫 구간(B)보다 짧은 플랫 구간(A)을 가지는 제1 오프셋 패스 전압(Vpass_offset1)을 인가할 경우 채널의 부스팅 전위 레벨은 도 8의 점선과 같이 하강되며, 이에 따라 리드 동작 시 비 선택된 메모리 스트링들의 HCI 현상이 개선된다.
도 9, 도 10 및 도 13를 참조하여, 선택된 페이지가 메모리 셀 스트링의 하단부에 위치할 경우 비 선택된 페이지들에 인가되는 패스 전압을 설명하면 다음과 같다.
리드 동작 시 선택된 페이지가 하단부 페이지들에 포함될 경우, 도 9와 같이 선택된 페이지와 제1 방향(비트 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL+1, Sel WL+2)에 인가되는 패스 전압은 제2 오프셋 패스 전압(Vpass_offset2)으로 설정되고, 선택된 페이지와 제2 방향(소스 라인쪽 방향)으로 인접한 적어도 하나 이상의 페이지들과 연결된 워드 라인들(Sel WL-1, Sel WL-2)에 인가되는 패스 전압은 제1 오프셋 패스 전압(Vpass_offset1)으로 설정되고, 나머지 비 선택된 페이지들에 연결된 워드 라인들(WL0, …, WLc, …, WLn-1, WLn)에 인가되는 패스 전압은 기준 패스 전압(Vpass)으로 설정된다. 이때, 기준 패스 전압(Vpass), 제1 오프셋 패스 전압(Vpass_offset1) 및 제2 오프셋 패스 전압(Vpass_offset2)은 계단 형태로 전위 레벨이 상승하여 각 설정된 플랫 구간(flat) 동안 인가될 수 있다. 예를 들어 제1 오프셋 패스 전압(Vpass_offset1)의 전위(D)는 기준 패스 전압(Vpass)의 전위(E)보다 전위가 낮으며, 제2 오프셋 패스 전압(Vpass_offset2)의 전위(F)는 기준 패스 전압(Vpass)의 전위(E) 보다 높을 수 있다. 또한, 제1 오프셋 패스 전압(Vpass_offset1)의 플랫 구간은 기준 패스 전압(Vpass)의 플랫 구간보다 짧게 설정될 수 있으며, 제2 오프셋 패스 전압(Vpass_offset2)의 플랫 구간은 기준 패스 전압(Vpass)의 플랫 구간보다 길게 설정될 수 있다.
상술한 도 9 및 도 13과 같이 패스 전압이 설정된 경우, 선택된 페이지에 대한 리드 전압 인가 동작을 수행하면, 하나의 비트 라인에 연결된 다수의 메모리 셀 스트링들 중 비 선택된 메모리 셀 스트링들의 채널에서는 도 10과 같이 셀프 부스팅 현상이 발생한다. 즉, 선택된 메모리 셀 스트링들과 워드 라인들을 공유하는 비 선택된 메모리 셀 스트링들은 선택된 메모리 셀 스트링들에 인가되는 제1 오프셋 패스 전압(Vpass_offset1), 제2 오프셋 패스 전압(Vpass_offset2), 및 기준 패스 전압(Vpass)에 의해 셀프 부스팅 현상이 발생한다. 리드 전압(Vread)이 인가되는 선택된 메모리 셀(Csel)의 제2 방향에 배치된 메모리 셀들(Csel-1 내지 C0)의 채널의 부스팅 영역은 제1 방향에 배치된 메모리 셀들(Csel+1 내지 Cn)의 부스팅 영역에 비해 길이가 짧으므로 부스팅 전위 레벨이 상대적으로 높을 수 있으며, 이로 인하여 선택된 메모리 셀(Csel)의 하부 채널 영역에서 핫 캐리어가 발생하여 제2 방향으로 인접한 채널 영역으로 주입되는 HCI 현상이 발생할 수 있다. 이를 개선하기 위하여 제2 방향으로 인접한 메모리 셀들(Csel-11, Csel-2)에 기준 패스 전압(Vpass)의 전위(E) 보다 낮은 전위(D)를 가지며, 기준 패스 전압(Vpass)의 플랫 구간(B)보다 짧은 플랫 구간(A)을 가지는 제1 오프셋 패스 전압(Vpass_offset1)을 인가할 경우 채널의 부스팅 전위 레벨은 도 10의 점선과 같이 하강되며, 이에 따라 리드 동작 시 비 선택된 메모리 스트링들의 HCI 현상이 개선된다.
도 14는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 15는 도 14의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 15에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 16은 도 15를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 16에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 16에서, 도 15를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 14를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 14 및 도 15를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150: 전압 생성부

Claims (40)

  1. 상단부 페이지들, 중단부 페이지, 하단부 페이지들을 포함하는 메모리 블록;
    상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및
    상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지의 위치에 따라 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압과 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압을 서로 상이하도록 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 상단부 페이지들에 포함될 경우, 상기 제1 인접 페이지들에 제1 오프셋 패스 전압을 인가하고 상기 제2 인접 페이지들에 제2 오프셋 패스 전압을 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 상단부 페이지들에 포함될 경우, 상기 다수의 페이지들 중 상기 선택된 페이지, 상기 제1 인접 페이지들, 및 상기 제2 인접 페이지들을 제외한 나머지 페이지들에 기준 패스 전압을 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 오프셋 패스 전압은 상기 제2 오프셋 패스 전압보다 낮은 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 기준 패스 전압은 상기 제1 오프셋 패스 전압보다 높고 상기 제2 오프셋 패스 전압보다 낮은 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 하단부 페이지들에 포함될 경우, 상기 제1 인접 페이지들에 상기 제2 오프셋 패스 전압을 인가하고 상기 제2 인접 페이지들에 상기 제1 오프셋 패스 전압을 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 하단부 페이지들에 포함될 경우, 상기 다수의 페이지들 중 상기 선택된 페이지, 상기 제1 인접 페이지들, 및 상기 제2 인접 페이지들을 제외한 나머지 페이지들에 상기 기준 패스 전압을 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 중단부 페이지에 포함될 경우, 상기 다수의 페이지들 중 상기 선택된 페이지를 제외한 나머지 비선택된 페이지들에 상기 기준 패스 전압을 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 블록은 소스 라인과 비트 라인들 사이에 배치된 다수의 메모리 셀 스트링들을 포함하며,
    상기 상단부 페이지들은 상기 메모리 블록에 포함된 메모리 셀 스트링들의 상단부에 포함된 메모리 셀들에 대응되고, 상기 중단부 페이지는 상기 메모리 셀 스트링들의 중단부에 포함된 메모리 셀들에 대응되고, 상기 하단부 페이지들은 상기 메모리 셀 스트링들의 하단부에 포함된 메모리 셀들에 대응되는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 방향은 상기 비트 라인들 방향이며, 상기 제2 방향은 상기 소스 라인 방향인 반도체 메모리 장치.
  11. 다수의 페이지들을 포함하는 메모리 블록;
    상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및
    상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지가 메모리 셀 스트링의 상단부에 대응할 경우 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압을 제1 오프셋 패스 전압으로 설정하고, 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압을 상기 제1 오프셋 패스 전압보다 높은 제2 오프셋 패스 전압으로 설정하는 제어 로직을 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 메모리 셀 스트링의 하단부에 대응할 경우 상기 제1 인접 페이지들에 인가되는 상기 패스 전압을 상기 제2 오프셋 패스 전압으로 설정하고, 상기 제2 인접 페이지들에 인가되는 상기 패스 전압을 상기 제1 오프셋 패스 전압으로 설정하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 메모리 셀 스트링의 중단부에 대응할 경우 상기 제1 인접 페이지들에 인가되는 상기 패스 전압 및 상기 제2 인접 페이지들에 인가되는 상기 패스 전압을 상기 제1 오프셋 패스 전압보다 높고 상기 제2 오프셋 패스 전압보다 낮은 기준 패스 전압으로 설정하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 제1 방향은 상기 선택된 페이지에서 비트 라인 방향이며, 상기 제2 방향은 상기 선택된 페이지에서 소스 라인 방향인 반도체 메모리 장치.
  15. 다수의 페이지들을 포함하는 메모리 블록에 대한 리드 동작 시, 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 대응하는 제1 패스 전압을 설정하는 단계;
    상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 대응하는 제2 패스 전압을 설정하는 단계; 및
    상기 선택된 페이지에 리드 전압을 인가하고, 상기 제1 인접 페이지들 및 상기 제2 인접 페이지들 각각에 상기 제1 패스 전압 및 상기 제2 패스 전압을 인가하는 단계를 포함하며,
    상기 제1 패스 전압 및 상기 제2 패스 전압을 설정하는 단계는 상기 선택된 페이지의 위치에 따라 상기 제1 패스 전압 및 상기 제2 패스 전압의 전압 값이 변화되는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 다수의 페이지들은 상단부 페이지들, 중단부 페이지, 및 하단부 페이지들로 구분되며,
    상기 선택된 페이지가 상기 상단부 페이지들에 포함될 경우 상기 제1 패스 전압은 제1 오프셋 패스 전압으로 설정되고, 상기 제2 패스 전압은 상기 제1 오프셋 패스 전압보다 높은 제2 오프셋 패스 전압으로 설정되는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 선택된 페이지가 상기 하단부 페이지들에 포함될 경우 상기 제1 패스 전압은 상기 제2 오프셋 패스 전압으로 설정되고, 상기 제2 패스 전압은 상기 제1 오프셋 패스 전압으로 설정되는 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 선택된 페이지가 상기 중단부 페이지에 포함될 경우 상기 제1 패스 전압 및 상기 제2 패스 전압은 상기 제1 오프셋 패스 전압보다 높고 상기 제2 오프셋 패스 전압보다 낮은 기준 패스 전압으로 설정되는 반도체 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 메모리 블록은 소스 라인과 비트 라인들 사이에 배치된 다수의 메모리 셀 스트링들을 포함하며,
    상기 상단부 페이지들은 상기 메모리 블록에 포함된 메모리 셀 스트링들의 상단부에 포함된 메모리 셀들에 대응되고, 상기 중단부 페이지는 상기 메모리 셀 스트링들의 중단부에 포함된 메모리 셀들에 대응되고, 상기 하단부 페이지들은 상기 메모리 셀 스트링들의 하단부에 포함된 메모리 셀들에 대응되는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 제1 방향은 상기 비트 라인들 방향이며, 상기 제2 방향은 상기 소스 라인 방향인 반도체 메모리 장치의 동작 방법.
  21. 다수의 페이지들을 포함하는 메모리 블록;
    상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및
    상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지가 메모리 셀 스트링의 상단부에 대응할 경우 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압을 제1 오프셋 패스 전압으로 설정하고, 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압을 상기 제1 오프셋 패스 전압의 제1 플랫 구간보다 긴 제2 플랫 구간을 가지는 제2 오프셋 패스 전압으로 설정하는 제어 로직을 포함하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 메모리 셀 스트링의 하단부에 대응할 경우 상기 제1 인접 페이지들에 인가되는 상기 패스 전압을 상기 제2 오프셋 패스 전압으로 설정하고, 상기 제2 인접 페이지들에 인가되는 상기 패스 전압을 상기 제1 오프셋 패스 전압으로 설정하는 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제어 로직은 상기 다수의 페이지들 중 상기 선택된 페이지, 상기 제1 인접 페이지들 및 상기 제2 인접 페이지들을 제외한 나머지 페이지들에 인가되는 상기 패스 전압을 기준 패스 전압으로 설정하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 기준 패스 전압의 제3 플랫 구간은 상기 제1 플랫 구간보다 길고 상기 제2 플랫 구간보다 짧은 반도체 메모리 장치.
  25. 제 21 항에 있어서,
    상기 제1 방향은 상기 선택된 페이지에서 비트 라인 방향이며, 상기 제2 방향은 상기 선택된 페이지에서 소스 라인 방향인 반도체 메모리 장치.
  26. 상단부 페이지들, 중단부 페이지, 하단부 페이지들을 포함하는 메모리 블록;
    상기 메모리 블록에 대한 리드 동작을 수행하기 위한 주변 회로; 및
    상기 리드 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리드 동작 시 상기 다수의 페이지들 중 선택된 페이지의 위치에 따라 상기 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 인가되는 패스 전압과 상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 인가되는 패스 전압은 서로 상이한 전위 레벨 및 플랫 구간을 가지도록 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 상단부 페이지들에 포함될 경우, 상기 제1 인접 페이지들에 제1 오프셋 패스 전압을 인가하고 상기 제2 인접 페이지들에 제2 오프셋 패스 전압을 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 상단부 페이지들에 포함될 경우, 상기 다수의 페이지들 중 상기 선택된 페이지, 상기 제1 인접 페이지들, 및 상기 제2 인접 페이지들을 제외한 나머지 페이지들에 기준 패스 전압을 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 제1 오프셋 패스 전압은 상기 제2 오프셋 패스 전압보다 전위가 낮으며, 상기 제1 오프셋 패스 전압의 제1 플랫 구간은 상기 제2 오프셋 패스 전압의 제2 플랫 구간보다 짧은 반도체 메모리 장치.
  30. 제 29 항에 있어서,
    상기 제1 오프셋 패스 전압은 상기 기준 패스 전압보다 전위가 낮으며, 상기 제1 플랫 구간은 상기 기준 패스 전압의 플랫 구간보다 짧은 반도체 메모리 장치.
  31. 제 29 항에 있어서,
    상기 제2 오프셋 패스 전압은 상기 기준 패스 전압보다 전위가 높으며, 상기 제2 플랫 구간은 상기 기준 패스 전압의 플랫 구간보다 긴 반도체 메모리 장치.
  32. 제 31 항에 있어서,
    상기 제어 로직은 상기 선택된 페이지가 상기 하단부 페이지들에 포함될 경우, 상기 제1 인접 페이지들에 상기 제2 오프셋 패스 전압을 인가하고 상기 제2 인접 페이지들에 상기 제1 오프셋 패스 전압을 인가하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  33. 제 26 항에 있어서,
    상기 제1 방향은 상기 비트 라인들 방향이며, 상기 제2 방향은 상기 소스 라인 방향인 반도체 메모리 장치.
  34. 다수의 페이지들을 포함하는 메모리 블록에 대한 리드 동작 시, 선택된 페이지와 제1 방향으로 인접한 제1 인접 페이지들에 대응하는 제1 패스 전압을 설정하는 단계;
    상기 선택된 페이지와 제2 방향으로 인접한 제2 인접 페이지들에 대응하는 제2 패스 전압을 설정하는 단계; 및
    상기 선택된 페이지에 리드 전압을 인가하고, 상기 제1 인접 페이지들 및 상기 제2 인접 페이지들 각각에 상기 제1 패스 전압 및 상기 제2 패스 전압을 인가하는 단계를 포함하며,
    상기 제1 패스 전압 및 상기 제2 패스 전압을 설정하는 단계는 상기 선택된 페이지의 위치에 따라 상기 제1 패스 전압 및 상기 제2 패스 전압의 플랫 구간 길이가 변화되는 반도체 메모리 장치의 동작 방법.
  35. 제 34 항에 있어서,
    상기 제1 패스 전압 및 상기 제2 패스 전압을 설정하는 단계는 상기 선택된 페이지의 상기 위치에 따라 상기 제1 패스 전압의 전위 및 제2 패스 전압의 전위가 변화되는 반도체 메모리 장치의 동작 방법.
  36. 제 35 항에 있어서,
    상기 다수의 페이지들은 상단부 페이지들, 중단부 페이지, 및 하단부 페이지들로 구분되며,
    상기 선택된 페이지가 상기 상단부 페이지들에 포함될 경우 상기 제1 패스 전압은 제1 오프셋 패스 전압으로 설정되고, 상기 제2 패스 전압은 상기 제1 오프셋 패스 전압보다 높은 제2 오프셋 패스 전압으로 설정되는 반도체 메모리 장치의 동작 방법.
  37. 제 36 항에 있어서,
    상기 선택된 페이지가 상기 하단부 페이지들에 포함될 경우 상기 제1 패스 전압은 상기 제2 오프셋 패스 전압으로 설정되고, 상기 제2 패스 전압은 상기 제1 오프셋 패스 전압으로 설정되는 반도체 메모리 장치의 동작 방법.
  38. 제 37 항에 있어서,
    상기 제1 오프셋 패스 전압은 상기 제2 오프셋 패스 전압보다 전위 레벨이 낮은 반도체 메모리 장치의 동작 방법.
  39. 제 37 항에 있어서,
    상기 제1 오프셋 패스 전압의 제1 플랫 구간은 상기 제2 오프셋 패스 전압의 제2 플랫 구간보다 짧은 반도체 메모리 장치의 동작 방법.
  40. 제 34 항에 있어서,
    상기 제1 방향은 상기 비트 라인들 방향이며, 상기 제2 방향은 상기 소스 라인 방향인 반도체 메모리 장치의 동작 방법.
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