JP3553452B2 - 遊技機のメモリバックアップ制御装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、パチンコ機等の遊技機におけるメモリ(RAM等)のバックアップに際して遊技機の誤作動の可能性を回避するための電源復帰時の制御技術に関する。
【0002】
【従来の技術】
従来、例えば図8に示すように、遊技機台(例えばパチンコ台)のメイン及び払出し用のCPU100のRAMバックアップ端子VBBにバックアップ用コンデンサ101を接続し、電源ON時に充電し、停電時その他の電源断絶時のバックアップ電源として使用している。通常時は本来の電源からCPU100の電源端子VBBに加えられる電圧によりRAMの記憶内容が保持されるが、
停電時等はバックアップ用コンデンサ101の電圧によってRAMの記憶内容が保持されることとなる。なお、102は逆流防止用ダイオードである。
【0003】
【発明が解決しようとする課題】
上記の例で、バックアップにコンデンサを使用しているため、停電時等に、バックアップ端子VBBに供給される電圧は時間とともに減少していく。CPUには当然RAMを保持していられる最低電圧の規定があるが、従来の回路では、バックアップ端子VBBに供給されていた電圧が電源復帰時に最低電圧以上であったか以下であったかが分からない。そのため、電源復帰時にRAMの内容が完全に保持されているか、あるいは完全に消去されていれば問題ないが、RAMの内容が部分的に消去されていると、誤作動を生じる可能性もある。
【0004】
この発明は、停電等の電源断絶が生じた際に、そのバックアップをコンデンサ等のように時間とともに電圧が変化する(減少する)タイプのバックアップ装置を用いる場合に、RAM等のメモリ内容の不確定要素に基づく遊技機の動作の不安定さを解消することを課題とする。
【0005】
【課題を解決するための手段及び発明の効果】
この発明では、上記のような遊技機において、電源復帰時にバックアップ端子等に供給されていた電圧が電源復帰前に最低電圧以上又は以下であったかどうかを判断する手段を設けたものである。さらにその判断に基づいて、RAM等のメモリの内容をそのまま使用するか、又はその内容を消去する等の対処手段を付加したものである。
【0006】
より具体的には、遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機おいて、
前記電源断絶後、電源復帰の際に前記バックアップ用電源から供給されていた実際のバックアップ電圧をチェックし、前記メモリの内容を保持するために必要な最低電圧を基準電圧としたとき、前記バックアップ電圧が前記基準電圧以上であるか又はその基準電圧を下回るかを判断するバックアップ電圧チェック手段を備えることを特徴とする。
【0007】
さらに、前記バックアップ電圧が前記基準値を下回ると判断された場合は、前記メモリの内容をクリアするメモリ対処手段を備えることを特徴とする。
【0008】
このように、バックアップ用として供給されていた電圧が電源復帰前に最低電圧を下回っていれば、メモリの内容が部分的に消去されている可能性もあるので、メモリの内容を消去し、最低電圧以上であれば、メモリの内容は電源断絶前の状態を保っていると考えられるため、そのメモリの内容を電源復帰後に使用するものとする。これによりメモリの内容が部分的に消去されていたときに、そのメモリの内容を電源復帰後に使用してしまうことが防止され、メモリの内容が部分的に消去されていた場合等において遊技機が誤作動する可能性を回避することができる。
【0009】
【発明の実施の形態】
以下、本発明の実施の形態を、図面に示す実施例を参照しつつ説明する。
図1は、遊技機の一例としてのパチンコ台の制御装置を概念的に示すものである。この例で、パチンコ台制御装置は、例えばパチンコ台の大当たり状態、大当たりの確率を変更する確変状態、その他パチンコ台の遊技状態を制御するメイン制御回路1、賞球(出玉)を制御する払出し制御回路2、パチンコ台の表示(例えば台中央部の複数個の数字や図柄)を制御する表示制御回路3、その表示にあわせて音を出すための音響制御回路4、呼出しランプその他のランプ類を制御するランプ制御回路5を備えている。
【0010】
メイン制御回路1は、その制御の中央処理装置として機能するCPU10、CPU10が実行する所定のプログラム等を記憶するROM11、パチンコ台の大当たり状態や確変状態等、遊技機の動作又は状態を一時的に記憶するRAM12を備えている。なお、メイン制御回路1以外の回路2〜5についてもそれぞれの必要に応じ、CPU、ROM、RAM等を備えることができる。そして、メイン制御回路1のCPU10には、通常の電源ON時には電源回路から所定の電圧(例えばDC5V)が供給され、この電圧に基づいて上述のRAM12の記憶内容等が保持される。またこのCPU10には停電時等の電源断絶時にも一時的に電源を確保するために、バックアップ用コンデンサ14が接続され、このバックアップ用コンデンサ14は、通常の通電時に充電され、停電時等にその充電した電圧をCPU10に供給する。
【0011】
このバックアップ用コンデンサ14は、電源復帰時のバックアップ電圧チェック回路(チェック手段)15に接続されて、停電等の電源断絶後の電源復帰(電源投入含む)時において、そのバックアップ用コンデンサ14のバックアップ電圧、言い換えれば電源復帰直前にCPU10ひいてはRAM12に付与されていた電圧がどの程度であったか、具体的には予め定めた最低電圧(基準電圧)以下であったか以上であったがチェックされるようになっている。
【0012】
図2は、その電源復帰時バックアップ電圧チェック回路の一例を概念的に示すものである。バックアップ用コンデンサ14のプラス端子は、例えばメインCPU10のRAMバックアップ端子(VBB)に接続され、マイナス端子は接地(GND)とされている。このバックアップ用コンデンサ14に充電電圧を供給する回路上には、電源復帰時にバックアップ用コンデンサ14への電源(通電)をオン・オフするスイッチング手段(バックアップ用コンデンサ14への通電を遅らせる手段の構成要素)としてトランジスタ16が設けられている。トランジスタ16のベースには、電源復帰(電源投入含む)後、トランジスタ16のオン動作をAms(Aミリセコント:ms(100分の1秒))遅延させる手段として遅延回路17が接続されている。
【0013】
遅延回路17の構造自体は周知のものであるため、詳しい説明は省略するが、電源復帰からAms後にトランジスタ16のベースにベース電流を供給する。これによりトランジスタ16がONとなって(エミッタからコレクタ電流が流れ)、バックアップ用コンデンサ14の充電が開始されることとなる。そして、そのような充電が開始される前に、バックアップ用コンデンサ14のバックアップ電圧、言い換えれば残留電圧(電源復帰直前にRAMバックアップ端子VBBに印加されていた実際の電圧)を最低電圧(基準電圧)と比較する比較回路18が設けられ、前述のトランジスタ16からCPU10のRAMバックアップ端子VBBへの回路上に接続されている。言い換えれば、バックアップ用コンデンサ14のプラス端子にこの比較回路18が接続される。
【0014】
さらに、比較回路18には、この比較回路18の比較結果を電源復帰(電源投入含む)後、Bms保持する保持回路19が接続され、この保持回路19はCPU10の入力ポート25に接続されている。なお、CPU10のVCCは、通常の電圧供給端子である。ここで比較回路18は、例えば公知のコンパレータを用いることができ、保持回路19は公知のフリップフロップを主体に構成することができる。
【0015】
図3は、図2を更に具体化した回路を示すものである。図3において所定の交流電源(AC24V等)は、電波整流回路21で整流され、直流の各生成回路22により例えばDC5V、12V、24V及び32V等が生成される。この例では、DC5Vの生成回路22に前述のトランジスタ16が接続され、トランジスタ16は前述のバックアップ用コンデンサ14を介してCPU10のRAMバックアップ端子VBBに接続されている。RAM12を保持していられる最低電圧と、バックアップ用コンデンサ14の電源復帰直前のバックアップ電圧とを比較する比較回路として、この例ではコンパレータ18が設けられ、コンパレータ18の一方の入力端子(例えばマイナス端子)には、基準電圧を生成する基準電圧回路25から導かれる基準電圧が、また他方の入力端子(例えばプラス端子)には、バックアップ用コンデンサ14のプラス端子が接続される。
【0016】
このコンパレータ18の出力端子は、一時保持手段としてのフリップフロップ24の所定の入力端子に接続されている。フリップフロップ24には、電源復帰(電源投入含む)後、Bms(100分のB秒)遅延させる遅延回路23が接続され、所定の電源(例えばDC5V)が電源復帰からBms遅れてフリップフロップ24の所定の端子に入力される。このBms遅延させる遅延回路23におけるBmsは、前述のトランジスタ16への電源供給を電源復帰後、Ams遅延させる遅延回路17におけるAmsより短く設定される。すなわち遅延時間Bmsは、Ams>Bmsに設定される。
【0017】
そしてフリップフロップ24では、コンパレータ18の出力信号(バックアップ用コンデンサ14のバックアップ電圧が基準電圧(最低電圧)を下回るかそれ以上か)が一時的に保持され、電源復帰後Bms後にフリップフロップ24の所定の端子に電圧が供給されることにより、フリップフロップ24の出力端子(例えば1Q)からコンパレータ18での判断結果がCPU10の入力ポート25に出力される。ここで、電源復帰時のバックアップ用コンデンサ14の実際のバックアップ電圧が最低電圧以上であれば、入力ポート25に例えばハイレベルの信号が、最低電圧以下を下回れば、例えばローレベルの信号が入力ポート25にそれぞれ供給されることとなる。
【0018】
次に、図2及び図3の回路構成における回路動作及び処理の流れを図4に示す流れ図に基づいて説明する。S(ステップ)1で停電等の電源断絶から電源復帰(電源投入含む)されると、コンパレータ18がバックアップ用コンデンサの実際のバックアップ電圧Vcを、予め定められた基準(最低)電圧Vmと比較する(S2)。その結果信号をフリップフロップ24に供給し、S3でフリップフロップ24はいったんその結果信号を保持する。そして、S4において電源復帰後Bmsで遅延回路23によりフリップフロップ24の所定端子がハイレベルにされると、フリップフロップ24から、コンパレータ18の出力を保持していた保持信号がCPU10の入力ポート25へ出力される。つまり、バックアップ電圧であるコンデンサ電圧Vc≧基準電圧Vmなら例えばハイレベル、コンデンサ電圧Vc≦基準電圧Vmなら例えばローレベルの信号が上述の入力ポート25に供給されることとなる。
【0019】
そして電源復帰後Amsで、S5において遅延回路17を経てトランジスタ16ベース電流が供給されると、トランジスタ16がONとなり、DC5V生成回路22からCPU10のRAMバックアップ端子VBBに本来の電圧が印加されるとともに、バックアップ用コンデンサ14にも通電されて(S6)、このコンデンサ14の充電が開始される。なお、CPU10の電源端子VCCには、電源復帰時と同時に(Ams遅延することなく)所定の電圧(例えばDC5V)が供給される。
【0020】
上記Ams以上経た後、すなわちバックアップ用コンデンサ14の充電が開始されてから、S7においてCPU10により、CPU10の入力ポート25に供給されている信号がローレベルかどうか、言い換えればコンデンサ14のバックアップ電圧Vcが予め定められた最低限の基準電圧Vmを下回るかどうかが判断され、下回ると判断されると、CPU10はRAM12(図1)の内容をS8でオールクリアし、逆に入力ポート25の信号がハイレベルであれば、コンデンサ14のバックアップ電圧Vcが基準電圧Vm以上であるため、S8をスキップし、RAM12の内容をそのまま保持する。その後CPU10はRAM12の内容に基づいてパチンコ台の遊技状態を制御する。
【0021】
なお、電源復帰して直ちにCPU10の電源端子VCCに通電されるが、CPU10のセキュリティ等のためのチェック処理等を含めて、CPU10のパワーオンには一定の時間がかかるのが普通である。このCPU10のパワーオンに要する時間(通常は例えば300ms程度)は、上記の例で、電源復帰後の通電を遅らせる上記遅延時間Ams(例えば100ms程度)より長くなるという前提がある。より具体的には、図7(a)に概念を示すように、コンパレータの比較信号Cout(コンデンサの充電前電圧Vcと基準電圧Vmとの大小(Vc≧Vm?))をCPUが見に行くのは、遅延時間Amsが経過した後であることから、遅延時間Amsの経過前の前記コンパレータの比較信号Coutをフリップフロップ(FF)で保持し、その保持結果がCPUに供給される必要がある。仮にその保持(FF)がないすれば、(b)のように上記遅延時間Amsから時間tが経過したときのバックアップ電圧(時間tだけ充電されて上昇した後の電圧Vmt)と基準電圧Vとの比較結果をCPUが見ることになるため、充電前のバックアップ電圧が基準電圧以上であったかどうかをチェックする趣旨からすると意味がないことになる。
【0022】
また、コンパレータの比較信号の出力(比較処理)は、前記遅延時間Amsの終了前に完了する必要があるが、比較処理時間のバラツキ、その他の不確定要素を考慮し、比較信号を採るタイミングは、上記遅延時間Amsより短い前記Bmsとされ、例えば前者が100ms程度であれば、安全面をみて後者を例えば50ms程度とすることができる。
【0023】
なお図7(c)に示す本発明の変形例のように、バックアップコンデンサの充電開始を遅らせる遅延時間Aを長く延ばすことにより、CPUのパワーアップに要する立ち上がり時間がその遅延時間Aより短いか等しくなる(遅延時間A内に納まる)ようにすれば、その遅延時間Aの延長により時間tだけ更に放電して降下したコンデンサ電圧Vct’を、その充電開始前にチェックする(Vct’≧Vm?)ことになり、フリップフロップ等の一時保持手段なしでも本発明の目的は達成される。
【0024】
ただし、この場合はCPUの電源端子VCCが電源復帰により直ちにハイレベル(電圧印加)となる一方で、CPUのRAMバックアップ端子VBBはローレベルである状態が比較的長く続くこととなり、このような通常でない状態をできるだけ短くするという観点からすると、図7(a)ように遅延時間Aを可及的に短くして、バックアップ電圧の比較信号を保持する態様が好ましいと言える。もっとも、CPUの立ち上がりに要する時間を短縮することにより、上記遅延時間Aは短いままで、その遅延時間A内にCPUにより充電前のバックアップ電圧の適否のチェックができるから、フリップフロップ等の信号一時保持手段を用いることなく、コンパレータ等の比較手段の信号を直接CPUに出力することができる。
【0025】
いずれにしても、図7(a)又は(c)の実施例では、コンパレータ等の比較手段(及びフリップフロップ等の信号一時保持手段)の信号がCPUに入力(供給)されるのみで、CPUから電源回路側への出力信号は必要としない。つまり、電源回路側からCPUへ向かう一方通行の信号系により、RAMのバックアップの不確実さ、ひいてはRAMの誤作動等を防止できるから、信号系統が簡単で、配線関係も複雑にならない利点を有する。
【0026】
別の実施例を図5に基づいて説明する。図5に示す実施例では、バックアップ用コンデンサ14に電圧を供給する回路上にトランジスタ26等の電源供給用のスイッチング手段が設けられている。このトランジスタ26のベースはCPU10の出力ポート27に接続されいている。また、バックアップ用コンデンサ14(その例えばプラス端子)は、電力復帰(電力投入含む)の直前におけるコンデンサ14のバックアップ電圧Vcと、前述のRAMを保持することができる最低電圧値(基準電圧Vm)とを比較する比較回路18に接続されている。比較回路18は前述と同様、バックアップ電圧Vcが基準電圧Vm以上か又はそれを下回るかの比較結果を出力するもので、より具体的には図3のようなコンパレータ18を用いることができる。この比較回路18(より具体的にはコンパレータの出力端子)はCPU10の入力ポート25に接続されている。
【0027】
次に、図5の回路を用いた場合の処理の流れを図6に基づいて説明する。S10で電源復帰(電源投入含む)すると、CPU10の電源端子VCCに所定の電圧(例えばDC5V)が供給される。このとき、バックアップ用コンデンサ14へはトランジスタ26がオフとなっているため通電はされない。この状態でS11において、そのコンデンサ14の実際のバックアップ電圧Vcと、基準電圧(RAM保持可能な最低電圧)Vmとを前述の比較回路18で比較する。つまりVc≧Vmであるか、またはVc<Vmかを判断する。これは、前述のコンパレータ18等を用いることができる。そしてS12で、その比較結果をCPU10の入力ポート25へ出力する。具体的には、例えばコンパレータ18のハイレベル又はローレベルの信号がCPUの入力ポートへ供給されるわけである。
【0028】
さらにS13では、CPU10は入力ポート25に供給されている信号をチェックし、その信号がハイレベルかローレベルのいずれかの信号であるかを判断する。S14において、バックアップ電圧Vcが基準電圧(最低電圧)Vmより小さい、つまりローレベルであれば、S15でRAM12の内容をオールクリアし、S14の判断がNO、すなわちバックアップ電圧Vcが上記最低電圧Vm以上であると判断されれば、S15のRAMの内容のクリアをスキップする。さらにS16でCPU10は出力ポート27をハイレベル(ON)とし、その出力ポート27のトランジスタ26をONにする。これによりRAMバックアップ端子VBBに通常の電圧(例えばDC5V)が印加されるとともに、バックアップ用コンデンサ14へも同様の電圧が印加され、このコンデンサ14の充電が開始されることとなる(S17)。
【0029】
この実施例では、電源供給回路側のコンパレータ等の比較手段からCPUに入力される信号系と、CPUから電源供給回路側へ出力される信号系との2系統(双方向)の信号のやりとりが必要となるが、CPUの立ち上がり時間や信号チェック時間の長短に拘らず、CPUでの必要な処理が完結してから、バックアップコンデンサの充電を開始する信号を出力するので、遅延回路やプリップフロック等を必要としない利点がある。
【0030】
なお、前述の図4のS1〜S4の流れは、ハード回路の信号処理として実行され、S5以降の処理は、図1のROM11等に予め記憶されたプログラムをCPU10が読み出し処理命令を行うことにより実行される。また、図6においてS10〜S12の流れは、ハード回路の信号処理として実行され、S13以降は、上述のROM11に記憶されているプログラムをCPU10が読み出し命令処理することによって実行される。
【0031】
以上のように、コンデンサ14のバックアップ電圧がRAM12の保持に必要な最低電圧以上であればRAM12の内容を使用し、それを下回ればRAMの内容を消去することにより、RAMの内容が部分的に消去されていたときに生じやすい誤作動を回避することができる。なお、以上のような回路並びにプログラムの処理は、例えば図1における払出し制御装置2、表示制御装置3、音響制御装置4、ランプ制御装置5等にも停電時等のバックアップ用コンデンサが接続されている場合は、それらにも同様に適用することができる。また、例えばメイン制御回路1及び払出し制御回路2等が共通の基板(ボード)又は回路で構成される場合は(あるいは別々に構成される場合でも)、バックアップ用コンデンサ14等のバックアップ用電源がその共通の基板等に共通に設けられることがあり、その場合は複数の回路にまたがるバックアップ制御装置として機能する。
【0032】
なお、図3等に示したコンパレータは不可欠というわけではなく省略することも可能である。例えば、電源供給側の回路でバックアップ電圧(コンデンサ電圧)と基準電圧との比較を行わず、バックアップ電圧の値を、例えばA/D変換してCPUに供給し、CPUがそのバックアップ電圧と基準電圧と比較するプログラムを実行させ、その結果に基づいてRAM等のメモリに対する処理を決定することもできる。
【図面の簡単な説明】
【図1】本発明を含むパチンコ台の制御装置を概念的に示す図。
【図2】本発明の一実施例を概念的に示す回路図。
【図3】図2をより具体的に示す回路図。
【図4】図2又は3の回路を用いた処理の流れの一例を示す図。
【図5】本発明の別の実施例を概念的に示す回路図。
【図6】図5の回路を用いた処理の流れの一例を示す流れ図。
【図7】本発明の実施例の技術的な意味を説明する図。
【図8】従来例を概念的に示す図。
【符号の説明】
10 CPU
14 バックアップ用コンデンサ
16 トランジスタ
17 遅延回路
18 比較回路
19 保持回路
23 遅延回路
24 フリップフロップ
25 入力ポート
26 トランジスタ
27 出力ポート
Claims (6)
- 遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機において、
前記電源断絶後、電源復帰の際に前記バックアップ用電源から供給されていた実際のバックアップ電圧をチェックし、前記メモリの内容を保持するために必要な最低電圧を基準電圧としたとき、前記バックアップ電圧が前記基準電圧以上であるか又はその基準電圧を下回るかを判断するバックアップ電圧チェック手段と、
前記バックアップ電圧が前記基準電圧を下回ると判断された場合は、前記メモリの内容をクリアするメモリ対処手段と、
を備えることを特徴とする遊技機のメモリバックアップ制御装置。 - 遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機において、
前記電源断絶後、電源復帰の際に前記バックアップ用電源への充電の開始を所定時間遅らせる充電遅延手段と、
その充電遅延手段により前記バックアップ用電源への充電が止められている間に、実際のバックアップ電圧と前記メモリの内容を保持するために必要な最低電圧である基準電圧とを比較し、前記バックアップ電圧が前記基準電圧以上であるか又はその基準値を下回るかを判断するバックアップ電圧チェック手段と、
を備えることを特徴とする遊技機のメモリバックアップ制御装置。 - 遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機において、
前記電源断絶後、電源復帰の際に前記バックアップ用電源への充電の開始を所定時間遅らせる充電遅延手段と、
その充電遅延手段により前記バックアップ用電源への充電が止められている間に、実際のバックアップ電圧と前記メモリの内容を保持するために必要な最低電圧である基準電圧とを比較し、前記バックアップ電圧が前記基準電圧以上であるか又はその基準値を下回るかを判断するバックアップ電圧チェック手段と、
前記バックアップ電圧が前記基準値を下回ると判断された場合は、前記メモリの内容をクリアするメモリ対処手段と、
を備えることを特徴とする遊技機のメモリバックアップ制御装置。 - 請求項2又は3において、
前記充電遅延手段の遅延時間をAとしたとき、前記バックアップ電圧チェック手段の出力信号を前記遅延時間Aより短い遅延時間Bだけ一時的に保持し、その遅延時間Bの経過後に前記出力信号を出力する出力制御手段が加えられたことを特徴とする遊技機のメモリバックアップ制御装置。 - 請求項4において、
前記出力制御手段は、前記バックアップ電圧チェック手段の出力信号を一時的に保持する一時保持手段と、その一時保持手段による保持を前記遅延時間Bの経過後に解除する信号を前記一時保持手段に供給して前記保持されていた信号を前記一時保持手段から出力させる出力遅延手段とを含むことを特徴とする遊技機のメモリバックアップ制御装置。 - 遊技機の動作又は状態に関する情報を記憶するとともに、所定の電圧に 基づいて記憶内容を保持するメモリと、そのメモリの内容に基づいて制御を行う制御部と、停電その他による電源断絶時の予備電源として通常の通電状態で蓄えたバックアップ電圧を電源断絶時に前記メモリの記憶内容を保持するために供給するバックアップ用電源とを備えた遊技機において、
前記電源断絶後、電源復帰の際に前記バックアップ用電源への通電をオン・オフするスイッチング手段と、
そのスイッチチング手段のオフ状態により前記バックアップ用電源への通電が遮断されている間に、実際のバックアップ電圧と前記メモリの内容を保持するために必要な最低電圧である基準電圧とを比較し、前記バックアップ電圧が前記基準電圧以上であるか又はその基準値を下回るかを判断するバックアップ電圧チェック手段と、
そのバックアップ電圧チェック手段により前記バックアップ電圧が前記基準値を下回ると判断された場合は、前記メモリの内容をクリアするメモリ対処手段と、
そのメモリ対処手段による対処の後、前記スイッチング手段をオフ状態からオン状態に切り換えて前記バックアップ用電源に通電して充電を開始させるスイッチ制御手段と、
を備えることを特徴とする遊技機のメモリバックアップ制御装置。
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