JP2004110334A

JP2004110334A - メモリ制御装置

Info

Publication number: JP2004110334A
Application number: JP2002271052A
Authority: JP
Inventors: Kenji Nishimura; 西村　研二
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2002-09-18
Filing date: 2002-09-18
Publication date: 2004-04-08

Abstract

【課題】主電源１０のダウンに対してメモリ８のデータ保護を確実に実施する。
【解決手段】電源監視部１５でメモリ８及びメモリコントローラ１１に動作電力を供給する主電源１０の出力変動を監視し、判定部１６が主電源１０の出力電圧が保護開始電圧Ｖｃｃ１に低下したと判定すると、切替え部１３がメモリ８及びメモリコントローラ１１の動作電力を保護電源１４からの供給に切り替え、保護電源１４からの供給電圧が更に動作限界電圧Ｖｃｃ２に低下するまでの時間Ｔ内に、コントローラ１１及びリセット部７がメモリ８のデータを保護した状態に制御する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ファクシミリ装置、複写機、プリンタ装置、これらの複合機などと言った電子機器に用いられる読み出し書き込み可能メモリの制御装置及び方法に関する。
【０００２】
【従来の技術】
電子機器にはユーザデータ、システムデータ、プログラムデータなどを言った種々なデータを読み出し書き込み可能に保持するために、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）などの揮発性メモリや、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリなどの不揮発性メモリが用いられている。
【０００３】
これらのメモリはメモリコントローラによってデータの読み出しや書き込みが制御され、これらメモリやメモリコントローラには電子機器に備えられた主電源から動作電力が供給されている。
【０００４】
ここで、この主電源は商用電力を電圧変換や直流変換などして電子機器の各機能部に供給するが、商用電力を得るためのコンセントフラグの脱落や停電などによって電源がダウンしてしまう事態が発生すると、例えば、メモリアクセスが正常終了しないままに中断されて、システムデータやプログラムデータが破壊されて電子機器が動作不能なハング状態に陥ってしまったり、ファクシミリ送信やプリントすべきユーザデータが破壊されてしまったり、ファクシミリ送信先として登録した電話番号などのユーザデータが破壊されてしまうと言った問題を生じてしまう。
【０００５】
このような問題に対して、従来では次のような提案がなされている。
主電源がオフの時は、ＳＲＡＭのＣＳ端子を信号線から切り離してアクセス禁止の状態として誤動作を防止することが提案されている（例えば、特許文献１参照）。
また、主電源からの電力供給がオフとなると副電源からの電力供給を開始し、この副電源からの電力で揮発性メモリ（ＤＲＡＭ）に記憶されたいた画像データを不揮発性メモリ（フラッシュメモリ）に転送して記憶させた後、副電源からの電力供給を停止させることが提案されている（例えば、特許文献２参照）。
また、電源のオフを検出して、ＳＤＲＡＭをセルフリフレッシュ状態として、電源のオンを検出するまでの間はアクセス禁止の動作停止状態とすることが提案されている（例えば、特許文献３参照）。
【０００６】
【特許文献１】
特開平０６―０９５９７３号公報
【特許文献２】
特開２００２―００７０００号公報
【特許文献３】
特開２００２―１０８７２５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記提案も含めて従来の手法にあっては、主電源がダウンしてしまったことをことに基づいて、メモリのデータを保護する処置を行うものであり、この処置の動作を確実に行えることを保証できるものではなかった。特に、メモリコントローラがコマンドを発行して必要な制御を行った後に、メモリをアクセス禁止の状態とするタイプのデバイスでは、この制御処理を主電源がダウンした後に確実に行うことは難しい。
【０００８】
すなわち、ダウンしてしまった主電源を副電源に切替えるもの以外では、図９に示すように、主電源９０からメモリやメモリコントローラ９１への電力供給経路に寄生する容量９２が蓄えている電荷によって上記の処置動作を行うが、このような不確実な寄生容量の電圧では確実に処置を実行できるとは言えない。また、副電源に切替えて処置動作を行うものであっても、主電源がダウンしてしまってから切替え動作を行うものであるため、副電源への切替え自体が確実に実行できるとは言えない。
【０００９】
本発明は、上記従来の事情に鑑みなされたもので、主電源のダウンに対してメモリのデータ保護を確実に実施することを目的としている。
なお、本発明の更なる目的は以下の説明において明らかなところである。
【００１０】
【課題を解決するための手段】
本発明は、読み出し書き込み可能メモリ及び当該メモリの動作を制御するメモリコントローラに動作電力を供給する主電源の出力変動を監視し、主電源の出力電圧が予め設定した保護開始電圧に低下したことに応じて、メモリ及びメモリコントローラに供給される電圧の低下を遅延させ、メモリ及びメモリコントローラに供給される電圧が保護開始電圧より低い動作限界電圧まで低下する間に、メモリのデータを保護した状態に制御するものである。
【００１１】
このメモリ及びメモリコントローラに供給される電圧低下の遅延は、例えば、主電源を保護用の副電源（バッテリ）に切替える、主電源からメモリ及びメモリコントローラへの電力供給経路の設けた電圧安定化回路の昇圧機能を利用する、主電源からの電力供給経路に対してメモリ及びメモリコントローラへ以外の電力負荷を切り離すことにより行うことができる。そして、この遅延にとって主電源の出力電圧が動作限界電圧まで下がってしまうより長い時間を確保して、当該時間内でメモリのデータを保護した状態に制御する。
また、メモリのデータを保護した状態は、例えば、メモリをデータを正常に保持して外部アクセスを禁止した状態や、メモリのデータを他の不揮発性メモリにコピー退避させた状態である。
【００１２】
すなわち、保護開始電圧は主電源がダウンしてしまう前兆という意味もあり、上記切替えや切離し動作などを主電源が完全にダウンしてしまう前に確実に行い、そして、切替えられた保護用電源によってメモリ及びメモリコントローラへの供給電圧が動作限界電圧に低下してしまうまでの時間を遅延させ、この遅延によって引き延ばされた時間内にメモリに対する保護処置の制御を完了する。
【００１３】
【発明の実施の形態】
本発明を実施例に基づいて具体的に説明する。
図１には第１実施例に係るメモリ制御装置の構成を示し、図２には本実施例を適用したファクシミリ装置の構成を示し、図３には本実施例を適用したＳＤＲＡＭ及びそのコントローラを示してある。
【００１４】
まず、本例に係るファクシミリ装置は、図２に示すように、送信する画像データを読み込むスキャナー部１、受信したデータの画像を印刷出力するプリンタ部２、ユーザからのボタン操作の受付や必要な情報の表示を行うユーザーインタフェース部３、モデムなどによるデータのファクシミリ送受信を制御する通信制御部４、送受信するデータの処理や装置全体の処理を統括制御するシステム制御部５を有している。
【００１５】
システム制御部５は、制御処理を行うＣＰＵ（プロセッサ）６、制御プログラムやシステムデータなどを記憶したＲＯＭ（メモリ）７、プロセッサ６へ作業領域を提供するとともにデータを書き込み読み出し可能に保持するＲＡＭ（メモリ）８、特定用途用のＩＣ（ＡＳＩＣ）９などを有している。
ここで、本例では、送受信データや電話番号データなどのユーザデータやシステム制御用の制御データなどを保持するＲＡＭ８に対する保護処理制御を行って、当該ファクシミリ装置に備えられた主電源（図２には、図示せず）がダウンした場合でも、ＲＡＭ８に保持されているデータを保護するものとして説明する。
【００１６】
本例のファクシミリ装置では、メモリ（ＲＡＭ）８に対する制御のために、図１に示すようなメモリ制御装置が設けられている。
主電源１０は、外部からの商用電力（ＡＣ）をトランスなどによって規定電圧のＤＣ電力として、メモリ８を初めとしたファクシミリ装置の各機能部に供給する。
メモリコントローラ１１は、公知のようにメモリ８に対する読み出し書き込みといったアクセスを制御する他、メモリ８に対する保護処理制御を行うための保護設定機能１２を有している。
【００１７】
主電源１０からメモリ８及びメモリコントローラ１１に至る電力供給経路には切替え部１３が設けられており、この切替え部１３には主電源１０と分岐した経路で保護用の副電源１４が接続されている。
すなわち、切替え部１３によって、メモリ８及びメモリコントローラ１１への電力供給を主電源１０からと保護用電源１４からとに切替えることができる。
なお、揮発性のメモリ８には、公知のように装置の電源をオフにしてもデータを保持し続けるための電力を供給する充電式又は非充電式の電池１９が付設されている。
【００１８】
ここで、保護用電源１４は主電源１０がダウンした場合に少なくとも後述する時間Ｔは保護処理制御を行える所定電圧（動作限界電圧）以上の電力をメモリ８やメモリコントローラ１１へ供給できる能力を持った充電式の電池、非充電式の電池、太陽電池などでこうせいされる。
なお、主電源１０による装置動作中に、必要な電荷電圧を蓄積するコンデンサを設けて、これを切替え部１３の切替えによって用いる保護用電源１４とすることもできる。
【００１９】
主電源１０には電源監視部１５が付設されており、この電源監視部１５は主電源１０からの出力電力の変動を常時監視する。この電源監視は、主電源１０のトランスの一次側（商用電力側）又は二次側（機器の内部側）の電圧又はサイクル数をの変化を検出することにより行うことができる。
【００２０】
電源監視部１５には判定部１６が接続されており、この判定部１６は電源監視部１５よる検出値に基づいて、主電源１０からの出力電圧が正常値から上記保護処理制御を開始すべき所定の電圧（保護開始電圧）に低下したか否かを判定し、保護開始電圧まで低下したしたところでメモリコントローラ１１に対して保護処理制御の開始信号（Ｐｏｗｅｒ−Ｆａｉｌ）を出力し、これとともに、切替え部１３に対してメモリ８及びメモリコントローラ１１に対する電力供給を主電源１０から保護電源１４に切替えさせる指示信号を出力する。
【００２１】
また、保護電源１４からの出力電力の変動を常時監視するリセット部１７が設けられており、保護電源１４からの出力電圧が保護開始電圧より低い予め設定した上記動作限界電圧に低下したしたところでメモリコントローラ１１に対してメモリ８を外部からのアクセスを禁止した状態にさせる信号（ＲＥＳＥＴ）を出力する。
なお、例えば、図３に示すように、主電源１０からの正常な供給電圧（Ｖｃｃ）に対して、これより低い保護開始電圧（Ｖｃｃ１）を検知するリセットＩＣで判定部１６を構成し、更にこれより低い動作限界電圧（Ｖｃｃ２）を検知するリセットＩＣでリセット部１７を構成することにより、上記Ｐｏｗｅｒ−Ｆａｉｌ信号及びＲＥＳＥＴ信号の出力を行うことができる。
【００２２】
したがって、本例のメモリ制御装置では、主電源１０からの出力が保護開始電圧に低下したところで、保護電源１４からの電力によりメモリコントローラ１１にメモリ８に対する保護処理制御を開始させ、この保護電源１４からの出力が更に動作限界電圧にまで低下する間（時間Ｔ）に、メモリコントローラ１１に当該保護処理制御を終了させて、メモリ８を外部がアクセスされた状態とし、電池１９からバックアップ電力を供給した休止状態とする。
すなわち、保護設定機能１２を含むメモリコントローラ１１及びリセット部１７により、メモリ８のデータを保護した状態に制御する制御部が構成されている。
【００２３】
具体的には、例えば図４に示すように、メモリ８としてＳＤＲＡＭを用いている場合には、メモリコントローラ１１がＳＤＲＡＭ８にセルフリフレッシュコマンドを発行する制御を行って当該コマンドを発行した後に、ＣＫＥ端子への入力信号を固定する制御を行って当該ＣＫＥ端子への入力信号を固定して外部アクセス禁止状態とする。なお、図中の１８は装置全体の制御を行うシステムコントローラである。
【００２４】
また、メモリ８としてＳＲＡＭを用いている場合には、ＣＳ端子の入力信号を固定する制御を行ってＣＳ端子の入力信号を固定して当該外部アクセス禁止状態とする。
なお、この保護処理制御はメモリに用いるデバイスに応じて設定されるものであり、要は、供給メモリを正常にデータ保持した状態で外部アクセスを禁止した休止状態（保持モード）に制御すればよい。
【００２５】
次に、上記の保護処理制御について、更に詳細に説明する。
上記の主電源１０からの出力電圧（Ｖｃｃ）、保護電源１４からの出力電圧（Ｂ）、判定部１６から出力されるＰｏｗｅｒ−Ｆａｉｌ信号（Ｃ）、リセット部１７から出力されるＲＥＳＥＴ信号（Ｄ）は、図５（但し、横軸は時間）に示すような関係にある。
【００２６】
すなわち、主電源１０の出力電圧（Ａ）がメモリ８、メモリコントローラ１１、切替え部１３、電源監視部１５、判定部１６などと言った制御に係わる機能部が動作できなくなってしまうまで低下していない保護開始電圧（Ｖｃｃ１）となったところで、Ｐｏｗｅｒ−Ｆａｉｌ信号（Ｃ）を発するとともに、切替え部１３により主電源１０から保護電源１４への切り替えをする。そして、それ以後の制御に係る少なくともメモリ８、メモリコントローラ１１、リセット部に保護電源１４から動作電力を供給し、メモリコントローラ１１にメモリ８に対する保護処理制御を行わせる。
【００２７】
メモリコントローラ１１は、保護電源１４の出力電圧（Ｂ）が動作限界電圧（Ｖｃｃ２）にまで低下するまでの間に（すなわち、時間Ｔの内に）、保護処理制御を終了し、保護電源１４の出力電圧（Ｂ）が動作限界電圧（Ｖｃｃ２）となったところで、リセット部１７がＲＥＳＥＴ信号（Ｄ）を発して、メモリを外部アクセスが禁止された状態にする。
したがって、主電源１０がダウンしてメモリ８やメモリコントローラ１１が動作し得ない程に電圧が低下してしまう前に、保護用電源１４に切替えることによって時間Ｔを遅延させて長期化し、この時間Ｔ内で保護処理制御を確実に行わせている。
【００２８】
図６には、制御処理の中心的な役割を果たすメモリコントローラ１１による制御処理手順を示してある。
主電源１０からの電力供給が保護開始電圧に低下したことに基づくＰｏｗｅｒ−Ｆａｉｌ信号の入力を常時判定し（ステップＳ１）、当該信号の入力があったときには、その時点でメモリ８に対する読み出しや書き込みといったアクセスがなされているかを判定する（ステップＳ２）。この結果、アクセス中であれば終了を待って、上記のように切替えられた保護電源１４からの電力によって保護設定機能１２がメモリ８に対する保護処理制御を行い（ステップＳ３）、ＲＥＳＥＴ信号に応じてメモリ８を外部アクセス禁止の状態とする（ステップＳ４）。
【００２９】
図７には、本発明の第２実施例に係るメモリ制御装置の構成を示してある。なお、第１実施例と同一部には同一符号を付して、重複する説明は省略する。
本例は、主電源１０からの供給電力電圧を規定値に安定化させるＤＣ／ＤＣコンバータ２１を利用して、切替え部１３や保護電源１４を用いることなく、第１実施例と同様に、主電源１０の異常な電圧低下に対して保護処理制御を実現するものである。
【００３０】
公知のように電圧安定化回路１２は電圧の変動を抑えるために入力電圧を昇圧して一定電圧にする昇圧機能を有しており、本例では、主電源１０からメモリ８及びメモリコントローラ１１に至る電力供給経路に電圧安定化回路としてのＤＣ／ＤＣコンバータ２１を設けてある。
また、本例では、リセット部１７はＤＣ／ＤＣコンバータ２１の出力電圧が動作限界電圧ところでＲＥＳＥＴ信号をメモリコントローラ１１に出力する。
【００３１】
すなわち、主電源１０の出力電圧が低下した場合でも、ＤＣ／ＤＣコンバータ２１の昇圧機能によってメモリ８及びメモリコントローラ１１に供給される電圧の低下を遅延させることができ、これによって、動作限界電圧にまで低下する間に保護処理制御を完了するための時間Ｔを確保している。
【００３２】
したがって、本例においては、主電源１０の出力電圧が保護開始電圧まで低下したところでＰ　ｏｗｅｒ−Ｆａｉｌ信号がメモリコントローラ１１に入力され、その後は、ＤＣ／ＤＣコンバータ２１の昇圧機能によってメモリ８及びメモリコントローラ１１への供給電圧を時間Ｔの間は動作限界電圧以上に維持し、その後に、ＲＥＳＥＴ信号によってメモリを外部アクセス禁止状態にする。
【００３３】
図８には、本発明の第３実施例に係るメモリ制御装置の構成を示してある。なお、第１実施例と同一部には同一符号を付して、重複する説明は省略する。
本例は、主電源１０の出力電力の供給経路に存在する寄生容量の蓄積電荷を積極的に利用して、保護電源１４を用いることなく、第１実施例と同様に、主電源１０の異常な電圧低下に対して保護処理制御を実現するものである。
【００３４】
公知のように基板配線などからなる電力供給経路には寄生容量が形成されて電荷が蓄積されるが、この蓄積電荷による電力は主電源１０がオフとなると、当該電力供給経路に接続されている様々な電気回路部によって急速に消費される。本例では、電気負荷２３となるこれら電気回路部を負荷切離し部２４により主電源１０からの電力供給経路から切り離すことによって、メモリ８及びメモリコントローラ１１に供給する電力の電圧低下を遅延させるようにしている。
【００３５】
このために、主電源１０からの電力供給経路にＰｏｗｅｒ−Ｆａｉｌ信号に応じて動作する負荷切離し部２４を設け、メモリ８及びメモリコントローラ１１などの保護処理制御に係る機能部を除く電気負荷２３負荷切離し部２４を介して当該電力供給経路に接続してあり、Ｐｏｗｅｒ−Ｆａｉｌ信号に入力によって負荷切離し部２４が当該電力供給経路から電気負荷２３を切り離すようにしてある。
また、本例では、リセット部１７は主電源１０からの電力供給経路の電圧が動作限界電圧ところでＲＥＳＥＴ信号をメモリコントローラ１１に出力する。
【００３６】
すなわち、主電源１０の出力電圧が低下した場合でも、電力供給経路に蓄積された電荷でメモリ８及びメモリコントローラ１１に供給される電圧の低下を遅延させることができ、これによって、動作限界電圧にまで低下する間に保護処理制御を完了するための時間Ｔを確保している。
【００３７】
したがって、本例においては、主電源１０の出力電圧が保護開始電圧まで低下したところでＰｏｗｅｒ−Ｆａｉｌ信号がメモリコントローラ１１及び負荷切離し部２４に入力され、その後は、電力供給経路の蓄積電荷によってメモリ８及びメモリコントローラ１１への供給電圧を時間Ｔの間は動作限界電圧以上に維持し、その後に、ＲＥＳＥＴ信号によってメモリを外部アクセス禁止状態にする。
【００３８】
上記の実施例では、ＤＲＡＭやＳＲＡＭと言った揮発性メモリの保護処理制御について説明したが、本発明は、ＥＥＰＲＯＭやフラッシュメモリと言った不揮発性メモリの保護処理制御についての同様に適用することができ、主電源１０の以上を保護開始電圧によって逸早く判定し、動作限界電圧にまで低下する時間Ｔを遅延させて、この時間Ｔ内に不揮発性メモリを外部アクセス禁止状態にするための処理制御を実行するようにすればよい。
また、本発明における保護処理制御では、メモリ８に記憶されたデータを他の不揮発性メモリにコピーして退避させるようにしてもよい。
【００３９】
【発明の効果】
以上説明したように、本発明によると、主電源のダウンを逸早く判定してメモリに対する保護処理制御を実行するようにしたため、主電源のダウンに対してメモリのデータ保護を確実に実施することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るメモリ制御装置の構成図である。
【図２】本発明を適用したファクシミリ装置の一例を示す構成図である。
【図３】電圧低下を検知する方法の一例を説明する図である。
【図４】ＳＤＲＡＭ及びそのコントローラの接続関係の一例を示す図である。
【図５】電圧及び信号の関係を説明する図である。
【図６】メモリコントローラの処理手順の一例を示す図である。
【図７】本発明の第２実施例に係るメモリ制御装置の構成図である。
【図８】本発明の第３実施例に係るメモリ制御装置の構成図である。
【図９】従来の処置動作を説明する図である。
【符号の説明】
８：メモリ、　１０：主電源、
１１：メモリコントローラ、　１２：保護設定機能部、
１３：切替え部、　１４：保護電源、
１５：電源監視部、　１６：判定部、
１７：リセット部、　２１：ＤＣ／ＤＣコンバータ、
２３：電気負荷、　２４：負荷切離し部、
Ｖｃｃ１：保護開始電圧、　Ｖｃｃ２：動作限界電圧、
Ｔ：遅延された時間、

Claims

読み出し書き込み可能メモリ及び当該メモリの動作を制御するメモリコントローラに供給される電力の低下を遅延させて当該メモリを正常終了させるメモリ制御装置であって、
前記メモリ及びメモリコントローラに動作電力を供給する主電源の出力変動を監視する電源監視部と、
前記主電源の出力電圧が予め設定した保護開始電圧に低下したことを判定する判定部と、
前記保護開始電圧に低下したことに応じて、前記メモリ及びメモリコントローラの動作電力を保護用電源からの供給に切り替える切替え部と、
前記メモリ及びメモリコントローラに供給される電圧が前記保護開始電圧より低い動作限界電圧に低下するまでの間に、前記メモリのデータを保護した状態に制御する制御部と、
を備えたことを特徴とするメモリ制御装置。
読み出し書き込み可能メモリ及び当該メモリの動作を制御するメモリコントローラに供給される電力の低下を遅延させて当該メモリを正常終了させるメモリ制御装置であって、
主電源から前記メモリ及びメモリコントローラへの動作電力の供給経路に設けられた電圧安定化部と、
前記主電源の出力変動を監視する電源監視部と、
前記主電源の出力電圧が予め設定した保護開始電圧に低下したことを判定する判定部と、
前記保護開始電圧に低下したことに応じて、前記電圧安定化部の昇圧機能によって保持される前記メモリ及びメモリコントローラへの供給電圧が前記保護開始電圧より低い動作限界電圧に低下するまでの間に、前記メモリのデータを保護した状態に制御する制御部と、
を備えたことを特徴とするメモリ制御装置。
読み出し書き込み可能メモリ及び当該メモリの動作を制御するメモリコントローラに供給される電力の低下を遅延させて当該メモリを正常終了させるメモリ制御装置であって、
前記メモリ及びメモリコントローラに動作電力を供給する主電源の出力変動を監視する電源監視部と、
前記主電源の出力電圧が予め設定した保護開始電圧に低下したことを判定する判定部と、
前記保護開始電圧に低下したことに応じて、前記メモリ及びメモリコントローラを除いて前記主電源接続される電力負荷を電力供給経路から切り離す負荷切離し部と、
前記メモリ及びメモリコントローラへの供給電圧が前記保護開始電圧より低い動作限界電圧に低下するまでの間に、前記メモリのデータを保護した状態に制御する制御部と、
を備えたことを特徴とするメモリ制御装置。
読み出し書き込み可能メモリ及び当該メモリの動作を制御するメモリコントローラに動作電力を供給する主電源の出力変動を監視し、
前記主電源の出力電圧が予め設定した保護開始電圧に低下したことに応じて、前記メモリ及びメモリコントローラに供給される電圧の低下を遅延させ、
前記メモリ及びメモリコントローラに供給される電圧が前記保護開始電圧より低い動作限界電圧まで低下する間に、前記メモリのデータを保護した状態に制御することを特徴とするメモリ制御方法。