JP2011108219A

JP2011108219A - 電源制御装置、画像形成装置および電源制御方法

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Publication number: JP2011108219A
Application number: JP2010135385A
Authority: JP
Inventors: Takehisa Kitagawa; 岳寿北川
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-10-19
Filing date: 2010-06-14
Publication date: 2011-06-02
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Also published as: CN102043737A; JP5556405B2; EP2312419A1; US8874278B2; US20110089922A1

Abstract

【課題】システム全体を保護する大容量のバックアップ電源又はコンデンサを設けることなく、突然の電源遮断によるフラッシュメモリのブロック破壊を回避する。
【解決手段】電源制御回路１２は、電源を生成し、生成した電源を、ＮＡＮＤ−Ｆｌａｓｈ７，８と制御部２１とを有する電子機器に対して供給する電源生成部３５と、制御部２１に供給される電源の電圧を監視し、電圧が所定の閾値未満に低下した場合に、電源を、制御部２１に対して供給し、ＮＡＮＤ−Ｆｌａｓｈ７，８に供給しないように切り替えるリセットＩＣ３２およびＦＥＴ３１と、電源が制御部２１に対して供給されるように切り替えられた場合に、ＮＡＮＤ−Ｆｌａｓｈ７，８に対するデータ書き込みを完了可能な時間だけ、ＮＡＮＤ−Ｆｌａｓｈ７，８に印加する電圧を保持するコンデンサ３３と、を備えた。
【選択図】図３

Description

本発明は、電源制御装置、画像形成装置および電源制御方法に関する。

上記のような電子機器は、ＣＰＵやＲＡＭ、不揮発性記憶媒体を含む各種デバイス、および不揮発性記憶媒体に格納されているオペレーションシステム（ＯＳ）等のソフトウェアからなるシステムによって構成されている。

ところで、そのシステムを構成する不揮発性記憶媒体として、ＨＤＤ（ハードディスク装置）やフラッシュメモリを使用できるが、フラッシュメモリを使用する場合、次のような問題がある。つまり、フラッシュメモリは、データ書き込み中に電源が突然遮断されることにより、あるブロックが故障する可能性がある。

そこで、フラッシュメモリを使用する場合、バックアップ電源を用いて、突然の電源遮断に備えるようにしたものが既に知られている。

しかし、このようなバックアップ電源を用いる手法は、システム全体をバックアップ電源で保護する手法であったため、そのバックアップ電源として大容量のものが必要であり、小容量のものではシステム全体を保護できないという問題があった。更に、バックアップ電源を用いる手法は、ソフトウェアでの制御によるものが主流であり、ソフトウェアが動き出した直後などは有効でないという問題がある。

そこで、例えば特許文献１に見られるようなものが提案されている。特許文献１には、不揮発性メモリであるフラッシュメモリへのデータ書き込み中にバッテリ（電源）の電圧が低下した場合でも、フラッシュメモリのデータ破壊を防止することが目的で、フラッシュメモリへのデータ書き込み中にバッテリが所定電圧以下に低下した場合、コンデンサからフラッシュメモリに電力を供給する方法が開示されている。

しかしながら、特許文献１に記載のものでも、フラッシュメモリへのデータ書き込み中に電源が遮断されても、フラッシュメモリのブロックが破壊されることを防ぐことは可能であるが、コンデンサとして大容量のものが必要であった。

この発明は上記の点に鑑みてなされたものであり、システム全体を保護する大容量のバックアップ電源又はコンデンサを設けることなく、突然の電源遮断による不揮発性メモリのブロック破壊を回避し、不揮発性メモリの保護を強化することができる電源制御装置、画像形成装置および電源制御方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる電源制御装置は、電源を生成し、生成した電源を、不揮発性メモリと制御部とを有する電子機器に対して供給する電源生成部と、前記電子機器に供給される電源の電圧を監視し、前記電圧が所定の閾値未満に低下した場合に、前記電源を、前記制御部に対して供給し、前記不揮発性メモリに供給しないように切り替える切替部と、前記電源が前記制御部に対して供給されるように切り替えられた場合に、前記不揮発性メモリに対するデータ書き込みを完了可能な時間だけ、前記不揮発性メモリに印加する電圧を保持する蓄電部と、を備えたことを特徴とする。

また、本発明にかかる画像形成装置は、不揮発性メモリと、制御部と、電源を生成し、生成した電源を、前記不揮発性メモリおよび前記制御部に対して供給する電源生成部と、前記制御部に供給される電源の電圧を監視し、前記電圧が所定の閾値未満に低下した場合に、前記電源を、前記制御部に対して供給し、前記不揮発性メモリに供給しないように切り替える切替部と、前記電源が前記制御部に対して供給されるように切り替えられた場合に、前記不揮発性メモリに対するデータ書き込みを完了可能な時間だけ、前記不揮発性メモリに印加する電圧を保持する蓄電部と、を備えたことを特徴とする。

また、本発明にかかる電源制御方法は、電源制御装置で実行される電源制御方法であって、電源を生成し、生成した電源を、不揮発性メモリと制御部とを有する電子機器に対して供給するステップと、前記電子機器に供給される電源の電圧を監視するステップと、前記電圧が所定の閾値未満に低下した場合に、前記電源を、前記制御部に対して供給し、前記不揮発性メモリに供給しないように切り替えるステップと、前記電源が前記制御部に対して供給されるように切り替えられた場合に、前記不揮発性メモリに対するデータ書き込みを完了可能な時間だけ、前記不揮発性メモリに印加する電圧を保持するステップと、を含むことを特徴とする。

本発明によれば、システム全体を保護する大容量のバックアップ電源又はコンデンサを設けることなく、突然の電源遮断によるフラッシュメモリのブロック破壊を回避し、フラッシュメモリの保護を強化することができるという効果を奏する。

図１は、本実施の形態にかかる電源制御装置を搭載した画像形成装置のハードウェア構成例を示すブロック図である。図２は、本実施の形態にかかる画像形成装置の電源構成を説明するためのブロック図である。図３は、本実施の形態にかかる電源制御回路の構成例を示す回路図である。図４は、本実施の形態にかかる電源制御回路の動作シーケンスの一例を示す線図である。図５は、本実施の形態にかかるＮＡＮＤ−Ｆｌａｓｈの内部構成例を示すブロック図である。図６は、本実施の形態にかかる電源制御回路における電源スイッチオン時の動作手順の一例を示すフロー図である。図７は、本実施の形態にかかる電源スイッチオフ時の動作手順の一例を示すフロー図である。

以下、本実施の形態を図面に基づいて具体的に説明する。
本実施の形態では、不揮発性メモリであるフラッシュメモリの電源構成に際して、以下に示す特徴を有する。つまり、電源遮断を検知した場合に、フラッシュメモリに印加される電圧のみを、フラッシュメモリ内のバッファからＲＯＭへのデータ書き込みに必要な時間の分だけ、そのフラッシュメモリに印加される電圧を、そのデータ書き込みに必要な電圧に保持することにより、そのデータ書き込み中の電源遮断によるフラッシュメモリのブロック破壊を回避できることを特徴としている。その特徴について、以下で詳細に説明する。

図１は、本実施の形態の電源制御装置を搭載した画像形成装置のハードウェア構成例を示すブロック図である。
電子機器としての画像形成装置１００は、ＣＰＵ１，操作部２，エンジンインタフェース（以下「インタフェース」を「Ｉ／Ｆ」ともいう）３，ＨＤＤ（ハードディスクドライブ装置）４，外部Ｉ／Ｆ５，ＮＡＮＤ−ＣＴＬ６，不揮発性メモリであるＮＡＮＤ−Ｆｌａｓｈ７，８，不揮発性メモリであるＮＯＲ−Ｆｌａｓｈ９，ＲＡＭ（Random Access Memory）１０，ＡＳＩＣ（Application Specific Integrated Circuit）１１，および電源制御回路１２等によって構成されている。

ここで、ＣＰＵ１，操作部２，エンジンＩ／Ｆ３，ＨＤＤ４，外部Ｉ／Ｆ５，ＮＡＮＤ−ＣＴＬ６，ＮＯＲ−Ｆｌａｓｈ９，ＲＡＭ１０，ＡＳＩＣ１１は、画像形成装置１００の全体を制御する制御部２１（図２参照）を構成する。また、ＮＡＮＤ−Ｆｌａｓｈ７，８は、後述するＮＡＮＤ−Ｆｌａｓｈ部２２（図２参照）を構成する。

ＣＰＵ１は、機器（当該画像形成装置１００）の各部を統括的に制御する中央処理装置である。このＣＰＵ１は、ＮＡＮＤ−Ｆｌａｓｈ７，８内のプログラムやＮＯＲ−Ｆｌａｓｈ９内のプログラムをＲＡＭ１０に展開して、起動（実行）させ、機器の制御を行うことにより、各種の機能を実現することができる。
操作部２は、機器に対して操作を行うオペレータ（利用者）のためのユーザインタフェースであり、各種の情報入力や指示（要求）等を行うための各種の操作キー（操作スイッチ又は操作ボタンともいう）と、各種情報を表示する表示器とを備えている。

エンジンＩ／Ｆ３は、エンジンと接続して通信を行う通信部である。エンジンは、原稿の画像を読み取るスキャナ部等の画像読取部と、画像読取部によって読み取った画像データや、図示しないＰＣ等の外部機器から外部Ｉ／Ｆ５によって受信した印刷データを可視画像として用紙等の印刷媒体上に印刷（画像形成）するプリンタ部等の画像形成部とからなる。なお、外部機器から受信した印刷データが印刷用の画像データでなく、文字コードや描画データであれば、それらはＣＰＵ１およびＡＳＩＣ１１によって印刷用の画像データに変換される。

ＨＤＤ４は、不揮発性記憶媒体であるハードディスク装置であり、各種プログラム等の各種データを記憶することができる。
外部Ｉ／Ｆ５は、外部機器と接続して通信を行うための、ネットワークインタフェース、あるいはＵＳＢ規格，ＩＥＥＥ１３９４規格のインタフェース（直接インタフェース）である。
ＮＡＮＤ−ＣＴＬ６は、ＮＡＮＤ−Ｆｌａｓｈ７，８に対するデータの読み書きを制御するメモリコントロール回路である。

ＮＡＮＤ−Ｆｌａｓｈ７，８は、不揮発性記憶媒体であるＮＡＮＤ型フラッシュメモリであり、各種プログラム等の各種データを記憶することができる。
ＮＯＲ−Ｆｌａｓｈ９は、不揮発性記憶媒体であるＮＯＲ型フラッシュメモリであり、各種プログラム等の各種データを記憶することができる。
ＲＡＭ１０は、各種プログラムを記憶するプログラムメモリや、ＣＰＵ１がデータ処理時に使用するワークメモリ等として使用するメモリである。
ＡＳＩＣ１１は、ＣＰＵ１の制御対象となるデバイスの共有化を図り、アーキテクチャの面からアプリケーションプログラム等の開発の高効率化を支援するものである。

電源制御回路１２は、電源制御装置に相当するものであり、商用電源（ＡＣ電源）からの給電（供給電力）によって後述する制御部２１の電源（ＤＣ電源）を生成して、上述したＣＰＵ１やＮＡＮＤ−Ｆｌａｓｈ７，８を含む各デバイスに給電する（電圧を印加する）電源生成部を備えている。

ここで、ＣＰＵ１が、ＮＡＮＤ−ＣＴＬ６経由でＮＡＮＤ−Ｆｌａｓｈ７，８へデータを書き込んだり、ＮＡＮＤ−Ｆｌａｓｈ７，８内のデータをＮＡＮＤ−ＣＴＬ６経由で読み込んで、そのデータをＲＡＭ１０に展開したりする。また、ＮＯＲ−Ｆｌａｓｈ９は、ＣＰＵ１からのデータの直接書き込みが可能である。

図２は、図１に示した画像形成装置１００の電源構成を説明するためのブロック図である。この画像形成装置１００において、電源制御回路１２が、商用電源からの給電によって制御部２１の電源を生成し、制御部２１を構成するＣＰＵ１や操作部２、ＮＡＮＤ−ＣＴＬ６等の各デバイスにそのまま給電しているが、ＮＡＮＤ−Ｆｌａｓｈ部２２を構成するＮＡＮＤ−Ｆｌａｓｈ７，８へは後述する電界効果トランジスタを介して給電している。この電界効果トランジスタを介したＮＡＮＤ−Ｆｌａｓｈ７，８側の電源をＮＡＮＤ−Ｆｌａｓｈの電源とする。ここで、制御部２１の電源とＮＡＮＤ−Ｆｌａｓｈ部２２（ＮＡＮＤ−Ｆｌａｓｈ７，８）の電源を生成する電源制御回路１２について、図３によって説明する。

図３は、図２の電源制御回路１２の構成例を示す回路図である。この電源制御回路１２は、電源生成部３５と、電界効果トランジスタ（以下「ＦＥＴ」[Field Effect Transistor]という）３１，リセットＩＣ（リセット回路）３２，コンデンサ３３，および電圧出力端子１２ａ，１２ｂを備えている。ここで、ＦＥＴ３１とリセットＩＣ３２が切替部に相当し、コンデンサ３３が蓄電部に相当する。

電源生成部３５は、電源を生成し、生成した電源を、制御部２１に対して供給する。ＦＥＴ３１は、Ｐ型又はＮ型ＦＥＴであり、電源生成部３５によって生成される制御部２１の電源をＮＡＮＤ−Ｆｌａｓｈ７，８にも供給したり、制御部２１の電源をＮＡＮＤ−Ｆｌａｓｈ７，８に供給しない（制御部２１の電源からＮＡＮＤ−Ｆｌａｓｈ７，８を分離する）よう切り替える機能を有している。このため、ＦＥＴ３１では、ドレイン端子Ｄに制御部２１の電源の電圧を出力するための電圧出力端子１２ａが接続され、ソース端子ＳにＮＡＮＤ−Ｆｌａｓｈ部２２（ＮＡＮＤ−Ｆｌａｓｈ７，８）の電源の電圧を出力するための電圧出力端子１２ｂおよびコンデンサ３３の一方の端子が接続され、ゲート端子ＧにリセットＩＣ３２の出力端子が接続されている。なお、図３に示すように、電圧出力端子１２ａは制御部２１に接続され、電圧出力端子１２ｂはＮＡＮＤ−Ｆｌａｓｈ部２２に接続されている。

また、ＦＥＴ３１が通電状態でない場合でも、電圧出力端子１２ｂからＮＡＮＤ−Ｆｌａｓｈ７，８に電圧が印加されるように、ドレイン端子Ｄとソース端子Ｓとの間に寄生ダイオード３１ａが介挿され、それによってコンデンサ３３の充電に時間がかからないようになっている。

リセットＩＣ３２は、制御部２１の電源の電圧を監視し、その監視電圧が所定値（ここでは「２．９Ｖ」とする）以上になった場合に、ＦＥＴ３１のゲート端子Ｇへの出力信号をハイレベル“Ｈ”にしてＦＥＴ３１を通電状態にする。それによって、制御部２１の電源とＮＡＮＤ−Ｆｌａｓｈ７，８の電源は同じ電位となる。すなわち、リセットＩＣ３２とＦＥＴ３１によって、制御部２１の電源がＮＡＮＤ−Ｆｌａｓｈ７，８にも供給されることになる。これにより、電圧出力端子１２ｂからＮＡＮＤ−Ｆｌａｓｈ７，８に印加（出力）される電圧であるＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧が、ＮＡＮＤ−Ｆｌａｓｈ７，８へのデータの読み書きに必要な電圧となる。

また、リセットＩＣ３２による監視電圧が２．９Ｖ未満になった場合には、ＦＥＴ３１のゲート端子Ｇへの出力信号をローレベル“Ｌ”にしてＦＥＴ３１を非通電状態にする。それによって、ＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧が低下するため、制御部２１の電源からＮＡＮＤ−Ｆｌａｓｈ７，８を分離することになる。すなわち、リセットＩＣ３２とＦＥＴ３１によって、制御部２１に供給されている電源がＮＡＮＤ−Ｆｌａｓｈ７，８に供給されなくなるように切り替えられる。

コンデンサ３３は、制御部２１の電源からＮＡＮＤ−Ｆｌａｓｈ７，８が分離された場合、すなわち、リセットＩＣ３２とＦＥＴ３１によって、制御部２１に供給されている電源がＮＡＮＤ−Ｆｌａｓｈ７，８に供給されなくなるように切り替えられた場合に、ＮＡＮＤ−Ｆｌａｓｈ７，８内のバッファからＲＯＭへのデータ書き込みに必要な時間の分だけ、ＮＡＮＤ−Ｆｌａｓｈ７，８に印加される電圧をそのデータ書き込みに必要な電圧に保持する機能を有する。

このコンデンサ３３の静電容量は、ＲＯＭの最大消費電力と、バッファからＲＯＭへの書き込み最大時間と、制御部２１の電圧と、ＲＯＭの最小動作電圧とに基づいて定められる。より具体的には、次式により定められる。

このコンデンサ３３は、ＮＡＮＤ−Ｆｌａｓｈ７，８の数量（２個）に応じた容量を持っている。よって、ＮＡＮＤ−Ｆｌａｓｈの個数が１個又は３個以上の場合、コンデンサ３３をその数量に応じた容量を持ったものにするとよい。

なお、上述した電源制御回路１２は、コンデンサ３３の容量をＮＯＲ−Ｆｌａｓｈ９用に変更することで、ＮＯＲ−Ｆｌａｓｈ９に対しても使用可能である。

また、コンデンサ３３として、静電容量が可変容量のコンデンサを用いることもできる。

リセットＩＣ３２は、監視電圧が２．９Ｖ未満になると、ＣＰＵ１やＮＡＮＤ−ＣＴＬ６に対してリセットをかける仕組みにもなっている。

ＣＰＵ１やＮＡＮＤ−ＣＴＬ６へリセットがかかると、ＮＡＮＤ−Ｆｌａｓｈ７，８やＮＯＲ−Ｆｌａｓｈ９への書き込み命令が発行されなくなる。つまり、制御部２１の電源が２．９Ｖ未満となったとき、その時までに発行された書き込み命令によってＮＡＮＤ−Ｆｌａｓｈ７，８やＮＯＲ−Ｆｌａｓｈ９が内部でＲＯＭにデータを書き込む処理が完了するまで、その書き込み処理に必要な電圧を保持できれば、ブロックが破壊されることはない。

図４は、図３に示した電源制御回路１２の動作シーケンスの一例を示す線図である。画像形成装置１００の図示しない電源スイッチ（電源ＳＷ）が、図４の（ａ）に示すようにオンとなると、制御部２１の電源の電圧が同図の（ｂ）に示すように立ち上がり始める。このとき、ＦＥＴ３１の寄生ダイオード３１ａを通してＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧も同図の（ｄ）に示すように少し遅れて立ち上がり始める（期間Ａの説明）。

制御部２１の電源の電圧が図４の（ｂ）に示すように２．９Ｖまで上昇すると、リセットＩＣ３２の出力が同図の（ｃ）に示すように“Ｈ”に変化するため、ＦＥＴ３１は通電状態となり、ＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧は、同図の（ｄ）に示すように制御部２１の電源と同じ電圧になる（期間Ｂの説明）。

そして、制御部２１の電源の電圧とＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧の両方が立ち上がっている状態で、制御部２１が動作し始める（期間Ｃの説明）。

その後、電源スイッチが図４の（ａ）に示すようにオフになると、制御部２１の電源の電圧が同図の（ｂ）に示すように２．９Ｖに低下するまで、ＦＥＴ３１は通電状態であるため、ＮＡＮＤ−Ｆｌａｓｈ７，８の電源も同図の（ｄ）に示すように２．９Ｖまで下がってしまう（期間Ｄの説明）。

制御部２１の電源が２．９Ｖ未満まで低下すると、リセットＩＣ３２の出力が図４の（ｃ）に示すように“Ｌ”に変化するため、ＦＥＴ３１が非通電状態となり、制御部２１の電源からＮＡＮＤ−Ｆｌａｓｈ７，８が分離される。つまり、制御部２１の電源とＮＡＮＤ−Ｆｌａｓｈ７，８の電源とが分離される。

電圧出力端子１２ｂには、ＮＡＮＤ−Ｆｌａｓｈ７，８に印加される電圧であるＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧を２．７Ｖに低下するまで所定時間（この例では「７００μｓｅｃ」）保持できるだけのコンデンサ３３を接続している。

よって、ＮＡＮＤ−ＣＴＬ６によるＮＡＮＤ−Ｆｌａｓｈ７，８へのデータ書き込み中に電源スイッチがオフになっても（電源が遮断されても）、ＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧が図４の（ｄ）に示すように２．７Ｖに低下するまで７００μｓｅｃ間保持されれば、ＮＡＮＤ−Ｆｌａｓｈ７，８内のバッファからＲＯＭへのデータ書き込みを完了できる（期間Ｅの説明）。

したがって、ＮＡＮＤ−Ｆｌａｓｈ７，８へのデータ書き込み中に電源が遮断されても、ＮＡＮＤ−Ｆｌａｓｈ７，８のブロックが破壊されることはない。

図５は、図２のＮＡＮＤ−Ｆｌａｓｈ７，８の内部構成例を示すブロック図である。ＮＡＮＤ−Ｆｌａｓｈ７，８は、それぞれバッファ５１およびＲＯＭ５２によって構成されている。

ＮＡＮＤ−ＣＴＬ６からのライトデータは、一度ＮＡＮＤ−Ｆｌａｓｈ７，８のバッファ５１に蓄えられる。バッファ５１に蓄えられたデータは、ページ単位でＲＯＭ５２へ書き込まれる。

ここで、ＲＯＭ５２へのデータ書き込みが終わらないと、次のライトデータはＮＡＮＤ−ＣＴＬ６からは送られてこないため、データ書き込み中に電源が遮断されるようなことがあっても、そのデータ書き込みを完了させることが望ましい。

現在、市場で出回っているＮＡＮＤ−Ｆｌａｓｈは、バッファからＲＯＭへのデータ書き込みに必要な時間の最大値が７００μｓｅｃである。

そこで、この実施形態では、ＮＡＮＤ−ＣＴＬ６によるＮＡＮＤ−Ｆｌａｓｈ７，８へのデータ書き込み中に電源が遮断されても、ＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧が２．７Ｖに低下するまで７００μｓｅｃ間保持するようにしている。

図６は図３に示した電源制御回路１２における電源スイッチオン時の動作手順の一例を示すフローチャート、図７は同じく電源スイッチオフ時の動作手順の一例を示すフローチャートである。

電源スイッチがオンになると、図６に示すように、制御部２１の電源の電圧が２．９Ｖまで立ち上がる間は、ＦＥＴ３１の寄生ダイオード３１ａによりＮＡＮＤ−Ｆｌａｓｈ７，８側に電力が供給される。それによって、コンデンサ３３が徐々に充電され、ＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧も立ち上がっていく。

制御部２１の電源が２．９Ｖ以上になると、それをリセットＩＣ３２にて検知して、ＦＥＴ３１が通電状態となり、制御部２１の電源とＮＡＮＤ−Ｆｌａｓｈ７，８の電源が同じ電圧となる。これで、電源オン時の動作が終了となり、制御部２１が起動し始める。

電源スイッチがオフになると、図７に示すように、制御部２１の電源の電圧が２．９Ｖになるまでは、ＦＥＴ３１が通電状態であるため、ＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧も２．９Ｖまで同様に下がっていく。

そして、制御部２１の電源の電圧が２．９Ｖ未満になるのをリセットＩＣ３２にて検知して、ＦＥＴ３１を非通電状態にする。

ＦＥＴ３１が非通電状態となると、制御部２１の電源とＮＡＮＤ−Ｆｌａｓｈ７，８の電源が分離される。すなわち、リセットＩＣ３２とＦＥＴ３１によって、制御部２１に供給されている電源がＮＡＮＤ−Ｆｌａｓｈ部７，８に供給されなくなるように切り替えられる。

ＮＡＮＤ−Ｆｌａｓｈ７，８の電源に接続されている負荷はＮＡＮＤ−Ｆｌａｓｈ７，８だけとなり、この時ＮＡＮＤ−Ｆｌａｓｈ７，８がデータ書き込み中であっても、接続されているコンデンサ３３により、そのデータ書き込みに必要な電圧を２．７Ｖに低下するまで７００μｓｅｓ以上保持する。

ＮＡＮＤ−Ｆｌａｓｈ７，８内でのデータ書き込みに必要な電圧が２．７Ｖに低下するまでの７００μｓｅｓ間、その電圧を保持するコンデンサ３３の容量があれば、ＮＡＮＤ−Ｆｌａｓｈ７，８のブロックが破壊されることはなく、ＮＡＮＤ−Ｆｌａｓｈ７，８内でのデータ書き込みが確実に完了する。なお、ＮＡＮＤ−Ｆｌａｓｈ１個辺り、コンデンサ３３の容量が２５０μＦあれば、大抵はデータ書き込みに必要な電圧を保持できる。

その電圧を保持した後、つまりＮＡＮＤ−Ｆｌａｓｈ７，８内でのデータ書き込みが完了した後は、自然放電にてＮＡＮＤ−Ｆｌａｓｈ７，８の電源の電圧は０Ｖとなり、電源オフ時の動作が完了する。

このように、この実施形態によれば、電源遮断時に制御部２１全体を保護するのではなく、フラッシュメモリ（ＮＡＮＤ−Ｆｌａｓｈ，ＮＯＲ−Ｆｌａｓｈ）へのデータ書き込みに必要な時間の分だけ、フラッシュメモリに印加される電圧を、そのデータ書き込みに必要な電圧に保持することにより、大容量のバックアップ電源又はコンデンサを設けることなく、フラッシュメモリへのデータ書き込み中の電源遮断によるメモリのブロック破壊を防ぐことができる。また、ハードウェアでこの発明に関わる全機能を構築できるため、ソフトウェアへの依存性はなく、常にフラッシュメモリを保護することができる。

なお、この実施形態では、リセットＩＣにより、商用電源からの給電によって生成される制御部２１の電源の電圧を監視するようにしたが、ＮＡＮＤ−Ｆｌａｓｈ７，８に印加される電圧を監視し、その電圧が所定値未満になった場合に、制御部２１の電源からＮＡＮＤ−Ｆｌａｓｈ７，８を分離させる、すなわち、制御部２１に供給されている電源がＮＡＮＤ−Ｆｌａｓｈ７，８に供給されなくなるように切り替えるように構成してもよい。

以上の説明から明らかなように、本実施の形態の電源制御装置によれば、電子機器の制御部２１全体を保護する大容量のバックアップ電源又は大容量のコンデンサを設けることなく、突然の電源遮断によるフラッシュメモリのブロック破壊を回避し、フラッシュメモリの保護を強化することができる。したがって、安価な電源制御装置および電子機器を提供することができる。

なお、本実施の形態では、ＦＥＴ３１により、制御部２１の電源をＮＡＮＤ−Ｆｌａｓｈ７，８にも供給したり、制御部２１の電源をＮＡＮＤ−Ｆｌａｓｈ７，８に供給しないよう切り替える例を示したが、切替部としてはＦＥＴ３１に限定されるものではない。例えば、ＦＥＴ３１に代えて、バイポーラ型トランジスタを用いることもできる。ただし、ＦＥＴ３１を用いた場合の方が、バイポーラ型トランジスタを用いた場合に比べて、切り替え（スイッチング）の速度を早くすることができる。

また、本実施の形態では、図５に示すように、バッファ５１とＲＯＭ５２を備えたＮＡＮＤ−Ｆｌａｓｈ７，８を例にあげて説明したが、これに限定されるものではなく、バッファを有さない不揮発性メモリの電源供給にも本実施の形態を適用することができる。この場合には、コンデンサ３３の静電容量を定める際のバッファからＲＯＭへの書き込み最大時間（書き込み完了時間）は、ＮＡＮＤ−ＣＴＬ６から不揮発性メモリへの書き込み最大時間（書き込み完了時間）となる。

１ＣＰＵ
２操作部
３エンジンＩ／Ｆ
４ＨＤＤ
５外部Ｉ／Ｆ
６ＮＡＮＤ−ＣＴＬ
７，８ＮＡＮＤ−Ｆｌａｓｈ
９ＮＯＲ−Ｆｌａｓｈ
１０ＲＡＭ
１１ＡＳＩＣ
１２電源制御回路
２１制御部
２２ＮＡＮＤ−Ｆｌａｓｈ部
３１ＦＥＴ
３２リセットＩＣ
３３コンデンサ
３５電源生成部
５１バッファ
５２ＲＯＭ
１００画像形成装置

特開２００５−３２７２１０号公報

Claims

電源を生成し、生成した電源を、不揮発性メモリと制御部とを有する電子機器に対して供給する電源生成部と、
前記電子機器に供給される電源の電圧を監視し、前記電圧が所定の閾値未満である場合に、前記電源を、前記制御部に対して供給し、前記不揮発性メモリに供給しないように切り替える切替部と、
前記電源が前記制御部に対して供給されるように切り替えられた場合に、前記不揮発性メモリに対するデータ書き込みを完了可能な時間だけ、前記不揮発性メモリに印加する電圧を保持する蓄電部と、
を備えたことを特徴とする電源制御装置。
前記電源生成部は、生成した電源を、前記制御部に供給し、
前記切替部は、前記制御部に供給される電源の電圧を監視し、前記電圧が前記閾値以上である場合に、前記制御部に供給される前記電源を前記不揮発性メモリにも供給するように切り替え、前記電圧が前記閾値未満に低下した場合に、前記制御部に対して供給されている前記電源を、前記不揮発性メモリに供給しないように切り替えることを特徴とする請求項１に記載の電源制御装置。
前記蓄電部は、コンデンサを有し、
前記切替部は、
前記制御部に接続され、前記制御部に供給される電源の電圧を監視するリセット回路と、
前記制御部と前記不揮発性メモリとに接続されたトランジスタと、を有し、
前記リセット回路は、前記電圧が前記閾値以上になった場合に、前記トランジスタを通電状態に制御することにより、前記制御部に供給される電源を前記不揮発性メモリに供給し、前記電圧が前記閾値未満に低下した場合に、前記トランジスタを非通電状態に制御することにより、前記制御部に対して供給されている前記電源を、前記不揮発性メモリに供給しないことを特徴とする請求項２に記載の電源制御装置。
前記トランジスタは、電界効果トランジスタであり、
前記電界効果トランジスタは、ドレイン端子に前記制御部の電源の電圧を出力するための端子が接続され、ソース端子に前記不揮発性メモリに電圧を印加するための端子および前記コンデンサの一方の端子が接続され、ゲート端子に前記リセット回路の出力端子が接続されていることを特徴とする請求項３に記載の電源制御装置。
前記電界効果トランジスタの前記ドレイン端子と前記ソース端子との間に寄生ダイオードが介挿されていることを特徴とする請求項４に記載の電源制御装置。
前記不揮発性メモリは、バッファとＲＯＭとを備え、
前記蓄電部は、前記電源が前記制御部に対して供給されるように切り替えられた場合に、前記バッファから前記ＲＯＭに対するデータ書き込みを完了可能な時間だけ、前記不揮発性メモリに印加する電圧を保持することを特徴とする請求項１に記載の電源制御装置。
前記コンデンサの静電容量は、前記ＲＯＭの最大消費電力と、前記バッファから前記ＲＯＭへの書き込み最大時間と、前記制御部の電圧と、前記ＲＯＭの最小動作電圧とに基づいて定められることを特徴とする請求項６に記載の電源制御装置。
前記コンデンサの静電容量は、前記最大消費電力と前記書き込み最大時間とを乗算した値を、前記制御部の電圧と前記最小動作電圧との差で除した値であることを特徴とする請求項７に記載の電源制御装置。
前記コンデンサの静電容量は、前記不揮発性メモリの数量に応じた容量であることを特徴とする請求項７に記載の電源制御装置。
画像形成装置であって、
不揮発性メモリと、
前記画像形成装置の全体制御を行う制御部と、
電源を生成し、生成した電源を、前記不揮発性メモリおよび前記制御部に対して供給する電源生成部と、
前記制御部に供給される電源の電圧を監視し、前記電圧が所定の閾値未満に低下した場合に、前記電源を、前記制御部に対して供給し、前記不揮発性メモリに供給しないように切り替える切替部と、
前記電源が前記制御部に対して供給されるように切り替えられた場合に、前記不揮発性メモリに対するデータ書き込みを完了可能な時間だけ、前記不揮発性メモリに印加する電圧を保持する蓄電部と、
を備えたことを特徴とする画像形成装置。
電源制御装置で実行される電源制御方法であって、
電源を生成し、生成した電源を、不揮発性メモリと制御部とを有する電子機器に対して供給するステップと、
前記電子機器に供給される電源の電圧を監視するステップと、
前記電圧が所定の閾値未満に低下した場合に、前記電源を、前記制御部に対して供給し、前記不揮発性メモリに供給しないように切り替えるステップと、
前記電源が前記制御部に対して供給されるように切り替えられた場合に、前記不揮発性メモリに対するデータ書き込みを完了可能な時間だけ、前記不揮発性メモリに印加する電圧を保持するステップと、
を含むことを特徴とする電源制御方法。