JP5988160B2 - メモリシステム - Google Patents

Description

本発明は、メモリシステムに係り、特に、メモリに対する通信および電源供給を行うのに好適なメモリシステムに関する。

従来から、ＭａｉｎＣＰＵに内蔵ＲＯＭが搭載されていない場合には、ＭａｉｎＣＰＵを機能させるために外付けＲＯＭが必要となっていた。なお、外付けＲＯＭは、当該ＲＯＭ内のソフトウェアの更新の簡便性等の観点から意図的に設けられることもあった。

図４は、この種の従来の回路構成の一例を示したものである。

図４の回路構成においては、ＭａｉｎＣＰＵ１と、外付けＲＯＭとしてのＦｌａｓｈＲＯＭ等の外部ＲＯＭ２（容量４ＭＢ）と、ＳＤＲＡＭ等の外部ＲＡＭ３（容量１６ＭＢ）とが、バス４を介して接続されており、各構成部１〜３には、電源として車両のバッテリ(BATT3.3V)が供給されるようになっている。

そして、ＭａｉｎＣＰＵ１は、電源が投入されると、最初にＲＯＭ情報の読み込みのための外部ＲＯＭ２への通信を開始するようになっている。

この回路構成は、外部ＲＡＭ３のスタンバイ電流が大きく、製品の暗電流が大きくなるといった特性がある。具体的には、外部ＲＡＭ３がＳＤＲＡＭの場合、スタンバイ電流は２ｍＡ、製品の暗電流ＳＰＥＣは３００μＡとなる。

したがって、このような回路構成は、暗電流ＳＰＥＣが厳しい製品には適用することが困難であるといった問題点を有している。

特開平１１−１８６５０１号公報

上記問題を解決するために、例えば、外部ＲＡＭ３を、ＳＤＲＡＭ以外のスタンバイ時の電流値が小さいものにすることが考えられ、具体的には、ＦＲＡＭ（登録商標）の適用を挙げることができる。

しかし、この場合には、容量が小さいものしかなく、１６ＭＢのような大きなものにすると、数百円のコストアップとなり、実用性に欠けることになる。

また、上記問題の他の解決策として、外部ＲＡＭ３の電源がスタンバイ・イン時に切断されるような回路構成を採用することが考えられる。

図５は、このような回路構成の一例を示したものである。

この回路構成では、外部ＲＡＭ３への電源(外部RAM3.3V)の供給を、常時供給ではなくスイッチング制御によってスタンバイ・イン時に切断できるようになっている。

ただし、ＭａｉｎＣＰＵ１に電源が投入されると即時にＭａｉｎＣＰＵ１から外部ＲＯＭ２へのアクセスが開始されるため、外部ＲＡＭ３への電源未投入時に信号線に電圧が印加されて外部ＲＡＭ３が破壊される可能性がある。このような電源未投入時における信号電圧印加にともなうデバイス破壊は、例えば、特許文献１においても指摘されている。そこで、このような弊害を回避するために、図５の回路構成では、外部ＲＡＭ３の保護のため、バッファＩＣ５を設けている。

しかしながら、このような回路構成では、アドレス／データラインにＨｉｇｈＳＰＥＥＤに対応した高性能バッファＩＣ５を配置しなければならないため、合計５個のバッファＩＣ５の追加により、コストアップを余儀なくされる。

そこで、本発明は、このような点に鑑みなされたものであり、外部半導体メモリチップの保護に要するコストを大幅に削減することができるメモリシステムを提供することを目的とするものである。

前述した目的を達成するため、本発明に係るメモリシステムは、メモリに対する通信および電源供給を行うメモリシステムであって、所定の情報が記憶された外部記憶装置と、この外部記憶装置に信号線を介して接続され、初期電源投入後に前記外部記憶装置との通信によって前記情報を読み込んで当該情報に基づいた通常動作を行う演算処理装置と、この演算処理装置に前記信号線を介して接続された外部半導体メモリチップと、前記初期電源投入時に、前記外部半導体メモリチップへの電源供給を、前記演算処理装置と前記外部記憶装置との通信の開始前に行わせる電源供給制御回路とを備えたことを特徴としている。

そして、このような構成によれば、電源供給制御回路により、初期電源投入時に、外部半導体メモリチップへの電源供給を演算処理装置と外部記憶装置との通信の開始前に行わせることができるので、電源未供給状態の外部半導体メモリチップへの信号電圧の印加を簡易な構成によって回避することができる。

また、前記電源供給制御回路は、前記演算処理装置が通常動作状態からスタンバイ状態になる際には、前記通常動作の終了後に前記外部半導体メモリチップへの電源供給を終了させ、前記演算処理装置が前記スタンバイ状態から前記通常動作状態に復帰する際には、前記通常動作の再開前に前記外部半導体メモリチップへの電源供給を再開させてもよい。

そして、このような構成によれば、電源供給制御回路を、演算処理装置のスタンバイ・イン時における外部半導体メモリチップに対する電源切断にも利用することができるので、少ない部品点数によって暗電流を確実に抑制することができ、また、スタンバイ・インおよびスタンバイ・アウト時においても、初期電源投入時と同様に、電源非供給状態の外部半導体メモリチップへの信号電圧の印加を回避することができる。

さらに、前記電源供給制御回路は、ＮＯＴ回路およびＯＲ回路によって形成されていてもよい。

そして、このような構成によれば、電源供給制御回路の構成を更に簡素化することができる。

さらにまた、前記ＯＲ回路は、前記演算処理装置からの第１の制御信号および前記ＮＯＴ回路の出力信号が入力され、これら両入力信号に基づく論理演算によって出力される出力信号がHigh状態の場合に、前記外部半導体メモリチップへの電源供給を行わせ、前記ＮＯＴ回路は、前記演算処理装置からの第２の制御信号が入力され、この入力信号とはHigh/Lowが逆転した信号を前記ＯＲ回路に向けて出力させ、前記初期電源投入時には、前記第１の制御信号および前記第２の制御信号がともにLow状態であることによって前記外部半導体メモリチップへの電源供給が行われてもよい。

そして、このような構成によれば、外部半導体メモリチップへの電源供給制御を、ＯＲ回路とＮＯＴ回路との組み合わせによって簡便かつ適正に行うことができる。

また、前記第１の制御信号および前記第２の制御信号がともにHigh状態に制御にされて前記通常動作および前記外部半導体メモリチップへの電源供給が行われている状態から、前記通常動作を終了させた上で、前記第１の制御信号をLow状態に切り替えることによって前記外部半導体メモリチップへの電源供給の終了をともなうスタンバイ・イン処理を行い、その後、前記第１の制御信号をHigh状態に切り替えることによって前記外部半導体メモリチップへの電源供給の再開をともなうスタンバイ・アウト処理を行った上で、前記通常動作を再開させてもよい。

そして、このような構成によれば、外部半導体メモリチップへの電源供給制御およびスタンバイ・イン／アウト制御を第１の制御信号主導で行うことができるので、制御を簡素化することができる。

さらに、前記第１の制御信号のHigh状態への切り替えは、前記演算処理装置の内蔵ＲＡＭに読み込まれた前記情報を利用して行ってもよい。

そして、このような構成によれば、演算処理装置と外部記憶装置との通信が再開していない場合であっても、内蔵ＲＡＭに読み込まれた情報を利用してスタンバイ・アウト処理を確実に行うことができる。

さらにまた、メモリシステムは、車載機に搭載されてもよい。

そして、このような構成によれば、車載機のコストダウンを実現することができる。

本発明によれば、外部半導体メモリチップの保護に要するコストを大幅に削減することができる。

本発明に係るメモリシステムの実施形態を示す構成図 図１のメモリシステムにおける電源供給制御回路の具体的な構成図 図１のメモリシステムの動作を示すタイムチャート 暗電流ＳＰＥＣを考慮しない従来の回路構成図 暗電流ＳＰＥＣの低減および外部ＲＡＭの保護を考慮した従来の回路構成図

以下、本発明に係るメモリシステムの実施形態について、図１乃至図３を参照して説明する。

なお、従来と基本的構成が同一もしくはこれに類する箇所については、同一の符号を用いて説明する。

図１に示すように、本実施形態におけるメモリシステム７は、プログラム（ソフトウェア）やデータ等の所定の情報（以下、ＲＯＭ情報と称する）が記憶された外部記憶装置としての外部ＲＯＭ２と、この外部ＲＯＭ２に信号線としてのバス４を介して接続された演算処理装置としてのＭａｉｎＣＰＵ１と、このＭａｉｎＣＰＵ１にバス４を介して接続された外部半導体メモリチップとしての外部ＲＡＭ３とを有している。このようなメモリシステム７は、車載機に搭載されている。

ＭａｉｎＣＰＵ１は、バッテリ(BATT3.3V)による初期電源投入後に、外部ＲＯＭ２との通信によってＲＯＭ情報を読み込んで、読み込まれたＲＯＭ情報に基づいた通常動作を行うようになっている。通常動作においては、例えば、車載機の不図示の表示部に表示すべき画面（例えば、ナビゲーション画面等）の描画情報の作成が行われてもよい。この場合に、外部ＲＡＭ３は、描画情報の保持に用いればよい。

本実施形態におけるメモリシステム７は、外部ＲＡＭ３への電源(外部RAM3.3V)の供給が行われていない状態において、ＭａｉｎＣＰＵ１と外部ＲＯＭ２との通信による信号電圧が外部ＲＡＭ３に印加されないように構成されている。

ただし、本実施形態においては、図５の回路構成とは異なり、高価なバッファＩＣ５を設ける替わりに、簡易な電源供給制御回路８によって外部ＲＡＭ３の保護を実現している。

この電源供給制御回路８は、初期電源投入時において、外部ＲＡＭ３への電源供給をＭａｉｎＣＰＵ１と外部ＲＯＭ２との通信の開始前に行わせるようになっている。

具体的には、図２に示すように、電源供給制御回路８は、ＮＯＴ回路８１およびＯＲ回路８２によって形成されている。なお、ＮＯＴ回路８１は、不図示のトランジスタ等によって具現化してもよい。また、ＯＲ回路８２は、不図示のダイオード等によって具現化してもよい。

ここで、図２に示すように、ＯＲ回路８２には、ＭａｉｎＣＰＵ１からの第１の制御信号(CONT_1)とＮＯＴ回路８１からの出力信号とが入力されるようになっている。なお、ＭａｉｎＣＰＵ１は、第１の制御信号の出力ポートとして汎用ポートを用いてもよい。そして、ＯＲ回路８２は、入力された第１の制御信号とＮＯＴ回路８１の出力信号とに基づく論理演算（ＯＲ）によって出力される出力信号がHigh状態の場合に、外部ＲＡＭ３への電源供給を行わせるようになっている。

このとき、外部ＲＡＭ３への電源供給は、例えば、図２に示すように、ソース側がバッテリ（BATT3.3V）側とされ、ドレイン側が外部ＲＡＭ３(外部RAM3.3V)側とされたＰチャンネルＭＯＳＦＥＴ９に、ソースからドレインに向かう電流が流れることによって行われてもよい。このソース−ドレイン間の電流は、ＭＯＳＦＥＴ９にゲート電流が流れることによって行われてもよく、このゲート電流は、ＯＲ回路８２とＭＯＳＦＥＴ９との間に配置されたｎｐｎトランジスタ１０のコレクタ電流に相当してもよい。このコレクタ電流は、ｎｐｎトランジスタ１０のベースに入力されるＯＲ回路８２の出力信号がHigh状態である（すなわち、ベース電流が流れる）ことによって流れてもよい。一方、ＯＲ回路８２の出力信号がLow状態である場合には、ｎｐｎトランジスタ１０のコレクタ電流すなわちＭＯＳＦＥＴ９のゲート電流が流れず、これにともなって、ＭＯＳＦＥＴ９にソース−ドレイン間の電流が流れず、外部ＲＡＭ３への電源供給が行われないようにしてもよい。

また、図２に示すように、ＮＯＴ回路８１には、ＭａｉｎＣＰＵ１からの第２の制御信号(CONT_2)が入力されるようになっており、この第２の制御信号とはHigh/Lowが逆転した出力信号がＯＲ回路８２に向けて出力されるようになっている。なお、ＭａｉｎＣＰＵ１は、第２の制御信号の出力ポートとして汎用ポートを用いてもよい。

そして、図２の回路構成においては、図３に示すように、初期電源投入時（投入直後）ｔ１に、第１の制御信号の出力ポートおよび第２の制御信号の出力ポートがともにハイ・インピーダンス状態となるため、図３（ｄ）、（ｅ）に示すように、両制御信号はともにLow状態となる。

これにより、図３（ｆ）に示すように、ＯＲ回路８２の出力がHigh状態となることによって、図３（ｇ）に示すように、外部ＲＡＭ３への電源供給が行われる（波形がHigh状態となる）。

ここで、図３（ｈ）の櫛形波形に示す同期信号（クリスタル）が発振されてＭａｉｎＣＰＵ１が通常動作を開始するためには、図３（ｃ）に示すリセット信号がHigh状態になることを要する。

しかし、図３に示すように、初期電源投入時ｔ１からリセット信号がHigh状態になる時点ｔ２までには、遅延時間（例えば、２５ｍｓ）がある。

したがって、図３（ｇ）に示すように、初期電源投入時ｔ１における外部ＲＡＭ３への電源供給の際には、ＭａｉｎＣＰＵ１の通常動作すなわちＭａｉｎＣＰＵ１と外部ＲＯＭ２との通信は開始されていない。なお、図３において、（ａ）は、車両のバッテリ電源の電圧波形であり、（ｂ）は、ＭａｉｎＣＰＵ１および外部ＲＯＭ２に供給される電源の電圧波形である。

このようにして、本実施形態においては、初期電源投入時において、外部ＲＡＭ３への電源供給がＭａｉｎＣＰＵ１と外部ＲＯＭ２との通信の開始前に行われることになる。

このような構成によれば、電源未供給状態の外部ＲＡＭ３への信号電圧の印加を簡易な構成によって回避することができ、外部ＲＡＭ３の保護に要するコストを大幅に削減することができる。

また、本実施形態において、電源供給制御回路８は、ＭａｉｎＣＰＵ１が通常動作状態からスタンバイ状態になる際には、ＭａｉｎＣＰＵ１の通常動作の終了後に、外部ＲＡＭ３への電源供給を終了させるようになっている。また、電源供給制御回路８は、ＭａｉｎＣＰＵ１がスタンバイ状態から通常動作状態に復帰する際には、通常動作の再開前に、外部ＲＡＭ３への電源供給を再開させるようになっている。

具体的には、図３に示すように、本実施形態においては、第１の制御信号および第２の制御信号がＭａｉｎＣＰＵ１によってともにHigh状態に制御されて通常動作および外部ＲＡＭ３への電源供給が行われている状態から、通常動作を終了させた上で（ｔ４）、第１の制御信号をLow状態に切り替えることによって外部ＲＡＭ３への電源供給の終了をともなうスタンバイ・イン処理を行う（ｔ５）。時刻ｔ４における通常動作の終了は、ＭａｉｎＣＰＵ１がＲＯＭ情報を実行することによってソフトウェア的に行うようにしてもよい。

また、本実施形態においては、図３に示すように、時刻ｔ５におけるスタンバイ・イン処理の後、第１の制御信号をHigh状態に切り替えることによって外部ＲＡＭ３への電源供給をともなうスタンバイ・アウト処理を行った上で（ｔ６）、通常動作を再開させる（ｔ７）。時刻ｔ６における第１の制御信号のHigh状態への切り替えは、ＭａｉｎＣＰＵ１の内蔵ＲＡＭ１１（図２参照）に読み込まれているＲＯＭ情報を利用して行うようにしてもよい。

このような構成によれば、電源供給制御回路８を、ＭａｉｎＣＰＵ１のスタンバイ・イン時における外部ＲＡＭ３の電源切断にも利用することができるので、少ない部品点数によって暗電流を確実に抑制することができ、また、スタンバイ・インおよびスタンバイ・アウト時においても、初期電源投入時と同様に、電源非供給状態の外部ＲＡＭ３への信号電圧の印加を回避することができる。また、外部ＲＡＭ３への電源供給制御およびスタンバイ・イン／アウト制御を第１の制御信号主導で行うことができるので、制御を簡素化することができる。さらに、スタンバイ・アウト時において、ＭａｉｎＣＰＵ１と外部ＲＯＭ２との通信が再開していない場合であっても、内蔵ＲＡＭ１１に読み込まれているＲＯＭ情報を利用して、スタンバイ・アウト処理を確実に行うことができる。

なお、本発明は、前述した実施の形態に限定されるものではなく、本発明の特徴を損なわない限度において種々変更してもよい。

２ 外部ＲＯＭ
３ 外部ＲＡＭ
４ バス
７ メモリシステム
８ 電源供給制御回路

Claims (7)

1. メモリに対する通信および電源供給を行うメモリシステムであって、
   所定の情報が記憶された外部記憶装置と、
   この外部記憶装置に信号線を介して接続され、初期電源投入後に前記外部記憶装置との通信によって前記情報を読み込んで当該情報に基づいた通常動作を行う演算処理装置と、
   この演算処理装置に前記信号線を介して接続された外部半導体メモリチップと、
   前記初期電源投入時に、前記外部半導体メモリチップへの電源供給を、前記演算処理装置と前記外部記憶装置との通信の開始前に行わせる電源供給制御回路と
   を備えたことを特徴とするメモリシステム。
2. 前記電源供給制御回路は、
   前記演算処理装置が通常動作状態からスタンバイ状態になる際には、前記通常動作の終了後に前記外部半導体メモリチップへの電源供給を終了させ、
   前記演算処理装置が前記スタンバイ状態から前記通常動作状態に復帰する際には、前記通常動作の再開前に前記外部半導体メモリチップへの電源供給を再開させること
   を特徴とする請求項１に記載のメモリシステム。
3. 前記電源供給制御回路は、ＮＯＴ回路およびＯＲ回路によって形成されていること
   を特徴とする請求項１または請求項２に記載のメモリシステム。
4. 前記ＯＲ回路は、前記演算処理装置からの第１の制御信号および前記ＮＯＴ回路の出力信号が入力され、これら両入力信号に基づく論理演算によって出力される出力信号がHigh状態の場合に、前記外部半導体メモリチップへの電源供給を行わせ、
   前記ＮＯＴ回路は、前記演算処理装置からの第２の制御信号が入力され、この入力信号とはHigh/Lowが逆転した信号を前記ＯＲ回路に向けて出力させ、
   前記初期電源投入時には、前記第１の制御信号および前記第２の制御信号がともにLow状態であることによって前記外部半導体メモリチップへの電源供給が行われること
   を特徴とする請求項３に記載のメモリシステム。
5. 前記第１の制御信号および前記第２の制御信号がともにHigh状態に制御にされて前記通常動作および前記外部半導体メモリチップへの電源供給が行われている状態から、前記通常動作を終了させた上で、前記第１の制御信号をLow状態に切り替えることによって前記外部半導体メモリチップへの電源供給の終了をともなうスタンバイ・イン処理を行い、その後、前記第１の制御信号をHigh状態に切り替えることによって前記外部半導体メモリチップへの電源供給の再開をともなうスタンバイ・アウト処理を行った上で、前記通常動作を再開させること
   を特徴とする請求項４に記載のメモリシステム。
6. 前記第１の制御信号のHigh状態への切り替えは、前記演算処理装置の内蔵ＲＡＭに読み込まれた前記情報を利用して行うこと
   を特徴とする請求項５に記載のメモリシステム。
7. 車載機に搭載されること
   を特徴とする請求項１乃至請求項５のいずれか１項に記載のメモリシステム。

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