JP2015069520A - データ処理装置、マイクロコントローラ、及び半導体装置 - Google Patents
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Abstract
Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。 〔1〕(ハイアクティブのメモリICのスタンバイ時にメモリアクセスに係る制御信号をローレベルにするマイクロコントローラを備えたデータ処理装置)
本願の代表的な実施の形態に係るデータ処理装置(100)は、マイクロコントローラ(3)と、データの書き込み又は読み出しが可能にされる不揮発性のRAMアレイ(13)を含み、前記マイクロコントローラによってアクセス可能にされるメモリIC(1)と、を有する。前記データ処理装置は更に、前記マイクロコントローラと前記メモリICに対する電源の供給を別個に制御可能にされる電源部(2)を有する。前記メモリICは、前記不揮発性のRAMアレイに対するデータの書き込み及び読み出しを制御するための制御信号(WE、OE、BE、CE)がハイレベルである場合に、前記不揮発性のRAMアレイに対するデータの読み出し及び書き込みが可能にされる。また、前記メモリICは、前記制御信号がローレベルである場合に、前記不揮発性のRAMアレイに対するデータの読み出し及び書き込みが禁止される。前記マイクロコントローラは、前記電源部によって前記メモリICがスタンバイ状態に遷移するとき、前記制御信号をローレベルにする。
項1のデータ処理装置において、前記マイクロコントローラは、前記電源部によって前記メモリチップがスタンバイ状態に遷移するとき、前記メモリチップに供給するアドレス信号(ADR)をローレベルにする。
項1のデータ処理装置において、前記マイクロコントローラは、アドレス出力端子(PM5)を含む。前記マイクロコントローラは、前記不揮発性のRAMアレイに対するデータの書き込み及び読み出しを行う場合に、前記アドレス出力端子を介して前記メモリチップにアドレス信号(ADR)を供給し、前記電源部によって前記メモリチップがスタンバイ状態に遷移する場合に、前記アドレス出力端子をハイインピーダンス状態(Hi−z)にする。
項1乃至3の何れかのデータ処理装置において、前記マイクロコントローラと前記電源部は、通信制御信号(CLK、CE_S)とデータ信号(DIN、DOUT)とを用いて外部と通信を行うためのインターフェース部(22、33、34)を夫々有する。夫々の前記インターフェース部は、前記通信制御信号が所定のタイミングでハイレベルにされることにより、前記データ信号の送受信が可能にされ、前記通信制御信号がローレベルにされることにより、前記データ信号の送受信が停止される。前記電源部は、前記マイクロコントローラをスタンバイ状態に遷移するとき、前記マイクロコントローラの前記インターフェース部に供給する前記通信制御信号をローレベルにするとともに、前記マイクロコントローラのインターフェース部に供給するデータ信号をローレベルにする。
項4のデータ処理装置は、前記インターフェース部を含み、前記インターフェース部を介して前記マイクロコントローラと通信が可能にされるデバイス(5)を更に有する。前記電源部は、前記デバイスに対する電源の供給が制御可能にされる。前記マイクロコントローラは、前記デバイスがスタンバイ状態に遷移するとき、前記デバイスの前記インターフェース部に供給する前記通信制御信号をローレベルにするとともに、前記デバイスのインターフェース部に供給する前記データ信号をローレベルにする。
項1乃至5の何れかのデータ処理装置において、前記制御信号は、前記不揮発性のRAMアレイに対するデータの書き込みの可否を指示するライトイネーブル信号(WE)と、前記不揮発性のRAMアレイに対するデータの読み出しの可否を指示するアウトプットイネーブル信号(OE)と、を含む。前記制御信号は、更に、バイトアクセスの可否を示すバイトイネーブル信号(BE)と、前記メモリチップが選択されているか否かを示すチップイネーブル信号(CE)と、を含む。
本願の代表的な実施の形態に係るマイクロコントローラ(3、6)は、外部メモリ(1)に対するデータの書き込み及び読み出しを制御するための複数の制御信号(CE、WE、OE、BE)を出力するための複数の制御端子(PM1〜PM4)を有する。前記マイクロコントローラは、データ(DQ)を入力又は出力するためのデータ端子(PM6)と、前記外部メモリのアドレスを指示するアドレス信号(ADR)を出力するためのアドレス端子(PM5)と、を有する。前記マイクロコントローラは更に、前記制御端子、前記データ端子、及び前記アドレス端子を介して前記外部メモリにアクセスするためのメモリインターフェース回路(32、62)を有する。前記メモリインターフェース回路は、前記外部メモリに対するデータの読み出し及び書き込みを実行する場合に、ハイレベルの前記制御信号を出力し、前記外部メモリに対するデータの読み出し及び書き込みを停止する場合に、ローレベルの前記制御信号を出力する。前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、ローレベルの前記制御信号を出力する。
項7のマイクロコントローラにおいて、前記メモリインターフェース回路は、前記外部メモリの電源が遮断されるとき、前記アドレス端子からローレベルの前記アドレス信号を出力する。
項8のマイクロコントローラにおいて、前記メモリインターフェース回路は、前記外部メモリの電源が遮断されるとき、前記アドレス端子をハイインピーダンス状態にする。
項7乃至9の何れかのマイクロコントローラ(6)において、前記メモリインターフェース回路は、前記外部メモリに対するデータの読み出し及び書き込みを実行する場合に、ローレベルの前記制御信号を出力し、前記外部メモリに対するデータの読み出し及び書き込みを停止する場合に、ハイレベルの前記制御信号を出力する制御回路(32)を含む。前記メモリインターフェース回路は更に、第1レジスタ(626)を備えるロジック回路(620)を含む。前記ロジック回路は、前記第1レジスタに第1値(“1”)が設定されている場合に、前記制御回路から出力された前記制御信号と反対の論理レベルの信号を前記制御端子に供給し、前記第1レジスタに前記第1値と異なる第2値(“0”)が設定されている場合に、前記制御回路から出力された前記制御信号と同一の論理レベルの信号を前記制御端子に供給する。前記メモリインターフェース回路は、前記外部メモリの電源が遮断されるとき、ハイレベルの前記制御信号を出力する。
本願の代表的な実施の形態に係る半導体装置(1)は、データの書き込み又は読み出しが可能にされる不揮発性のRAMアレイ(13)と、前記RAMアレイに対するデータの書き込み及び読み出しを制御する複数の制御信号(CE、BE、WE、OE)を入力するための複数の制御端子(P1〜P4)と、を有する。本半導体装置は更に、前記RAMアレイに書き込むためのデータ(DQ)を入力するとともに、前記RAMアレイから読み出されたデータを出力するためのデータ端子(P6)と、前記RAMアレイのアドレスを指示するアドレス信号(ADR)を入力するためのアドレス端子(P5)を有する。本半導体装置は更に、前記アドレス端子に入力された前記アドレス信号で指定された前記RAMアレイにおけるメモリセルに対して、前記制御端子に入力された前記制御信号に応じたメモリアクセスを行う制御部(10)を有する。前記制御部は、前記制御端子にハイレベルの前記制御信号が入力されたら、前記メモリアクセスを行い、前記制御端子にローレベルの前記制御信号が入力されたら、前記メモリアクセスを停止する。
項11の半導体装置において、前記制御部は、前記制御端子に入力された制御信号の論理レベルを反転した信号を生成する論理回路(BR1〜BR4)と、前記論理回路によって生成された信号がローレベルである場合に前記メモリアクセスを行い、前記論理回路によって生成された信号がハイレベルである場合に前記メモリアクセスを停止するメモリコントロール回路(12)とを含む。
項11又は12の半導体装置において、前記制御端子は、前記不揮発性のRAMアレイに対するデータの書き込みの可否を指示する信号(WE)を入力するためのライトイネーブル端子(P1)と、前記不揮発性のRAMアレイに対するデータの読み出しの可否を指示する信号(OE)を入力するためのアウトプットイネーブル端子(P2)と、を含む。前記制御端子は更に、バイトアクセスの可否を指示する信号(BE)を入力するためのバイトイネーブル端子(P3)と、当該半導体装置の選択の可否を指示する信号(CE)を入力するためのチップイネーブル端子(P4)と、を含む。
実施の形態について更に詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
図1は、実施の形態1に係るデータ処理装置の構成を例示する図である。
実施の形態2に係るデータ処理装置は、実施の形態1に係るデータ処理装置の機能に加えて、MCUのメモリインターフェースの仕様をハイアクティブ制御とローアクティブ制御で切り替え可能にする機能を備える。
VPW_EX 外部電源電圧
1 外部メモリ
2 電源部
20_1〜20_2 レギュレータ回路
21 電源制御部
22 通信制御部
VIN_1〜VIN_n 電源電圧
VON1〜VONn 電源制御信号
3 MCU
30 演算処理部
31 A/D変換部
32 メモリインターフェース回路
33、34、51 通信制御部
4 センサ部
5 無線IC
INT1、INT2 割り込み信号
11 内部レギュレータ回路
10 メモリインターフェース回路
12 メモリコントロール回路
13 RAMアレイ
120 制御回路
121 アドレスデコーダ
122 ライトアンプ
123 センスアンプ
BR1〜BR7 バッファ回路
EDP1〜EDP6、EDN1〜EDN6 ESD保護ダイオード
P1〜P6 外部メモリ1の外部端子
VDD 電源端子及び電源ライン
GND グラウンド端子
CE、CEB チップイネーブル信号
OE、OEB アウトプットイネーブル信号
WE、WEB ライトイネーブル信号
BE、BEB バイトイネーブル信号
ADR、adr アドレス信号
DQ,dq データ信号
BON バッファイネーブル信号
PM1〜PM6 MCU3の外部端子
320 制御回路
BM1〜BM9 バッファ回路
6 MCU
62 メモリインターフェース回路
BMX1〜BMX5 バッファ回路
SETRG レジスタ設定値
620 ロジック回路
621〜624 EXOR回路
625 OR回路
626 レジスタ
Claims (13)
- マイクロコントローラと、
データの書き込み又は読み出しが可能にされる不揮発性のRAMアレイを含み、前記マイクロコントローラによってアクセス可能にされるメモリICと、
前記マイクロコントローラと前記メモリICに対する電源の供給を別個に制御可能にされる電源部と、を有し、
前記メモリICは、前記不揮発性のRAMアレイに対するデータの書き込み及び読み出しを制御するための制御信号がハイレベルである場合に、前記不揮発性のRAMアレイに対するデータの読み出し及び書き込みが可能にされ、前記制御信号がローレベルである場合に、前記不揮発性のRAMアレイに対するデータの読み出し及び書き込みが禁止され、
前記マイクロコントローラは、前記電源部によって前記メモリICがスタンバイ状態に遷移するとき、前記制御信号をローレベルにする、データ処理装置。 - 請求項1において、
前記マイクロコントローラは、アドレス出力端子を含み、
前記マイクロコントローラは、前記不揮発性のRAMアレイに対するデータの書き込み及び読み出しを行う場合に、前記アドレス出力端子を介して前記メモリチップにアドレス信号を供給し、前記電源部によって前記メモリチップがスタンバイ状態に遷移する場合に、前記アドレス出力端子をハイインピーダンス状態にする、データ処理装置。 - 請求項1において、
前記マイクロコントローラは、前記電源部によって前記メモリチップがスタンバイ状態に遷移するとき、前記メモリチップに供給するアドレス信号をローレベルにする、データ処理装置。 - 請求項1において、
前記マイクロコントローラと前記電源部は、通信制御信号とデータ信号とを用いて外部と通信を行うためのインターフェース部を夫々有し、
夫々の前記インターフェース部は、前記通信制御信号が所定のタイミングでハイレベルにされることにより、前記データ信号の送受信が可能にされ、前記通信制御信号がローレベルにされることにより、前記データ信号の送受信が停止され、
前記電源部は、前記マイクロコントローラがスタンバイ状態に遷移するとき、前記マイクロコントローラの前記インターフェース部に供給する前記通信制御信号をローレベルにするとともに、前記マイクロコントローラのインターフェース部に供給するデータ信号をローレベルにする、データ処理装置。 - 請求項4において、
前記インターフェース部を含み、前記インターフェース部を介して前記マイクロコントローラと通信が可能にされるデバイスを更に有し、
前記電源部は、前記デバイスに対する電源の供給が制御可能にされ、
前記マイクロコントローラは、前記デバイスがスタンバイ状態に遷移するとき、前記デバイスの前記インターフェース部に供給する前記通信制御信号をローレベルにするとともに、前記デバイスのインターフェース部に供給する前記データ信号をローレベルにする、データ処理装置。 - 請求項1において、
前記制御信号は、
前記不揮発性のRAMアレイに対するデータの書き込みの可否を指示するライトイネーブル信号と、
前記不揮発性のRAMアレイに対するデータの読み出しの可否を指示するアウトプットイネーブル信号と、
バイトアクセスの可否を示すバイトイネーブル信号と、
前記メモリチップが選択されているか否かを示すチップイネーブル信号と、を含む、データ処理装置。 - 外部メモリに対するデータの書き込み及び読み出しを制御するための複数の制御信号を出力するための複数の制御端子と、
データを入力又は出力するためのデータ端子と、
前記外部メモリのアドレスを指示するアドレス信号を出力するためのアドレス端子と、
前記制御端子、前記データ端子、及び前記アドレス端子を介して前記外部メモリにアクセスするためのメモリインターフェース回路と、を有し、
前記メモリインターフェース回路は、前記外部メモリに対するデータの読み出し及び書き込みを実行する場合に、ハイレベルの前記制御信号を出力し、前記外部メモリに対するデータの読み出し及び書き込みを停止する場合に、ローレベルの前記制御信号を出力し、
前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、ローレベルの前記制御信号を出力する、マイクロコントローラ。 - 請求項7において、
前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、前記アドレス端子からローレベルの前記アドレス信号を出力する、マイクロコントローラ。 - 請求項7において、
前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、前記アドレス端子をハイインピーダンス状態にする、マイクロコントローラ。 - 請求項7において、
前記メモリインターフェース回路は、
前記外部メモリに対するデータの読み出し及び書き込みを実行する場合に、ローレベルの前記制御信号を出力し、前記外部メモリに対するデータの読み出し及び書き込みを停止する場合に、ハイレベルの前記制御信号を出力する制御回路と、
第1レジスタを備えるロジック回路と、を含み、
前記ロジック回路は、前記第1レジスタに第1値が設定されている場合に、前記制御回路から出力された前記制御信号と反対の論理レベルの信号を前記制御端子に供給し、前記第1レジスタに前記第1値と異なる第2値が設定されている場合に、前記制御回路から出力された前記制御信号と同一の論理レベルの信号を前記制御端子に供給し、
前記メモリインターフェース回路は、前記外部メモリがスタンバイ状態に遷移するとき、ハイレベルの前記制御信号を出力する、マイクロコントローラ。 - データの書き込み又は読み出しが可能にされる不揮発性のRAMアレイと、
前記RAMアレイに対するデータの書き込み及び読み出しを制御する複数の制御信号を入力するための複数の制御端子と、
前記RAMアレイに書き込むためのデータを入力するとともに、前記RAMアレイから読み出されたデータを出力するためのデータ端子と、
前記RAMアレイのアドレスを指示するアドレス信号を入力するためのアドレス端子と、
前記アドレス端子に入力された前記アドレス信号で指定された前記RAMアレイにおけるメモリセルに対して、前記制御端子に入力された前記制御信号に応じたメモリアクセスを行う制御部と、を有し、
前記制御部は、前記制御端子にハイレベルの前記制御信号が入力されたら、前記メモリアクセスを行い、前記制御端子にローレベルの前記制御信号が入力されたら、前記メモリアクセスを停止する、半導体装置。 - 請求項11において、
前記制御部は、
前記制御端子に入力された前記制御信号の論理レベルを反転した信号を生成する論理回路と、
前記論理回路によって生成された信号がローレベルである場合に前記メモリアクセスを行い、前記論理回路によって生成された信号がハイレベルである場合に前記メモリアクセスを停止する、メモリコントロール回路と、を含む、半導体装置。 - 請求項12において、
前記制御端子は、
前記不揮発性のRAMアレイに対するデータの書き込みの可否を指示する信号を入力するためのライトイネーブル端子と、
前記不揮発性のRAMアレイに対するデータの読み出しの可否を指示する信号を入力するためのアウトプットイネーブル端子と、
バイトアクセスの可否を指示する信号を入力するためのバイトイネーブル端子と、
当該半導体装置の選択の可否を指示する信号を入力するためのチップイネーブル端子と、を含む、半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113625858A (zh) * | 2020-05-09 | 2021-11-09 | 鸿富锦精密电子(天津)有限公司 | 数据中心节能装置及方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9817601B1 (en) * | 2016-07-07 | 2017-11-14 | Nxp Usa, Inc. | Method and apparatus for determining feasibility of memory operating condition change using different back bias voltages |
CN110276216A (zh) * | 2019-05-24 | 2019-09-24 | 宜鼎国际股份有限公司 | 数据保护方法 |
CN111552365B (zh) * | 2020-04-02 | 2022-07-12 | 北京新忆科技有限公司 | 存储器芯片及其控制方法 |
US11294838B2 (en) * | 2020-07-29 | 2022-04-05 | Micron Technology, Inc. | Signaling mechanism for bus inversion |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6073243A (en) * | 1997-02-03 | 2000-06-06 | Intel Corporation | Block locking and passcode scheme for flash memory |
US20010025333A1 (en) * | 1998-02-10 | 2001-09-27 | Craig Taylor | Integrated circuit memory device incorporating a non-volatile memory array and a relatively faster access time memory cache |
JP2008083998A (ja) * | 2006-09-27 | 2008-04-10 | Saxa Inc | 電子装置 |
JP2012505472A (ja) * | 2008-10-13 | 2012-03-01 | マイクロン テクノロジー, インク. | ソリッドステート記憶装置におけるトランスレーションレイヤ |
JP2012195050A (ja) * | 2010-04-09 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2013030087A (ja) * | 2011-07-29 | 2013-02-07 | Brother Ind Ltd | 電子機器、画像形成装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4328558A (en) * | 1978-03-09 | 1982-05-04 | Motorola, Inc. | RAM Address enable circuit for a microprocessor having an on-chip RAM |
US5128996A (en) * | 1988-12-09 | 1992-07-07 | The Exchange System Limited Partnership | Multichannel data encryption device |
US5574688A (en) * | 1995-05-10 | 1996-11-12 | Sgs-Thomson Microelectronics, Inc. | Apparatus and method for mapping a redundant memory column to a defective memory column |
US5812883A (en) * | 1995-11-22 | 1998-09-22 | Mitsubishi Chemical America, Inc. | System for reading and storing formatting information after formatting a first storage medium and using the stored formatting information to format a second storage medium |
JPH09152859A (ja) * | 1995-11-29 | 1997-06-10 | Seiko Epson Corp | プリンタ |
JP2003131935A (ja) * | 2001-10-25 | 2003-05-09 | Nec Microsystems Ltd | シンクロナスdramコントローラおよびその制御方法 |
JP2003168735A (ja) * | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 半導体集積回路装置 |
KR101198981B1 (ko) * | 2003-12-09 | 2012-11-07 | 톰슨 라이센싱 | 메모리 제어기 |
US8675059B2 (en) * | 2010-07-29 | 2014-03-18 | Careview Communications, Inc. | System and method for using a video monitoring system to prevent and manage decubitus ulcers in patients |
US7164616B2 (en) * | 2004-12-20 | 2007-01-16 | Intel Corporation | Memory array leakage reduction circuit and method |
JP2007164822A (ja) | 2005-12-09 | 2007-06-28 | Renesas Technology Corp | 半導体集積回路装置 |
US7716411B2 (en) * | 2006-06-07 | 2010-05-11 | Microsoft Corporation | Hybrid memory device with single interface |
-
2013
- 2013-09-30 JP JP2013204650A patent/JP6072661B2/ja active Active
-
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- 2014-09-26 CN CN201410500287.4A patent/CN104516684B/zh active Active
- 2014-09-29 US US14/500,110 patent/US9360922B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6073243A (en) * | 1997-02-03 | 2000-06-06 | Intel Corporation | Block locking and passcode scheme for flash memory |
US20010025333A1 (en) * | 1998-02-10 | 2001-09-27 | Craig Taylor | Integrated circuit memory device incorporating a non-volatile memory array and a relatively faster access time memory cache |
JP2008083998A (ja) * | 2006-09-27 | 2008-04-10 | Saxa Inc | 電子装置 |
JP2012505472A (ja) * | 2008-10-13 | 2012-03-01 | マイクロン テクノロジー, インク. | ソリッドステート記憶装置におけるトランスレーションレイヤ |
JP2012195050A (ja) * | 2010-04-09 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2013030087A (ja) * | 2011-07-29 | 2013-02-07 | Brother Ind Ltd | 電子機器、画像形成装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113625858A (zh) * | 2020-05-09 | 2021-11-09 | 鸿富锦精密电子(天津)有限公司 | 数据中心节能装置及方法 |
Also Published As
Publication number | Publication date |
---|---|
CN104516684A (zh) | 2015-04-15 |
CN104516684B (zh) | 2019-01-08 |
JP6072661B2 (ja) | 2017-02-01 |
US20150095684A1 (en) | 2015-04-02 |
US9360922B2 (en) | 2016-06-07 |
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