JP2007109156A - メモリシステム - Google Patents
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Abstract
【課題】 停電時の揮発性メモリのデータ保持時間をできるだけ長くなるように、かつ安価に回路を構成する。また、揮発性メモリとメモリコントローラ間の動作マージンを向上させる。
【解決手段】 メモリコントローラへの参照電圧供給を、メモリへ常時供給する参照電圧と同一の電源をON/OFFすることで行う。またON/OFFの方法はメモリへの参照電圧をボルテージフォロアでインピーダンス変換し、ボルテージフォロアの電源を接続/切断することにより行う。
【選択図】 図3
【解決手段】 メモリコントローラへの参照電圧供給を、メモリへ常時供給する参照電圧と同一の電源をON/OFFすることで行う。またON/OFFの方法はメモリへの参照電圧をボルテージフォロアでインピーダンス変換し、ボルテージフォロアの電源を接続/切断することにより行う。
【選択図】 図3
Description
本発明は、半導体の基準電圧用外部端子への基準電圧印加を制御する回路構成に関する。
例えばファクシミリ装置等の画像受信を行う装置において、受信画像のプリントアウトが完了するまで画像をDRAMに蓄積する一方、停電や故障による電源OFFに備えてDRAM電源を2次電池や大容量コンデンサでバックアップする方法が知られている。このようなシステムでは、停電時に装置自体への電源供給が断たれると、電源断の発生開始を検出しDRAMをセルフリフレッシュモードに切り替えると同時に、DRAM電源を2次電池や大容量コンデンサに切り替える。これにより停電時、2次電池や大容量コンデンサの蓄電量に応じた時間だけ、受信画像をDRAMに保持することができる。
ここで2次電池や大容量コンデンサの端子間電圧は負荷に接続していると時間とともに放電してしまい、DRAMの保証電圧範囲に収めることが難しい。このため一般的に2次電池や大容量コンデンサをそのままDRAM電源とするのではなく、昇降圧型DC−DCコンバータによってDRAMが要求する電圧に昇降圧する方法が用いられる。停電時のDRAMでの画像保持時間を長時間化するためには、これらDC−DCコンバータからの流出電流、及びコンバータ内部におけるリーク電流をできるだけ抑えることが必須である。
さて次に半導体素子、例えばSSTL_2(stub series terminated transceiver logic for 2.5V)をデータ伝送方式として採用するDDR−SDRAM(Doubule DataRate-SDRAM)を使用し、また停電時の電源として前記DC−DCコンバータを使用したシステムを例とし、前記DC−DCコンバータの流出電流削減方法について説明する。
DDR−SDRAMは低消費電力モードとしてセルフリフレッシュモードを備える。本モードを維持することで半導体の消費電流を動作時の1/100〜1/50以下に削減しながらデータ保持することが可能であり、前記DC−DCコンバータの流出電流削減方法として非常に有効な方法である。本モードを導入するためにはDRAMコントローラからDDR−SDRAMに対しセルフリフレッシュ開始コマンドを送出し、また本モードを抜けるにはセルフリフレッシュ終了コマンドを送出する。ここでセルフリフレッシュモード導入後にセルフリフレッシュモードを維持するためには、SSTL_2インターフェースで規定された信号であり、DDR−SDRAMコントローラから出力されてDDR−SDRAMに入力されるCKE信号をLレベルに維持し続ければよい。ここで図1にSSTL_2インターフェース接続回路例を示す。SSTL_2インターフェースとは、動作周波数の高速化にともなって生じるノイズや反射による信号の劣化を解消するためにJEDECで制定されたものである。回路例において1はDDR−SDRAMコントローラを含むメインコントローラであって、SSTL_2インターフェース用バッファ121を含む。2はDDR−SDRAM、301、302はDDR−SDRAMコントローラとDDR−SDRAM2間のインピーダンスを制御するための抵抗である。14はSSTL_2インターフェースの各信号を終端抵抗303を介して終端するための終端電源である。この終端電源の電圧は1.25Vであり、各信号を抵抗終端して伝送系の反射と振幅を抑えるために用いられる。この他にSSTL_2インターフェースではDDR−SDRAMコントローラとDDR−SDRAMの双方に参照電圧1.25Vを入力し、各信号のレベル検出時の参照用として用いられることを特徴とする。
参照電圧を用いて各信号のレベル検出を行う方法としては例えば特開平10−20974に示すような方法がある。
さて、DDR−SDRAMをセルフリフレッシュモードで維持するためには、前述のごとくCKE信号をLレベルに維持し続けること、及びCKE信号のLレベルを確定させるために参照電圧に規定電圧を供給すること、DDR−SDRAMの電源端子に電源供給を続けることが必要である。これら用件が実現されていれば、DDR−SDRAMコントローラの電源電圧及び参照電圧、前述の終端電圧の印加は特に必要無い。
次に、DDR−SDRAMコントローラとDDR−SDRAM間の電圧規定及びタイミング規定について説明する。DDR−SDRAMコントローラからDDR−SDRAMへの出力信号レベルはDDRコントローラの電源電圧及び出力信号ラインが終端される終端電圧VTTにより決定される。DDR−SDRAMコントローラからDDR−SDRAMに入力された信号はDDR−SDRAMの参照電圧端子に印加された参照電圧VREF(M)を用いてレベル判定される。同様にDDR−SDRAMからDDR−SDRAMコントローラに出力される信号レベルはDDR−SDRAMの電源電圧と出力信号ラインが終端される終端電圧VTTにより決定される。DDR−SDRAMからDDR−SDRAMコントローラに入力された信号はDDR−SDRAMコントローラの参照電圧端子CVREFに印加された参照電圧VREF(C)を用いてレベル判定される。また、DDR−SDRAM及びDDR−SDRAMコントローラの電気的タイミング規定について、出力信号に関しては出力信号が終端される終端電圧にて、入力信号に関しては入力側デバイスに印加される参照電圧で規定されるのが一般的である。
すなわち終端電圧VTT、DDR−SDRAMの参照電圧VREF(M)、DDR−SDRAMコントローラの参照電圧VREF(C)が全くイコールであることが、動作マージンを確保する上で最も望ましい。
これを実現するために、参照電圧及び終端電圧の電圧供給方法として、例えばナショナルセミコンダクター社のDDRターミネーションレギュレータLP2996等を使用する方法が知られている。同ICのブロック図を図2に示す。
図に示すようにIC内部は、電源電圧2.5Vから終端電圧VTT=1.25Vを生成すリニアレギュレータと、電源電圧2.5Vを抵抗分圧で1/2にし、ボルデージフォロアで低インピーダンスに変換して参照電圧VREF=1.25Vを生成する参照電圧生成回路から構成される。SSTL_2で規定される各信号をこのICで生成された終端電圧で抵抗終端するとともに、DDR−SDRAMの参照電圧端子及びDDR−SDRAMコントローラの参照電圧端子にこのICで生成された参照電圧を供給することで、安定的な電圧供給が可能となる。
又、別の従来例としては、停電時にメモリ及びコントローラへの電源供給をバックアップ電源にする、特許文献2をあげることが出来る。
特開平10−20974号公報
特開2004−110372号公報
ここで停電の継続時間は様々であり長時間に及ぶこともある。2次電池や大容量コンデンサのコストやサイズを考慮すると、DDR−SDRAMのデータ保持を無限に行うことは難しい。
このためDC−DCコンバータからの流出電流をできるだけ抑える必要があり、前述したようにDDR−SDRAMコントローラへの電源電圧及び参照電圧、及び信号ラインを終端する終端電圧の印加は行わず、DDR−SDRAMへの電源電圧及び参照電圧の印加のみを行うことが必要となる。
上記動作を実現するために、前述のDDRターミネーションレギュレータICではシャットダウン端子を設け、その端子に入力された信号レベルによってVTT出力をハイインピーダンスにするか否かを切り替えることができる。一方、同ICでは参照電圧は前記のシャットダウン端子に入力された信号レベルに依存せず、同ICの電源電圧のみに連動してその電圧出力が行われてしまう。これらの動作によって、終端電圧を装置の動作時にはON、停電時にはOFF、またDDR−SDRAMの参照電圧を装置の動作時及び停電時ともONすることができ所望の動作を得られるが、DDR−SDRAMコントローラの参照電圧は装置の動作時及び停電時ともONとなってしまう。
DDR−SDRAMコントローラは停電時には電源OFFとなるので、電源OFFかつ参照電圧ONという状態となり、DDR−SDRAMコントローラの非破壊保証を得られないばかりでなく、その際に発生するリーク電流によって2次電池や大容量コンデンサが急速に消耗し、DDR−SDRAMのデータ保持時間が短くなってしまう恐れがある。
本発明は、停電や故障時にDDR−SDRAMコントローラへの参照電圧を停止する回路を安価に構成するとともに、DDR−SDRAMの参照電圧VREF(M)とDDR−SDRAMコントローラの参照電圧VREF(C)がほぼイコールとし、SSTL_2インターフェースの動作マージンを確保することを目的とする。
上記目的を達成するために、以下の手段を設ける。本システムでは、インターフェース信号の入力レベルを外部入力参照電圧によって判定する揮発性記憶手段と、前記揮発性記憶手段を制御し前記揮発性記憶手段とのインターフェース信号の入力レベルを外部入力参照電圧によって判定する制御手段と、前記揮発性記憶手段に参照電圧を供給する第1電源手段と、前記制御手段に参照電圧を供給する第2電源手段と、少なくとも前記揮発性記憶手段と前記制御手段に電源供給する第3電源手段と、前記第3電源が動作していない時に前記揮発性記憶手段に電源供給するための第4電源手段を設け、前記第1電源手段は前記第3電源手段或いは前記第4電源手段の動作時は常に電源供給し、前記第2電源手段は前記第3電源手段の動作時のみ電源供給する。
また、前記第2電源手段は前記第1電源手段の供給する電源をスイッチにより接続/切断し、電源供給するか否かを切り替える。
また、前記第2電源手段は前記第1電源手段の供給する電源をインピーダンス変換するためのボルテージフォロアを含み、ボルテージフォロアの電源を接続/切断することにより、電源供給するか否かを切り替える。
また、前記第3電源の電圧レベルを検出して第1信号及び第2信号の第1状態或いは第2状態を出力する電圧検出手段を設け、前記電圧検出手段は前記第3電源の電圧上昇を検出したとき、一定時間遅れて前記第1信号を前記第1状態とし、前記第3電源の電圧下降を検出したとき、直ちに前記第1信号を前記第2状態とする。また、前記電圧検出手段は前記第1信号を前記第1状態としてから一定時間後に前記第2信号を前記第1状態とし、前記第1信号を前記第2状態としてから一定時間後に前記第2信号を前記第2状態とする。そして前記第2信号が前記第1状態にあるとき、前記第3電源手段が前記揮発性記憶手段に電源供給し、前記第2信号が前記第2状態にあるとき、前記第4電源手段が前記揮発性記憶手段に電源供給する。
また、前記制御手段は前記第1信号の前記第2状態によって前記揮発性記憶手段を低消費電力モードとし、前記第2信号の前記第1状態によって前記揮発性記憶手段を通常消費電力モードとする。
また、前記制御手段と前記揮発性記憶手段間のインターフェース信号を終端するための終端電圧を供給する第5電源手段と、終端するための終端抵抗を設け、前記第2信号が前記第1状態にあるとき、前記第5電源手段は電源供給し、前記第2信号が前記第2状態にあるとき、前記第5電源手段は電源供給しない。
本システムでは、インターフェース信号の入力レベルを外部入力参照電圧によって判定する揮発性記憶手段と、前記揮発性記憶手段を制御し前記揮発性記憶手段とのインターフェース信号の入力レベルを外部入力参照電圧によって判定する制御手段と、前記揮発性記憶手段に参照電圧を供給する第1電源手段と、前記制御手段に参照電圧を供給する第2電源手段と、少なくとも前記揮発性記憶手段と前記制御手段に電源供給する第3電源手段と、前記第3電源が動作していない時に前記揮発性記憶手段に電源供給するための第4電源手段を設け、前記第1電源手段は前記第3電源手段或いは前記第4電源手段の動作時は常に電源供給し、前記第2電源手段は前記第3電源手段の動作時のみ電源供給する。
これにより前記制御手段に前記第3電源が供給されていないとき、前記第2電源は前記制御手段に参照電圧を供給しないので、停電時にメモリデータ保持を行う際の不要な漏れ電流が少なくなる。
また、前記第2電源手段は前記第1電源手段の供給する電源をスイッチにより接続/切断し、電源供給するか否かを切り替えるようにしたので、前記制御手段と前記揮発性記憶手段に供給される参照電圧が同一となり、インターフェース信号のレベル判定及びタイミングマージン確保が容易となる。
また、前記第2電源手段は前記第1電源手段の供給する電源をインピーダンス変換するためのボルテージフォロアを含み、ボルテージフォロアの電源を接続/切断することにより、電源供給するか否かを切り替えるようにしたので、直接参照電圧をFETでON/OFFする場合に必要となる負電源回路を用いなくてもよく、少ない部品で安価に回路構成することができる。
また、前記第3電源の電圧レベルを検出して第1信号及び第2信号の第1状態或いは第2状態を出力する電圧検出手段を設け、前記電圧検出手段は前記第3電源の電圧上昇を検出したとき、一定時間遅れて前記第1信号を前記第1状態とし、前記第3電源の電圧下降を検出したとき、直ちに前記第1信号を前記第2状態とする。また、前記電圧検出手段は前記第1信号を前記第1状態としてから一定時間後に前記第2信号を前記第1状態とし、前記第1信号を前記第2状態としてから一定時間後に前記第2信号を前記第2状態とする。そして前記第2信号が前記第1状態にあるとき、前記第3電源手段が前記揮発性記憶手段に電源供給し、前記第2信号が前記第2状態にあるとき、前記第4電源手段が前記揮発性記憶手段に電源供給するようにしたので、前記揮発性記憶手段の要求する電源電圧規定を満たして電源供給を続けることができる。
また、前記制御手段は前記第1信号の前記第2状態によって前記揮発性記憶手段を低消費電力モードとし、前記第2信号の前記第1状態によって前記揮発性記憶手段を通常消費電力モードとしたので、前記第4電源すなわちバッテリーや大容量コンデンサで前記不揮発性記憶手段のデータ保持を行う際の消費電流を大幅に削減することができる。
また、前記制御手段と前記揮発性記憶手段間のインターフェース信号を終端するための終端電圧を供給する第5電源手段と、終端するための終端抵抗を設け、前記第2信号が前記第1状態にあるとき、前記第5電源手段は電源供給し、前記第2信号が前記第2状態にあるとき、前記第5電源手段は電源供給しないようにしたので、前記第4電源すなわちバッテリーや大容量コンデンサで前記不揮発性記憶手段のデータ保持を行う際の消費電流を大幅に削減することができる。
本発明の実施例について説明する。
図3は本発明の構成を含む画像処理装置である。
1はDDR−SDRAMコントローラ等の周辺回路及びCPUを含むメインコントローラであり、画像処理装置全体を制御する。システムバス7を介して後述するROM3やモデム4を制御し、またメモリバス6を介してSSTL_2インターフェースの規定に従って後述するDDR−SDRAM2を制御する。加えて、装置電源停電時の停電制御を実施する。
2は画像バッファ及び画像メモリ等に使用されるDRAMであり、本実施例ではDDR−SDDRAMにて構成される。画像読み取り部で読み取った画像の格納、画像記録部でプリントアウトするための画像の格納、FAX送受信データとしての画像の格納等を行う。
3はメインコントローラ1内部のCPUの動作のためのインストラクション群等のプログラムコード、オペレーティングシステム(OS)プログラムコード、初期値データ、テーブルデータなどを格納したROMである。
4はPSTN回線・ISDN回線等の通信網に接続してG3およびG4のプロトコルにて通信制御を行うためのモデムである。
8は画像読取用のCCDセンサであって、CCDセンサで画像を読み取って得られたアナログビデオデータはアナログフロントエンド(AFE)部9にてA/D変換され、デジタルデータとしてメインコントローラ1に入力される。
10は画像記録部であり、CCDセンサ8で読み取った画像をプリントしてコピー動作を行ったり、モデム4を介して得られたFAX受信画像をプリントするために用いられる。13は画像処理装置全体の電源供給を行うためのシステム電源である。
11はDRAM2用のDRAM電源であって、2次電池や大容量キャパシター等のバックアップ電源を含む。停電時は前記のバックアップ電源から電源を供給し、通常時はシステム電源1から電源供給するよう制御する。DDR−SDRAMシステムの場合、+2.5Vを出力する。本電源出力は後述する第1REF電源12にも供給される。
12はDRAM電源11が出力する+2.5VからDRAM2に供給するための参照電圧1.25Vを生成する第1REF電源である。この第1REF電源12の出力は後述する第2REF電源15にも供給される。
14はDRAM2とメインコントローラ間のインターフェースであるSSTL_2で規定される各信号を抵抗を介して接続するためのVT電源(終端電源)である。本電圧は通常1.25Vであり、停電時には電源供給を停止し、通常動作時は電源供給するよう制御される。
15は第2REF電源であり、第1REF電源から入力された参照電圧をメインコントローラ1に出力する。なお、停電時には電源供給を停止し、通常動作時は電源供給するよう制御される。
16はRESET回路であり、システム電源13を監視してユーザの電源OFF或いは停電事故によって電源断が発生したことを検出する。また、ユーザの電源ON或いは停電事故復旧によって電源断から電源接続状態に遷移したことを検出する。
ここで、RESET回路16は2種類の信号XRESETとXPRE_RESETを出力する。XRESET信号はXPRE_RESET信号をディレイさせたものである。これら信号の関係を図4及び図5に示す。
図4は電源OFFによってDRAM電源をバックアップを行う場合のシステム電源立ち下がりシーケンス図である。電源がOFFされてリセット要因が発生すると、まずXPRE_RESETが発行される。XPRE_RESET信号が発行されるとメインコントローラ1はDDR−SDRAM2をセルフリフレッシュモードに移行するべく、SSTTL_2で規定されるCKE信号をHレベルからLレベルに遷移する。DDR−SDRAM2はCKEのLレベルを認識するとセルフリフレッシュモードに移行し、低消費電力状態に遷移する。ここで、XRESET信号はXPRE_RESET信号に対し遅延するよう構成されており、DDR−SDRAM2がセルフリフレッシュモードに移行した後に発行されるようタイミング規定されている。またXRESET信号はメインコントローラ1へ供給されるIO電源3.3Vと、コア電源1.5V、メインコントローラ1内部のDDR−SDRAMコントローラ2へ供給される2.5Vが電圧規定範囲から外れる前にアサートされるよう規定されている。また、このXRESET信号のアサートと同タイミングにて、DRAM電源11はDDR−SDRAM用の電源をシステム電源13が供給するものから内部のバックアップ電源に切り替えるよう制御する。すなわち図3で示すACTIVE信号はこのXRESET信号と同一タイミング信号である。ここで、一般的にDDR−SDRAMコントローラ等のICが出力する出力レベルの状態はDDR−SDRAMコントローラの電源が規定電圧範囲内である場合にのみ確定し、規定電圧範囲外である場合には不定となる。メインコントローラ1が出力するCKE信号も同様である。一方、前述のようにDDR−SDRAM2のセルフリフレッシュ状態を維持するためにはセルフリフレッシュモード移行後のCKE信号をLレベルに保持する必要がある。この方法について図6を用いて説明する。
図6はメインコントローラ1とDDR−SDRAM2間のSSTL_2で規定されたCKE信号のインターフェース回路である。121はメインコントローラ1内のCKE出力バッファである。301,302はメインコントローラ1とDDR−SDRAM2間のインピーダンスを調整するための抵抗である。14はCKE信号を終端抵抗303を介して終端するための終端電源である。601はPチャンネルのFETであって、XRESET信号と同タイミングで動作するACTIVE信号がHレベルのときにOFF、ACTIVE信号がLレベルの時にONとなる。ここで、FET601は抵抗602を介してCKE信号に接続されており、ACTIVE信号のHレベルの時にはFET601はCKE信号に対して若干の容量成分となり、ACTIVE信号のLレベルの時にはFET601はCKE信号とGND間のインピーダンスを低くする役割を果たす。
すなわち、装置電源がONであることによりXRESET信号がHレベルである場合は、メインコントローラ1が出力するCKEレベルがそのままDDR−SDRAM2に入力される。また、装置電源がOFFとなってXRESET信号がLレベルとなった場合は、メインコントローラ1が出力するCKEが強制的にLレベルになり、DDR−SDRAM2に入力される。これらにより、メインコントローラ1の電源が規定電圧範囲外であっても、DDR−SDRAM2に入力されるCKE信号はLレベルを保証することができ、DDR−SDRAM2のセルフリフレッシュ状態は保持される。
さて、図5は電源OFF時にDDR−SDRAM2を電源バックアップしてデータ保持している場合のシステム電源立ち上がりシーケンス図である。電源がONされてシステム電源13の出力する電源電圧が規定電圧範囲内まで立ち上がる。XPRE_RESET、XRESETの両信号は初期はアサート状態であり、同電源電圧が規定電圧範囲内になったあと規定時間が経過するとディスアサート状態となる。ここで厳密にはXPRE_RESET信号が先にアサートからディスアサートに遷移し、続いてXRESET信号がアサートからディスアサートに遷移する。XRESET信号がディスアサートされると、DRAM電源11はDDR−SDRAM2用の電源を内部のバックアップ電源からシステム電源13が供給するものに切り替えるよう制御する。また同時にXRESET信号のディスアサートによりCKE信号はメインコントローラ1の出力が反映されるようになる。ここで、メインコントローラ1の動作はXRESETのディスアサートにより開始され、動作開始直後はCKE出力としてLレベルを出力する。そして動作開始一定時間後にメインコントローラ1はDDR−SDRAM2にセルフリフレッシュ解除コマンドを送出し、これによりCKE信号のHレベルを出力する。これによってメインコントローラ1はDDR−SDRAM2に対しデータのリードライトが可能となる。
図7はDDR−SDRAMコントローラへの参照電圧を供給するための第2参照電源15の詳細である。
12はDDR−SDRAMへ供給する参照電圧用の第1参照電源である。705は第1参照電源12の出力電圧をインピーダンス変換するためのボルテージフォロアを構成するオペアンプである。701はシステム電源13が出力する+3.3V電源704をオペアンプ705の電源として供給するか否かを切り替えるためのPチャンネルFETである。
702はXRESET信号と同一タイミングでアサートされるアクティブ信号論理を反転させるためのインバータである。703はインバータ702出力のプルアップ抵抗であるとともに、インバータ702の出力インピーダンスが高抵抗の場合にFET701のゲート−ソース間を同電位にしてFET701をOFFさせるための抵抗である。本回路により、ACTIVE信号のHレベルすなわちXRESET信号のHレベルの時にはFET701のゲート電位は0Vに近づき、G−S間電位がFET固有のON電圧を超えるためFETがONする。ACTIVE信号のLレベルすなわちXRESET信号のLレベルの時にはFET701のゲート電位は+3.3V電源704に近づき、G−S間電位が同電位となるためFETがOFFとなる。ここで、第1参照電源の出力電圧をFETで直接ON/OFFする方法もあるが、FETをONさせるためにはソース電圧1.25Vに対してゲートをFET固有の電圧以上低くする必要があるが電位0VではFETを十分ONさせることができないのでゲート電位に負電圧を用いる必要があり、コスト対応上不利である。図8はボルテージフォロアを構成するオペアンプ705の内部回路である。停電時にXRESETがアサートされている場合、オペアンプの電源供給が無いにもかかわらずオペアンプの+入力には参照電圧+1.25V入力され続けるが、各部に破壊電位の発生は無く、またリーク電流もほぼ無い。また、停電時にXRESETがディスアサートされて、オペアンプの電源供給がある場合、+入力部に入力される参照電圧+1.25Vを低インピーダンスでDDR−SDRAMコントローラーを含むメインコントローラ1に供給する。これによりメインコントローラ1の参照電圧入力バッファのインピーダンスに依存せず、正確な参照電圧を供給できる。
図9はDDR−SDRAMへのバックアップ電源切替回路11の詳細例である。
808はシステム電源13の供給する+3.3Vであり、バックアップ電源用としての2次電池或いは大容量キャパシター801を充電するための電源である。+3.3V電源は抵抗803によって801の充電電流を抑えるとともに、ダイオード802によってバックアップ用電源からの電流逆流を抑える。バックアップ電源801の出力電圧は昇圧型DC−DCコンバータ804により+2.5Vまで昇圧される。一方、809はシステム電源13の供給する+2.5Vであり、DRAM動作時の電流元として使用される。807はACTIVE信号論理を反転させるためのインバータである。805はPチャンネル型のFETであって、XRESET信号と同論理同タイミングで動作するACTIVE信号がHレベルである場合、すなわちシステム電源OFF時にON、ACTIVE信号がLレベルである場合、すなわちシステム電源ON時にOFFとなる。806もPチャンネル型のFETであって、XRESET信号と同論理同タイミングで動作するACTIVE信号がLレベルである場合、すなわちシステム電源OFF時にON、ACTIVE信号がHレベルである場合、すなわちシステム電源ON時にOFFとなる。以上によりXRESET信号のアサート期間中はFET805がON、FET806がOFFするのでバックアップ電源801がDDR−SDRAMに印加され、XRESET信号のディスアサート期間中はFET805がOFF、FET806がONするのでシステムバックアップ電源から供給される+2.5V電源809がDDR−SDRAMに印加される。
Claims (8)
- インターフェース信号の入力レベルを外部入力参照電圧によって判定する揮発性記憶手段と、前記揮発性記憶手段を制御し前記揮発性記憶手段とのインターフェース信号の入力レベルを外部入力参照電圧によって判定する制御手段と、前記揮発性記憶手段に参照電圧を供給する第1電源手段と、前記制御手段に参照電圧を供給する第2電源手段と、少なくとも前記揮発性記憶手段と前記制御手段に電源供給する第3電源手段と、前記第3電源が動作していない時に前記揮発性記憶手段に電源供給するための第4電源手段を有するメモリシステムにおいて、
前記第1電源手段は前記第3電源手段或いは前記第4電源手段の動作時は常に電源供給し、前記第2電源手段は前記第3電源手段の動作時のみ電源供給することを特徴とするメモリシステム。 - 請求項1のメモリシステムにおいて、前記第2電源手段は前記第1電源手段の供給する電源をスイッチにより接続/切断し、電源供給するか否かを切り替えることを特徴とするメモリシステム。
- 請求項2のメモリシステムにおいて、前記第2電源手段は前記第1電源手段の供給する電源をインピーダンス変換するためのボルテージフォロアを含み、ボルテージフォロアの電源を接続/切断することにより、電源供給するか否かを切り替えることを特徴とするメモリシステム。
- 請求項1〜請求項3のいずれかのメモリシステムが有する機能に加えて、前記第3電源の電圧レベルを検出して第1信号及び第2信号の第1状態或いは第2状態を出力する電圧検出手段を有するメモリシステムにおいて、前記電圧検出手段は前記第3電源の電圧上昇を検出したとき、一定時間遅れて前記第1信号を前記第1状態とし、前記第3電源の電圧下降を検出したとき、直ちに前記第1信号を前記第2状態とする。また、前記電圧検出手段は前記第1信号を前記第1状態としてから一定時間後に前記第2信号を前記第1状態とし、前記第1信号を前記第2状態としてから一定時間後に前記第2信号を前記第2状態とする。そして前記第2信号が前記第1状態にあるとき、前記第3電源手段が前記揮発性記憶手段に電源供給し、前記第2信号が前記第2状態にあるとき、前記第4電源手段が前記揮発性記憶手段に電源供給することを特徴とするメモリシステム。
- 請求項4のメモリシステムが有する機能に加えて、前記制御手段は前記第1信号の前記第2状態によって前記揮発性記憶手段を低消費電力モードとし、前記第2信号の前記第1状態によって前記揮発性記憶手段を通常消費電力モードとすることを特徴とするメモリシステム。
- 請求項1〜請求項5のいずれかのメモリシステムが有する機能に加えて、前記制御手段と前記揮発性記憶手段間のインターフェース信号を終端するための終端電圧を供給する第5電源手段と、終端するための終端抵抗を有するメモリシステムにおいて、前記第2信号が前記第1状態にあるとき、前記第5電源手段は電源供給し、前記第2信号が前記第2状態にあるとき、前記第5電源手段は電源供給しないことを特徴とするメモリシステム。
- 請求項1〜請求項6のいずれかのメモリシステムが有する揮発性記憶手段はDDRシンクロナスDRAMであることを特徴とするメモリシステム。
- 請求項1〜請求項6のいずれかのメモリシステムが有する揮発性記憶手段はDDRIIシンクロナスDRAMであることを特徴とするメモリシステム。
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JP2005301861A JP2007109156A (ja) | 2005-10-17 | 2005-10-17 | メモリシステム |
Publications (1)
Publication Number | Publication Date |
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ID=38034962
Family Applications (1)
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Country | Link |
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JP (1) | JP2007109156A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010206118A (ja) * | 2009-03-06 | 2010-09-16 | Canon Inc | 積層型半導体装置 |
-
2005
- 2005-10-17 JP JP2005301861A patent/JP2007109156A/ja not_active Withdrawn
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JP2010206118A (ja) * | 2009-03-06 | 2010-09-16 | Canon Inc | 積層型半導体装置 |
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