JP2010206118A - 積層型半導体装置 - Google Patents

Abstract

【課題】装置の大型化やコストアップを抑制し、各半導体装置の参照電圧の電位を略一定とする。
【解決手段】半導体装置１１〜１ｎがインターポーザ３１〜３ｎを介してプリント配線基板１１０に３次元実装されている。各半導体装置１１〜１ｎは、電源端子１１ａ〜１ｎａ、グラウンド端子１１ｂ〜１ｎｂ及び参照電圧端子１１ｃ〜１ｎｃを有する。各半導体装置の電源端子１１ａ〜１ｎａと電源回路１２０とが電源配線２００で結ばれている。また、各半導体装置のグラウンド端子１１ｂ〜１ｎｂと電源回路１２０とがグラウンド配線３００で結ばれている。各半導体装置に参照される参照電圧Ｖｒｅｆは、各半導体装置の電源端子とグラウンド端子との端子間に供給される供給電圧ＶＤ１〜ＶＤｎに基づいて設定されている。そして、電源配線の抵抗値とグラウンド配線の抵抗値とが略同一に設定されている。
【選択図】図３

Description

本発明は、複数の半導体装置をプリント配線基板に３次元に積み重ねてなる積層型半導体装置に関するものである。

近年、電子機器の多機能化、小型化、デジタル化が進行してきている。その中でも、携帯電話やデジタルカメラに代表されるモバイル型の電子機器においては、多機能であることはもちろんのこと、小型化、薄型化が求められている。この様な状況の中、半導体装置においては、最先端の製造プロセス等を用いることで、小型でありながらも多機能を実現してきている。更には、システム・イン・パッケージ（以下、ＳｉＰという）に代表される、複数の半導体装置を３次元的に積み重ねる手法を用いた形態による小型化が図られるようになってきている。ＳｉＰを構成する半導体装置としては、プロセッサやメモリといったものがある。これら複数の半導体装置と、３次元に積み重ねられている複数の半導体装置を実装するプリント配線基板とで積層型半導体装置が構成されている。そして、プリント配線基板には、各半導体装置に電力を供給するための電源回路が実装されている。

プロセッサは、電子機器の心臓部であり、デジタルカメラの例では画像処理を行うＬＳＩ等である。メモリは、読み書きが自由に行えるＤＲＡＭや、データの消去・書き込みを自由に行うことができ、電源を切っても内容が消えないフラッシュメモリ等である。中でもＤＲＡＭは、近年の多機能化による情報処理量の増加から、ダブルデータレート（ＤＤＲ）モードという高速なデータ転送機能を持ったＤＤＲ−ＳＤＲＡＭ（以下、ＤＤＲという）が多用されてきている。更には、ＬＳＩの処理能力向上のため、複数のＤＤＲを搭載する必要も出てきている。

ＤＤＲは、電子機器内で各回路間と同期を取るためのクロック信号の立ち上がり時と立下り時の両方でデータの読み書きが行えるようにしたもので、通常のメモリ（ＳＤＲＡＭ）の倍の転送速度が実現できるものである。ＤＤＲは、クロック（ＣＫ）の立ち上がりエッジでコマンドを入力する。また、高速データ転送を実現するためにディファレンシャル・クロック（ＣＫ、／ＣＫ）とデータ・ストローブ信号（ＤＱＳ）を採用している。ＤＱＳはＣＫに同期し、データ入出力（ＤＱ）はＤＱＳの立ち上がりと立ち下りの両エッジに同期する。そのため、ＣＫの立ち上がり時には、コマンドはハイ・レベル又はロウ・レベルである必要がある。ＤＱＳの立ち上がり時と立ち下り時には、ＤＱはハイ・レベル又はロウ・レベルである必要がある。

ＤＤＲは、ハイ・レベル、ロウ・レベルを検出するために参照する参照電圧Ｖｒｅｆが供給される参照電圧端子を備えている。また、ＤＤＲは、プリント配線基板に実装された電源回路に電源配線で接続される電源端子と、グラウンド配線で接続されるグラウンド端子と、を備えている。そして、ＤＤＲの電源端子とグラウンド端子との間には、電源回路の電源電圧ＶＤＤＱが電源配線及びグラウンド配線を介して印加されるが、電源配線及びグラウンド配線で電圧降下するために、電源電圧ＶＤＤＱよりも低い供給電圧ＶＤが印加される。

ＤＤＲの参照電圧端子には、参照電圧Ｖｒｅｆが供給されるが、この参照電圧Ｖｒｅｆとしては、供給電圧ＶＤを１／２に分圧したものが印加される。そして、ＤＤＲでは、ハイ・レベル入力電圧（ＶＩＨ）及びロウ・レベル入力電圧（ＶＩＬ）が参照電圧Ｖｒｅｆに基づいて設定されている。

一例を挙げると、ハイ・レベル入力電圧（ＶＩＨ）は、Ｖｒｅｆ＋０．３５［Ｖ］、ロウ・レベル入力電圧（ＶＩＬ）は、Ｖｒｅｆ−０．３５［Ｖ］となっている。ハイ・レベルは、コマンドやＤＱの信号が、ＶＩＨ以上の電圧の時である。また、ロウ・レベルは、コマンドやＤＱの信号が、ＶＩＬ以下の電圧の時である。したがって、ＤＤＲにおける参照電圧Ｖｒｅｆは、ＣＫとコマンド間等のタイミングに対して重要なものである。

タイミングの一例について説明する。Ｓｅｔｕｐの場合、ＤＤＲのスペックで決められたＳｅｔｕｐ時間から、ＣＫのＲｉｓｅ波形での参照電圧Ｖｒｅｆを横切る時間とコマンドのハイ又はロウ・レベルとなった時間との差を引いた値が、Ｓｅｔｕｐのマージンとなる。また、Ｈｏｌｄの場合、ＤＤＲのスペックで決められたＨｏｌｄ時間から、コマンドのハイ又はロウ・レベルが終わる時間とＣＫのＲｉｓｅ波形でのＶｅｒｆ電圧を横切る時間との差を引いた値が、Ｈｏｌｄのマージンとなる。

図６は、従来の積層型半導体装置の電源配線及びグラウンド配線を等価回路として示す図である。図６において、１２０は電源回路であり、１１は第１の半導体装置であり、例えばＬＳＩ等のプロセッサである。１２は第２の半導体装置であり、例えばＤＤＲ等のメモリである。１ｎは第ｎの半導体装置であり、例えばＤＤＲ等のメモリである。図６において、積層型半導体装置は、電源回路１２０やその他の多数の回路が搭載され、電子機器としての機能を具現化している。

半導体装置１１〜１ｎは、それぞれインターポーザに搭載されている。半導体装置１１〜１ｎとインターポーザとは、ワイヤーボンディングやフリップチップといった接続手段によって電気的な接続がなされる。各半導体装置１１〜１ｎの参照電圧端子に供給する参照電圧Ｖｒｅｆは、分圧抵抗器Ｒｒｅｆの分圧によってそれぞれ生成される。

なお、４１は第１の半導体装置１１を搭載したインターポーザをプリント配線基板に接続するためのＰＡＤである。４２は第２の半導体装置１２を搭載したインターポーザを第１の半導体装置１１を搭載したインターポーザに接続するためのＰＡＤである。４３は不図示の第３の半導体装置を搭載したインターポーザを第２の半導体装置１２を搭載したインターポーザに接続するためのＰＡＤである。４ｎは第ｎの半導体装置１ｎを搭載したインターポーザを不図示の第ｎ−１の半導体装置１ｎ−１を搭載したインターポーザに接続するためのＰＡＤである。そして、半導体装置１１〜１ｎで構成されたＳｉＰは、プリント配線基板上のＰＡＤ４１を介して、半田ボール等の半田付け手段によって電気的な接続がなされる。また、インターポーザ同士は、インターポーザ上のＰＡＤ４２〜４ｎによって、半田ボール等の半田付け手段によって電気的な接続がなされ、ＳｉＰとしての３次元的な積み重ね構造を得ている。

なお、Ｒ１００１はプリント配線基板上の電源配線の抵抗値である。Ｒ１１は第１の半導体装置１１を搭載したインターポーザの電源配線を構成する半田の抵抗値である。Ｒ１２は第２の半導体装置１２を搭載したインターポーザの電源配線を構成する半田の抵抗値である。Ｒ１ｎは第ｎの半導体装置１ｎを搭載したインターポーザの電源配線を構成する半田の抵抗値である。Ｒ２１は第１の半導体装置１１を搭載したインターポーザの電源配線を構成するプリント配線の抵抗値である。Ｒ２２は第２の半導体装置１２を搭載したインターポーザの電源配線を構成するプリント配線の抵抗値である。Ｒ２ｎは第ｎの半導体装置１ｎを搭載したインターポーザの電源配線を構成するプリント配線の抵抗値である。

ＶＤＤＱは電源回路１２０から出力される直流電源電圧である。ＶＤ１〜ＶＤｎは、半導体装置の電源端子とグラウンド端子との間の電圧降下を示し、半導体装置に供給される供給電圧である。つまり、各半導体装置１１〜１ｎに供給される供給電圧ＶＤ１〜ＶＤｎは、電源端子とグラウンド端子との電位差（電圧降下）で表される。電源回路１２０の電源電圧ＶＤＤＱは、メモリがＤＤＲの場合には、一般的に２．５［Ｖ］である。分圧抵抗器Ｒｒｅｆの抵抗値は、一例としてそれぞれ１０［ｋΩ］である。

電源回路１２０から第１の半導体装置１１までの電源配線の抵抗値は、プリント配線基板上の抵抗値Ｒ１００１と半田の抵抗値Ｒ１１とインターポーザ上の抵抗値Ｒ２１によって構成される。この場合、電源回路１２０の電源電圧ＶＤＤＱは、ＳｉＰによって消費される電流と、第１の半導体装置１１までの電源配線の抵抗値の積による電圧降下と略等しい。同様に、電源回路１２０から第２の半導体装置１２までの電源配線は、プリント配線基板上の抵抗値Ｒ１００１と半田の抵抗値Ｒ１１，Ｒ１２とインターポーザ上の抵抗値Ｒ２２によって構成される。この場合、電源回路１２０の電源電圧ＶＤＤＱは、ＳｉＰによって消費される電流と、第２の半導体装置１２までの電源配線の抵抗値の積による電圧降下と略等しい。同様にまた、電源回路１２０から第ｎの半導体装置１ｎまでの電源配線は、プリント配線基板上の抵抗値Ｒ１００１と半田の抵抗値Ｒ１１，Ｒ１２，・・・，Ｒ１ｎとインターポーザ上の抵抗値Ｒ２ｎによって構成される。この場合、電源回路１２０の電源電圧ＶＤＤＱは、ＳｉＰによって消費される電流と、第ｎの半導体装置１ｎまでの電源配線の抵抗値の積による電圧降下と略等しい。

ここで、一般的に、プリント配線基板上のグラウンド配線はベタ面として構成されるので、電源配線の抵抗値に比べ、無視できるほど小さい抵抗値となっている。更に各半導体装置についても、プリント配線基板との接続において、不図示の放熱用のサーマル端子をグラウンドとすることが多く、それによりグラウンド配線の抵抗値は無視できる程度に小さい状態となっている。例えば、半導体装置１１までの電源配線の抵抗値は、５３［ｍΩ］であり、グラウンド配線の抵抗値は５．６［ｍΩ］であり、一桁ほどグラウンド配線の抵抗値は小さいものである。

図７は、従来の各半導体装置の電源端子、グラウンド端子及び参照電圧端子の電位を示す図である。グラウンド配線の抵抗値は電源配線の抵抗値に比べて十分小さいことから、グラウンド配線の電圧降下が無いものとすると、図７中三角点で示す各半導体装置のグラウンド端子の電位は略０［Ｖ］となる。

一方、電源配線においては、電源配線の抵抗値と各半導体装置の消費電流との積による電圧降下が発生し、しかも３次元に積み重ねられた上位位置の半導体装置ほど、介在する配線部材が増加するので抵抗値が増大して電圧降下が増大する。したがって、上位位置の半導体装置ほど電源配線の電圧降下が増大するので、各半導体装置の電源端子の電位は、上位位置の半導体装置ほど、図７中丸点で示すように、電源配線の抵抗値分だけ電源電圧ＶＤＤＱよりも電圧降下した値となる。これにより、供給電圧ＶＤ１〜ＶＤｎを分圧抵抗器Ｒｒｅｆによって分圧することにより発生した参照電圧Ｖｒｅｆが印加される参照電圧端子の電位も、３次元に積み重ねられた上位位置の半導体装置ほど、図７中四角点で示すように、低下していく。

これに対し、積層配置した複数の半導体装置間の電圧降下を抑制するものではないが、ＬＳＩチップの各電源端子までの電圧降下を抑制する技術が提案されている（特許文献１参照）。この技術によれば、電源に接続される金属板を備え、この金属板にＬＳＩチップの各電源端子を接続することで、電圧降下を抑制している。

特開２００４−２２１２１６号公報

ここで、従来の積層型半導体装置に上記した金属板を適用することが考えられる。しかしながら、金属板を別途設けなければならないので、その分コストアップとなる。更に、金属板を設けることにより、その分のスペースを確保しなければならず、装置の大型化は避けられない。

また、単に金属板を設けただけでは、各参照電圧Ｖｒｅｆは一定とはならず、複数の半導体装置のうち、上位の半導体装置ほど電圧降下が増大して供給電圧が低下してしまうので、電源回路のグラウンドを基準とする参照電圧Ｖｒｅｆの電位が低くなってしまう。そして、例えば図６に示す第１の半導体装置１１から出力された信号を第２の半導体装置１２が受信しようとすると、各半導体装置における参照電圧Ｖｒｅｆの違いから、タイミングに対するマージンが減るという問題がある。

そこで本発明は、装置の大型化やコストアップを抑制し、各半導体装置の参照電圧の電位を略一定とすることを目的とするものである。

本発明は、電源端子及びグラウンド端子を有し、動作タイミングを規定するための参照電圧を参照して動作する半導体装置を複数備え、前記複数の半導体装置をプリント配線基板に３次元に積み重ねてなる積層型半導体装置において、前記プリント配線基板に搭載され、前記複数の半導体装置に電力を供給するための電源回路と、前記各半導体装置の電源端子と前記電源回路とを結ぶ電源配線と、前記各半導体装置のグラウンド端子と前記電源回路とを結ぶグラウンド配線と、を備え、前記各半導体装置に参照される参照電圧は、前記各半導体装置の電源端子とグラウンド端子との端子間に供給される供給電圧に基づいて設定され、前記電源配線の抵抗値と前記グラウンド配線の抵抗値とは互いに略同一に設定されている、ことを特徴とするものである。

本発明によれば、装置の大型化やコストアップを抑制することができる。そして、電源配線の抵抗値とグラウンド配線の抵抗値とを略同一とすることで、電源配線の電圧降下とグラウンド配線の電圧降下とが略同一となる。これによって、電源回路を基準とする各半導体装置の参照電圧の電位を略同一とすることができ、各半導体装置は安定した動作を実現することが可能となる。

本発明の第１実施形態に係る積層型半導体装置の概略を示す分解斜視図である。 積層型半導体装置の内部配線構造を示す断面図である。 積層型半導体装置の電源配線及びグラウンド配線の等価回路を示す回路図である。 図３に示す等価回路において電源配線とグラウンド配線との抵抗値を略同一とした場合の各半導体装置の各端子の電位を示す図である。 本発明の第２実施形態に係る積層型半導体装置の各半導体装置の電源端子、グラウンド端子及び参照電圧端子の電位を示す図である。 従来の積層型半導体装置の電源配線及びグラウンド配線を等価回路として示す図である。 従来の各半導体装置の電源端子、グラウンド端子及び参照電圧端子の電位を示す図である。

以下、本発明を実施するための形態を図面を参照しながら詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る積層型半導体装置の概略を示す分解斜視図である。図１に示すように、積層型半導体装置１００は、半導体装置を複数備えており、本実施の形態では、ｎ個（ｎは２以上の整数）の半導体装置１１，１２，…，１ｎを備えている。また、積層型半導体装置１００は、各半導体装置１１，１２，…，１ｎを搭載するインターポーザ３１，３２，…，３ｎを半導体装置の数に対応して複数備えている。

そして、各インターポーザ３１，３２，…，３ｎは、搭載面が互いに略同一面積となるように形成されており、プリント配線基板１１０に３次元実装されている。これにより、各半導体装置１１，１２，…，１ｎは、インターポーザ３１，３２，…，３ｎを介してプリント配線基板１１０に３次元に積み重ねられ、これら複数の半導体装置１１，１２，…，１ｎでＳｉＰを構成している。そして、プリント配線基板１１０上には、第１，第２，…，第ｎの半導体装置１１，１２，…，１ｎが順次設けられ、第１の半導体装置１１が最下位、第ｎの半導体装置１ｎが最上位となる。なお、「略同一」とは、完全同一とはならなくても許容範囲内で僅かにずれている程度でほとんど同一の場合のほか、完全同一の場合も含んでいるものである。以下の説明において用いる場合も同様の意味とする。

各インターポーザ３１，３２，…，３ｎはＢＧＡタイプのものであり、インターポーザ３１，３２，…，３ｎ同士が接続されており、また、最下位のインターポーザ３１とプリント配線基板１１０とが接続されている。具体的に説明すると、プリント配線基板１１０の上面には、複数のＰＡＤ４１が形成されており、第１の半導体装置１１が搭載されるインターポーザ３１の下面には、複数のＰＡＤ４１に接続される複数の半田ボールが形成されている。また、インターポーザ３１の上面には、複数のＰＡＤ４２が形成されており、第２の半導体装置１２が搭載されるインターポーザ３２の下面には、複数の半田ボールが形成されている。同様に、インターポーザ３２の上面には、複数のＰＡＤ４３が形成されている。

複数の半導体装置１１〜１ｎのうち、少なくとも一つがメモリであり、少なくとも一つがメモリを制御するプロセッサである。本実施の形態では、第２〜第ｎの半導体装置１２〜１ｎがメモリであり、第１の半導体装置１１がメモリを制御するプロセッサである。メモリは、ＤＤＲ−ＳＤＲＡＭ（以下、ＤＤＲという）である。プリント配線基板１１０には、各半導体装置１１，１２，…，１ｎに電力を供給するための電源回路１２０が実装されている。

図２は、積層型半導体装置の内部配線構造を示す断面図である。なお、図２では、説明の簡略化のため、半導体装置が３個（ｎ＝３）の場合について図示している。また、電源回路１２０の配置を変更しているが、電源回路１２０は、プリント配線基板１１０のいずれの面に配置されていてもよい。

積層型半導体装置１００は、図２に示すように、プリント配線基板１１０とインターポーザ３１〜３３とに形成され、各半導体装置１１〜１３の電源端子１１ａ〜１３ａと電源回路１２０とを結ぶ電源配線２００を備えている。また、積層型半導体装置１００は、プリント配線基板１１０とインターポーザ３１〜３３とに形成され、各半導体装置１１〜１３のグラウンド端子１１ｂ〜１３ｂと電源回路１２０とを結ぶグラウンド配線３００を備えている。

プリント配線基板１１０は、電源配線２００を構成する複数のプリント配線２０１、複数のＶＩＡ２０２及び複数のＰＡＤ４１ａを有している。なお、複数のＰＡＤ４１ａは、複数のＰＡＤ４１（図１）の一部である。プリント配線２０１は、基板下面及び基板内部に配置されており、基板下面のプリント配線２０１は、電源回路１２０に接続されている。ＰＡＤ４１ａと基板内部のプリント配線２０１とは、ＶＩＡ２０２で接続されており、基板内部のプリント配線２０１と基板下面のプリント配線２０１とは、ＶＩＡ２０２で接続されている。

同様に、プリント配線基板１１０は、グラウンド配線３００を構成する複数のプリント配線３０１、複数のＶＩＡ３０２及び複数のＰＡＤ４１ｂを有している。なお、複数のＰＡＤ４１ｂは、複数のＰＡＤ４１（図１）の一部である。プリント配線３０１は、基板下面及び基板内部に配置されており、基板下面のプリント配線３０１は、電源回路１２０に接続されている。ＰＡＤ４１ｂと基板内部のプリント配線３０１とは、ＶＩＡ３０２で接続されており、基板内部のプリント配線３０１と基板下面のプリント配線３０１とは、ＶＩＡ３０２で接続されている。これにより、電源回路１２０の電力をＰＡＤ４１ａ，４１ｂを介して供給することができる。

次に、第１の半導体装置１１が搭載されるインターポーザ３１は、電源配線２００を構成するプリント配線２０６、複数の半田ボール５１ａ、複数のＶＩＡ２０３及び複数のＰＡＤ４２ａを有している。なお、複数のＰＡＤ４２ａは、複数のＰＡＤ４２（図１）の一部である。プリント配線２０６は基板上面に配置されており、第１の半導体装置１１の電源端子１１ａとＰＡＤ４２ａとがプリント配線２０６により接続されている。また、ＰＡＤ４２ａと半田ボール５１ａとがＶＩＡ２０３により接続されている。

同様に、インターポーザ３１は、グラウンド配線３００を構成するプリント配線３０６、複数の半田ボール５１ｂ、複数のＶＩＡ３０３及び複数のＰＡＤ４２ｂを有している。なお、複数のＰＡＤ４２ｂは、複数のＰＡＤ４２（図１）の一部である。プリント配線３０６は基板上面に配置されており、第１の半導体装置１１のグラウンド端子１１ｂとＰＡＤ４２ｂとがプリント配線３０６により接続されている。また、ＰＡＤ４２ｂと半田ボール５１ｂとがＶＩＡ３０３により接続されている。

そして、ＰＡＤ４１ａに半田ボール５１ａを半田接続し、ＰＡＤ４１ｂに半田ボール５１ｂを半田接続することで、インターポーザ３１がプリント配線基板１１０に機械的に固定されている。また、第１の半導体装置１１の電源端子１１ａ及びグラウンド端子１１ｂは、ＰＡＤ４１ａ，４１ｂを介して電源回路１２０に電気的に接続されている。

第２の半導体装置１２が搭載されるインターポーザ３２は、インターポーザ３１と略同様の構成である。すなわち、インターポーザ３２は、電源配線２００を構成するプリント配線２０７、複数の半田ボール５２ａ、複数のＶＩＡ２０４及び複数のＰＡＤ４３ａを有し、これらの配置はインターポーザ３１と略同様である。同様に、インターポーザ３２は、グラウンド配線３００を構成するプリント配線３０７、複数の半田ボール５２ｂ、複数のＶＩＡ３０４及び複数のＰＡＤ４３ｂを有し、これらの配置はインターポーザ３１と略同様である。なお、複数のＰＡＤ４３ａ及び複数のＰＡＤ４３ｂは、複数のＰＡＤ４３（図１）の一部である。そして、ＰＡＤ４２ａに半田ボール５２ａを半田接続し、ＰＡＤ４２ｂに半田ボール５２ｂを半田接続することで、インターポーザ３２がインターポーザ３１に機械的に固定される。また、第２の半導体装置１２の電源端子１２ａ及びグラウンド端子１２ｂは、ＰＡＤ４２ａ，４２ｂを介して電源回路１２０に電気的に接続される。

また、第３の半導体装置１３が搭載されるインターポーザ３３は、インターポーザ３１，３２と略同様の構成である。すなわち、インターポーザ３３は、電源配線２００を構成するプリント配線２０８、複数の半田ボール５３ａ及び複数のＶＩＡ２０５を有し、これらの配置はインターポーザ３１，３２と略同様である。同様に、インターポーザ３３は、グラウンド配線３００を構成するプリント配線３０８、複数の半田ボール５３ｂ及び複数のＶＩＡ３０５を有し、これらの配置はインターポーザ３１，３２と略同様である。そして、ＰＡＤ４３ａに半田ボール５３ａを半田接続し、ＰＡＤ４３ｂに半田ボール５３ｂを半田接続することで、インターポーザ３３がインターポーザ３２に機械的に固定される。また、第３の半導体装置１３の電源端子１３ａ及びグラウンド端子１３ｂは、ＰＡＤ４３ａ，４３ｂを介して電源回路１２０に電気的に接続される。なお、図２では、第３の半導体装置１３が最上位であるので、第３の半導体装置１３には、ＰＡＤを形成する必要がない。また、更に上位に半導体装置を積層させる場合には、ＰＡＤを形成しておいてもよい。

図３は、積層型半導体装置の電源配線及びグラウンド配線の等価回路を示す回路図である。なお、この図３では、図１と同様、半導体装置がｎ個の場合について図示している。したがって、インターポーザ３ｎは、電源配線２００を構成する不図示のプリント配線、複数の半田ボール及び複数のＶＩＡ、並びにグラウンド配線３００を構成する不図示のプリント配線、複数の半田ボール及び複数のＶＩＡを有している。そして、不図示の半田ボールが下位のインターポーザのＰＡＤ４ｎａ，４ｎｂに接続されている。

ここで、図３における電源配線２００及びグラウンド配線３００の抵抗値について、図２を適宜参照しながら説明する。まず、電源配線２００について説明すると、Ｒ１００１は、プリント配線基板１１０のプリント配線２０１及びＶＩＡ２０２の抵抗値である。Ｒ１１は、インターポーザ３１の半田ボール５１ａ及びＶＩＡ２０３の抵抗値である。Ｒ１２は、インターポーザ３２の半田ボール５２ａ及びＶＩＡ２０４の抵抗値である。Ｒ１ｎは、インターポーザ３ｎの不図示の半田ボール及びＶＩＡの抵抗値である。Ｒ２１は、インターポーザ３１のプリント配線２０６の抵抗値である。Ｒ２２は、インターポーザ３２のプリント配線２０７の抵抗値である。Ｒ２ｎは、インターポーザ３ｎの不図示のプリント配線の抵抗値である。

次に、グラウンド配線３００について説明すると、Ｒ１００２は、プリント配線基板１１０のプリント配線３０１及びＶＩＡ３０２の抵抗値である。Ｒ４１は、インターポーザ３１の半田ボール５１ｂ及びＶＩＡ３０３の抵抗値である。Ｒ４２は、インターポーザ３２の半田ボール５２ｂ及びＶＩＡ３０４の抵抗値である。Ｒ４ｎは、インターポーザ３ｎの不図示の半田ボール及びＶＩＡの抵抗値である。Ｒ３１は、インターポーザ３１のプリント配線３０６の抵抗値である。Ｒ３２は、インターポーザ３２のプリント配線３０７の抵抗値である。Ｒ３ｎは、インターポーザ３ｎの不図示のプリント配線の抵抗値である。

図３において、ＶＤＤＱは、電源回路１２０の直流電源電圧を示している。半導体装置１２〜１ｎがＤＤＲの場合、電源電圧ＶＤＤＱは、２．５［Ｖ］とするのが一般的である。そして、各半導体装置１１，１２，…，１ｎの電源端子１１ａ，１２ａ，…，１ｎａとグラウンド端子１１ｂ，１２ｂ，…，１ｎｂとの端子間には、電源配線２００及びグラウンド配線３００で電圧降下した供給電圧ＶＤ１，ＶＤ２，…，ＶＤｎが印加される。そして、各半導体装置１１，１２，…，１ｎには、電流ｉ１，ｉ２，…，ｉｎが流れる。

ところで、本実施の形態では、各半導体装置１１，１２，…，１ｎは、動作タイミングを規定するための参照電圧Ｖｒｅｆを参照して動作する。各半導体装置１１，１２，…，１ｎに参照される参照電圧Ｖｒｅｆは、各半導体装置１１，１２，…，１ｎの電源端子１１ａ，１２ａ，…，１ｎａとグラウンド端子１１ｂ，１２ｂ，…，１ｎｂとの端子間に供給される供給電圧ＶＤ１〜ＶＤｎに基づいて設定される。各半導体装置１１，１２，…，１ｎは、参照電圧端子１１ｃ，１２ｃ，…，１ｎｃを備えている。そして、半導体装置１２〜１ｎがＤＤＲである場合、半導体装置１２〜１ｎにおける各参照電圧Ｖｒｅｆは、ＶＤＤＱ／２が最適である。

したがって、本実施の形態では、積層型半導体装置１００は、２つの分圧抵抗器Ｒｒｅｆからなる分圧回路６０をｎ個（複数）備えている。そして、供給電圧ＶＤ１〜ＶＤｎを分圧回路６０で１／２に分圧して、半導体装置１１〜１ｎの各参照電圧Ｖｒｅｆに印加する電圧をＶＤ１／２，ＶＤ２／２，…，ＶＤｎ／２としている。このように端子間電圧である供給電圧ＶＤ１〜ＶＤｎに基づいて各参照電圧Ｖｒｅｆを設定するのは、電源回路１２０に直接分圧回路を接続するのは困難であり、分圧回路６０を各端子１１ａ〜１ｎａ、１１ｂ〜１ｎｂに接続するのが容易だからである。なお、分圧抵抗器Ｒｒｅｆは、ほとんど電流が流れないように１０［ｋΩ］程度に設定されている。

ここで、参照電圧Ｖｒｅｆは、ＤＤＲで規定されている許容値Ｖｐの範囲で設定可能である。この許容値Ｖｐは、ＤＤＲの場合、±ＶＤＤＱ×０．０１で規定されている。したがって、参照電圧Ｖｒｅｆが印加される参照電圧端子１１ｃ，１２ｃ，…，１ｎｃの電位は、ＶＤＤＱ／２±ＶＤＤＱ×０．０１の許容電圧範囲に収まるように設定すればよい。そして、電源電圧ＶＤＤＱを２．５［Ｖ］としたので、参照電圧Ｖｒｅｆの電位は、１．２５±０．０２５［Ｖ］の許容電圧範囲に収まるように設定すればよい。

そして、参照電圧Ｖｒｅｆの許容電圧範囲から電源電圧ＶＤＤＱの電圧降下の許容値を計算すると、±０．０５［Ｖ］となる。この値が、電源電圧ＶＤＤＱの電圧降下に許される電圧となる。これは、ＳｉＰを構成する全ての半導体装置に対して適応する必要のある値である。

次に、抵抗値Ｒ１００１となるプリント配線２０１及びＶＩＡ２０２に流れる電流、並びに抵抗値Ｒ１００２となるプリント配線３０１及びＶＩＡ３０２に流れる電流は、以下の式で表される。

抵抗値Ｒ１１となるインターポーザ３１の半田ボール５１ａ及びＶＩＡ２０３に流れる電流、並びに抵抗値Ｒ４１となるインターポーザ３１の半田ボール５１ｂ及びＶＩＡ３０３に流れる電流も同様に、以下の式で表される。

抵抗値Ｒ２１となるインターポーザ３１のプリント配線２０６に流れる電流、及び抵抗値Ｒ３１となるインターポーザ３１のプリント配線３０６に流れる電流は、分圧抵抗器Ｒｒｅｆに流れる電流を無視できるため、ｉ１である。

同様に、抵抗値Ｒ２ｎとなるインターポーザ３ｎの電源配線２００を構成する不図示のプリント配線に流れる電流、及び抵抗値Ｒ３ｎとなるインターポーザ３ｎのグラウンド配線３００を構成する不図示のプリント配線に流れる電流は、ｉｎである。

抵抗値Ｒ１２となるインターポーザ３２の半田ボール５２ａ及びＶＩＡ２０４を流れる電流、及び抵抗値Ｒ４２となるインターポーザ３２の半田ボール５２ｂ及びＶＩＡ３０４に流れる電流は、以下の式で表される。

なお、抵抗値Ｒ１ｎとなるインターポーザ３ｎの不図示の半田ボール及びＶＩＡを流れる電流、及び抵抗値Ｒ４ｎとなるインターポーザ３ｎの不図示の半田ボール及びＶＩＡに流れる電流は、以下の式で表される。

したがって、電源回路１２０と第１の半導体装置１１との間の電路となる電源配線２００の抵抗値Ｒ１００１，Ｒ１１，Ｒ２１の配線要素による電圧降下は、以下の式で表される。

また、電源回路１２０と第１の半導体装置１１との間の電路となるグラウンド配線３００の抵抗値Ｒ３１，Ｒ４１，Ｒ１００２の配線要素による電圧降下は、以下の式で表される。

また、電源回路１２０と第２の半導体装置１２との間の電路となる電源配線２００の抵抗値Ｒ１００１，Ｒ１１，Ｒ１２，Ｒ２２の配線要素による電圧降下は、以下の式で表される。

また、電源回路１２０と第２の半導体装置１２との間の電路となるグラウンド配線３００の抵抗値Ｒ３２，Ｒ４２，Ｒ４１，Ｒ１００２の配線要素による電圧降下は、以下の式で表される。

なお、電源回路１２０と第Ｎの半導体装置（Ｎ＝１，２，…，ｎ）との間の電路となる電源配線２００の抵抗値Ｒ１００１，Ｒ１１，Ｒ１２，…，Ｒ１Ｎ，Ｒ２Ｎの配線要素の電圧降下は、以下の式で表される。

この電圧降下分をＶａとする。

また、電源回路１２０と第Ｎの半導体装置との間の電路となるグラウンド配線３００の抵抗値Ｒ３Ｎ，Ｒ４Ｎ，…，Ｒ４２，Ｒ４１，Ｒ１００２の配線要素による電圧降下は、以下の式で表される。

この電圧降下分をＶｂとする。

したがって、第Ｎの半導体装置の電源端子の電位は、電源回路１２０のグラウンドを基準とすると、ＶＤＤＱ−Ｖａであり、第Ｎの半導体装置のグラウンド端子の電位は、Ｖｂである。したがって、供給電圧の１／２の参照電圧Ｖｒｅｆが印加される参照電圧端子の電位は、以下の通りである。

ここで、上述したように、参照電圧Ｖｒｅｆが印加される参照電圧端子の電位の許容電圧範囲は、ＶＤＤＱ／２±ＶＤＤＱ×０．０１であるので、以下の関係式が成り立つ。

上記関係式を整理すると、下記の関係式となる。

したがって、この式を更に整理すると、ｎ個の半導体装置がある場合に第１の半導体装置１１に対しては下記の関係式を満足する。

ｎ個の半導体装置がある場合に第２の半導体装置１２以降の第Ｎの半導体装置１Ｎに対しては下記の関係式を満足する（ただし、Ｎは、２≦Ｎ≦ｎを満たす整数）。

以下、具体例を挙げて説明する。図２に示す３個の半導体装置１１〜１３の場合について説明する。

第１の半導体装置１１は、プロセッサであり、第２の半導体装置１２及び第３の半導体装置１３はＤＤＲである。そして、電源回路１２０の電源電圧ＶＤＤＱは２．５［Ｖ］である。そして、プロセッサである第１の半導体装置１１に流れる電流ｉ１は、１［Ａ］とし、ＤＤＲである第２，第３の半導体装置１２，１３に流れるそれぞれの電流ｉ２，ｉ３は、０．５［Ａ］とする。

そして、各インターポーザ３１，３２，３３の半田ボール５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５３ｂの形状は略同一であり、各抵抗値にばらつきはほとんどない。同様に、各インターポーザ３１，３２，３３のＶＩＡ２０３，３０３，２０４，３０４，２０５，３０５の形状は略同一であり、各抵抗値にばらつきはほとんどない。そして、電源配線２００及びグラウンド配線３００において半田ボール及びＶＩＡの数を略同一とし、各抵抗値をＲ１１＝Ｒ１２＝Ｒ１３＝Ｒ４１＝Ｒ４２＝Ｒ４３＝０．５［ｍΩ］とする。

まず、プロセッサである第１の半導体装置１１について、各数値を上記した数１４に示す関係式に当てはめると、下記の関係式となる。

この関係式を満たすように、電源配線２００及びグラウンド配線３００の抵抗値を設定することで、第１の半導体装置１１に対する電圧降下は、ＤＤＲの動作に対して安定した参照電圧Ｖｒｅｆを得ることができる。

次に、ＤＤＲである第２の半導体装置１２について、各数値を上記した数１５に示す関係式に当てはめると、下記の関係式となる。

この関係式を満たすように、電源配線２００及びグラウンド配線３００の抵抗値を設定することで、第２の半導体装置１２に対する電圧降下は、ＤＤＲの動作に対して安定した参照電圧Ｖｒｅｆを得ることができる。

次に、ＤＤＲである第３の半導体装置１３について、各数値を上記した数１５に示す関係式に当てはめると、下記の関係式となる。

この関係式を満たすように、電源配線２００及びグラウンド配線３００の抵抗値を設定することで、第３の半導体装置１３に対する電圧降下は、ＤＤＲの動作に対して安定した参照電圧Ｖｒｅｆを得ることができる。

以上の関係式を満たすように各抵抗値を設定すれば、参照電圧Ｖｒｅｆが印加される各半導体装置１１〜１ｎの参照電圧端子１１ｃ〜１ｎｃの電位は、各半導体装置１１〜１ｎにおいて予め規定されている許容電圧範囲に収まる。したがって、各半導体装置１１〜１ｎの安定した動作を確保することができる。

ここで、電源回路１２０と半導体装置１１の電源端子１１ａとの間に配置される電源配線２００の配線要素の抵抗値と、電源回路１２０とグラウンド端子１１ｂとの間に配置されるグラウンド配線３００の配線要素の抵抗値と、を略同一とする。また、電源回路１２０と半導体装置１２の電源端子１２ａとの間に配置される電源配線２００の配線要素の抵抗値と、電源回路１２０とグラウンド端子１２ｂとの間に配置されるグラウンド配線３００の配線要素の抵抗値と、を略同一とする。更にまた、電源回路１２０と半導体装置１３の電源端子１３ａとの間に配置される電源配線２００の配線要素の抵抗値と、電源回路１２０とグラウンド端子１３ｂとの間に配置されるグラウンド配線３００の配線要素の抵抗値と、を略同一とする。

つまり、電源回路１２０と第Ｎの半導体装置１Ｎの電源端子１１ａとの間に配置される電源配線２００の配線要素の抵抗値と、電源回路１２０とグラウンド端子１Ｎｂとの間に配置されるグラウンド配線３００の配線要素の抵抗値と、を略同一とする。ただし、Ｎ＝１，２，…，ｎである。即ち、電源配線２００における電源回路と各半導体装置の電源端子１１ａ〜１ｎａとの間の配線要素の抵抗値と、グラウンド配線３００における電源回路と各半導体装置のグラウンド端子１１ｂ〜１ｎｂとの間の配線要素の抵抗値とが略同一に設定されている。

図４は、図３に示す等価回路において電源配線２００とグラウンド配線３００との抵抗値を略同一とした場合の各半導体装置の各端子の電位を示す図である。なお、丸点は、電源端子の電位を示し、四角点は、参照電圧端子の電位を示し、三角点は、グラウンド端子の電位を示す。なお、第１の半導体装置１１の電源端子１１ａと電源回路１２０との間の電源配線２００の配線要素は、プリント配線２０１及びＶＩＡ２０２（Ｒ１００１）、半田ボール５１ａ及びＶＩＡ２０３（Ｒ１１）並びにプリント配線２０６（Ｒ２１）である。また、第１の半導体装置１１のグラウンド端子１１ｂと電源回路１２０との間のグラウンド配線３００の配線要素は、プリント配線３０１及びＶＩＡ３０２（Ｒ１００２）、半田ボール５１ｂ及びＶＩＡ３０３（Ｒ４１）並びにプリント配線３０６（Ｒ３１）である。また、第２の半導体装置１２までの電源配線２００の配線要素は、プリント配線２０１及びＶＩＡ２０２（Ｒ１００１）、半田ボール５１ａ及びＶＩＡ２０３（Ｒ１１）、半田ボール５２ａ及びＶＩＡ２０４（Ｒ１２）並びにプリント配線２０７（Ｒ２２）である。第２の半導体装置１２までのグラウンド配線３００の配線要素は、プリント配線３０１及びＶＩＡ３０２（Ｒ１００２）、半田ボール５１ｂ及びＶＩＡ３０３（Ｒ４１）、半田ボール５２ｂ及びＶＩＡ３０４（Ｒ４２）並びにプリント配線３０７（Ｒ３２）である。

このように、第２の半導体装置１２までの電源配線２００及びグラウンド配線３００の電気抵抗は、第１の半導体装置１１までの電気抵抗よりも配線要素が増加した分だけ増加している。つまり、上位の半導体装置ほど、電源配線２００及びグラウンド配線３００の電気抵抗が増加し、電圧降下が増加する。したがって、図４の丸点で示すように、電源回路１２０のグラウンドを基準とする半導体装置１１〜１ｎの電源端子１１ａ〜１ｎａの電位は、上位のものほど電源配線２００の電圧降下が増加するので、低下することとなる。同様に、図４の三角点で示すように、電源回路１２０のグラウンドを基準とする各半導体装置１１〜１ｎのグラウンド端子１１ｂ〜１ｎｂの電位は、上位のものほどグラウンド配線３００の電圧降下が増加するので、上昇することとなる。

ここで、電源配線２００及びグラウンド配線３００の配線要素の抵抗値を略同一に設定しているので、ｎ個の半導体装置１１〜１ｎのそれぞれに接続される電源配線２００とグラウンド配線３００との各配線要素の電圧降下が略同一となる。したがって、半導体装置１１〜１ｎの参照電圧端子１１ｃ〜１ｎｃに印加される参照電圧Ｖｒｅｆは、半導体装置１１〜１ｎの端子間の供給電圧ＶＤ１〜ＶＤｎを１／２に分圧したものであるので、各参照電圧端子１１ｃ〜１ｎｃの電位が略同一となる。このとき、電源回路１２０のグラウンドを基準とする各参照電圧端子１１ｃ〜１ｎｃの電位は、図４の四角点で示すように、電源電圧ＶＤＤＱの１／２の電圧の値と略同一となる。これによって、各半導体装置１１〜１ｎは安定した動作を実現することが可能となる。

次に、電源配線２００の抵抗値とグラウンド配線３００の抵抗値との差を小さくする手段について具体的に説明する。プリント配線基板１１０に形成されている電源配線２００の配線要素は、図２に示すように、プリント配線２０１及びＶＩＡ２０２であり、グラウンド配線３００の配線要素は、プリント配線３０１及びＶＩＡ３０２である。そして、それぞれのプリント配線２０１，３０１は、互いに同形状に形成されており、それぞれのＶＩＡ２０２，３０２は、互いに同数形成されている。なお、ＶＩＡ２０２とＶＩＡ３０２とは、略同一形状であるため、個数を合わせることで、抵抗値の差を小さくできる。また、プリント配線２０１とプリント配線３０１とは、断面積、配線幅及び長さを同一とするなど断面積、配線幅及び長さを制御することで、容易に抵抗値の差を小さくできる。これにより、図３に示す電源配線側の抵抗値Ｒ１００１とグラウンド配線側の抵抗値Ｒ１００２とは互いに略同一の抵抗値となる。

また、インターポーザ３１に形成されている電源配線２００の配線要素は、図２に示すように、半田ボール５１ａ及びＶＩＡ２０３、並びにプリント配線２０６である。グラウンド配線３００の配線要素は、半田ボール５１ｂ及びＶＩＡ３０３、並びにプリント配線３０６である。そして、それぞれの半田ボール５１ａ，５１ｂは、互いに同数形成されており、それぞれのＶＩＡ２０３は、互いに同数形成されている。なお、ＶＩＡ２０３とＶＩＡ３０３とは、略同一形状であるため、それらの個数を合わせることで、抵抗値の差を小さくできる。また、半田ボール５１ａと半田ボール５１ｂとは、略同一形状であるため、これについても個数を合わせることで、抵抗値の差を小さくできる。これにより、図３に示す電源配線側の抵抗値Ｒ１１とグラウンド配線側の抵抗値Ｒ４１とは互いに略同一の抵抗値となる。同様に、それぞれのプリント配線２０６，３０６は、互いに同形状に形成されている。プリント配線２０６とプリント配線３０６とは、断面積、配線幅及び長さを同一とするなど断面積、配線幅及び長さを制御することで、容易に抵抗値の差を小さくできる。これにより、電源配線側の抵抗値Ｒ２１とグラウンド配線側の抵抗値Ｒ３１とは互いに略同一の抵抗値となる。

以下、インターポーザ３２〜３ｎについてもインターポーザ３１と同様に、電源配線２００とグラウンド配線３００とを構成するそれぞれのＶＩＡ及び半田ボールが互いに同数形成されている。そして、ＶＩＡの個数、半田ボールの個数を合わせ、断面積、配線幅及び長さを同一とするなど断面積、配線幅及び長さを制御することで、容易に抵抗値の差を小さくできる。これにより、電源配線側の抵抗値Ｒ１２〜Ｒ１ｎとグラウンド配線側の抵抗値Ｒ４２〜Ｒ４ｎとは互いに略同一の抵抗値となる。

以上説明したように、電源回路１２０を基準とする各参照電圧Ｖｒｅｆの電位（参照電圧Ｖｒｅｆが印加される各参照電圧端子１１ｃ〜１ｎｃの電位）が略同一となる。したがって、各半導体装置１１〜１ｎは、略同一電位の参照電圧Ｖｒｅｆに基づいて動作するので、各半導体装置１１〜１ｎでハイ・レベル入力電圧（ＶＩＨ）及びロウ・レベル入力電圧（ＶＩＬ）等の電圧レベルが揃う。これにより、各半導体装置１１〜１ｎの動作タイミングのずれを低減することができるので、各半導体装置１１〜１ｎの動作が安定する。

そして、第１の半導体装置１１がプロセッサであり、他の半導体装置がメモリであるので、プロセッサにおけるメモリのデータ入出力等、メモリの制御動作が安定する。また、メモリがＤＤＲであるので、ＣＫとコマンド間等のタイミングに対して重要な電圧である参照電圧Ｖｒｅｆが略同一となることから、タイミングに対するマージンの減少が抑えられ、安定した動作を実現することが可能となる。

また、各半導体装置に別途金属板を設けるような複雑な構造とはならず、インターポーザ及びプリント配線基板に形成された配線要素により電源配線２００とグラウンド配線３００とを略同一抵抗値としたので、コストアップ及び装置の大型化が抑制される。そして、電源配線２００の配線要素と、グラウンド配線３００の配線要素との略同一とするだけで電気抵抗値を略同一とすることができ、電気抵抗値を測定して別途電気抵抗体を挿入する等の調整作業を省略することができ、製造も容易である。

［第２実施形態］
上記第１実施形態では、半導体装置の電源端子の電位が上位の半導体装置のものほど低くなり、グラウンド端子の電位が上位の半導体装置のものほど高くなる場合について説明したが、本第２実施形態では、各電位を略同一とした場合について説明する。以下に本発明の第２実施形態の積層型半導体装置について図面を参照して説明する。なお、上記第１実施形態と同一の構成については、同一符号を付して説明を省略するとともに、上記第１実施形態の図３を参照しながら説明する。図５は、本発明の第２実施形態に係る積層型半導体装置の各半導体装置の電源端子、グラウンド端子及び参照電圧端子の電位を示す図である。本第２実施形態においても、積層型半導体装置は、ｎ個の半導体装置１１〜１ｎを備えている。そして、第１の半導体装置１１の電源端子１１ａの電位と、第Ｎの半導体装置１Ｎ（Ｎ＝２，…，ｎ）の電源端子１Ｎａの電位とが略同一となるように、電源配線２００の配線要素の抵抗値が設定されている。つまり、下式を満足するようにする。

さらに、第１の半導体装置１１のグラウンド端子１１ｂの電位と、第Ｎの半導体装置１Ｎ（Ｎ＝２，…，ｎ）のグラウンド端子１Ｎｂの電位とが略同一となるように、グラウンド配線３００の配線要素の抵抗値が設定されている。つまり、下式を満足するようにする。

このように、電源配線２００の各配線要素の抵抗値は、各半導体装置の電源端子１１ａ〜１ｎａが互いに略同一の電位となるように設定されている。また、グラウンド配線３００の各配線要素の抵抗値は、各半導体装置のグラウンド端子１１ｂ〜１ｎｂが互いに略同一の電位となるように設定されている。

具体的には、最上位の半導体装置１ｎまでの抵抗値は、最小限に設定されており、これよりも下位の半導体装置１１〜１ｎ−１が実装されるインターポーザの各プリント配線２０６，２０７，３０６，３０７において、断面積、配線幅及び長さを制御している。すなわち、各インターポーザのプリント配線における抵抗値Ｒ２１〜Ｒ２ｎ，Ｒ３１〜Ｒ３ｎを設定する。例えば、プリント配線２０６の抵抗値Ｒ２１が抵抗値（Ｒ１２＋…＋Ｒ１ｎ＋Ｒ２ｎ）となるようにプリント配線２０６の断面積、配線幅及び長さを設定すればよい。また、プリント配線３０６の抵抗値Ｒ３１が抵抗値（Ｒ４２＋…＋Ｒ４ｎ＋Ｒ３ｎ）となるようにプリント配線２０６の断面積、配線幅及び長さを設定すればよい。このように抵抗値を設定することで、容易に各電源端子１１ａ〜１ｎａの電位を略同一に設定することができ、各グラウンド端子１１ｂ〜１ｎｂの電位を略同一に設定することができる。したがって、プリント配線基板１１０や半導体装置のインターポーザ３１〜３ｎで発生する配線の抵抗値による電圧降下は、電源配線２００とグラウンド配線３００とで、略同一とすることができる。

そのため、各半導体装置１１〜１ｎに供給される供給電圧ＶＤ１〜ＶＤｎは略同一となり、しかも、供給電圧ＶＤ１〜ＶＤｎの分圧により生じる参照電圧Ｖｒｅｆも略同一とすることができる。そして、各半導体装置１１〜１ｎは、略同一電位の参照電圧Ｖｒｅｆに基づいて動作するので、各半導体装置１１〜１ｎでハイ・レベル入力電圧（ＶＩＨ）及びロウ・レベル入力電圧（ＶＩＬ）等の電圧レベルが揃う。これにより、各半導体装置１１〜１ｎの動作タイミングのずれを低減することができるので、各半導体装置１１〜１ｎの動作が安定する。そして、第１の半導体装置１１がプロセッサであり、他の半導体装置がメモリであるので、プロセッサにおけるメモリのデータ入出力等、メモリの制御動作が安定する。また、メモリがＤＤＲであるので、ＣＫとコマンド間等のタイミングに対して重要な電圧である参照電圧Ｖｒｅｆが略同一となることから、タイミングに対するマージンの減少が抑えられ、安定した動作を実現することが可能となる。

なお、上記第２実施形態では、各半導体装置が参照電圧端子１１ｃ〜１ｎｃを有し、参照電圧端子に分圧回路６０で供給電圧を１／２に分圧した電圧を参照電圧として印加する場合について説明したが、これに限定するものではない。

つまり、第２〜第ｎの半導体装置をメモリとした場合に、参照電圧に基づいてＶＩＨ／ＶＩＬによる動作タイミングを規定するものであるが、参照電圧端子を有しておらず、参照電圧を供給電圧ＶＤ２〜ＶＤｎとしてＶＩＨ／ＶＩＬを規定するものがある。具体例を挙げて説明すると、各半導体装置のＶＩＨは、０．８×ＶＤ１〜０．８×ＶＤｎで表され、ＶＩＬは０．２×ＶＤ１〜０．２×ＶＤｎで表される。このようなメモリは、例えばＳＤＲＡＭやＭｏｂｉｌｅ型のＤＤＲ−ＳＤＲＡＭ等である。

そして、各半導体装置の電源端子が略同一の電位に揃えられ、しかも各半導体装置のグラウンド端子が略同一の電位に揃えられて各供給電圧が略同一となるので、各半導体装置でＶＩＨ及びＶＩＬ等の電圧レベルが略同一に揃う。したがって、各半導体装置の動作タイミングのずれが低減され、各半導体装置の動作が安定する。

また、このように参照電圧端子を有しない半導体装置と、上記第２実施形態と同様の参照電圧端子を有する半導体装置と、が混在する場合や、参照電圧端子に参照電圧として供給電圧が１／２以外の場合であってもよい。このような場合であっても、上記第２実施形態のように各抵抗値を設定すれば、各電源端子及び各グラウンド端子の電位が略同一に揃えられ、各半導体装置の動作が安定する。つまり、各半導体装置で参照電圧の電位を異ならせなければならない場合でも、供給電圧に基づいて参照電圧を設定するものであれば本発明は適用可能であり、この構成であっても、各半導体装置の動作タイミングのずれが低減され、各半導体装置の動作が安定する。

また上記第１，第２実施形態では、メモリがＤＤＲの場合について説明したが、メモリがより高速なＤＤＲ２−ＳＤＲＡＭであってもよく、この場合、ＤＤＲと同様、参照電圧Ｖｒｅｆをタイミングに対する基準としている。そのため、ＤＤＲ２−ＳＤＲＡＭを適用しても上記第１，第２実施形態と同じ効果を奏する。また、ＤＤＲ２−ＳＤＲＡＭの場合、電源電圧が低くしてＤＤＲより高速の動作を実現させている。このように、高速の動作を実現している半導体装置においては、より効果が大きいものである。

更に、ＤＤＲはＴＳＯＰ型のパッケージが一般的であるが、ＤＤＲ２の場合、ＢＧＡ型パッケージとなる。そのため、ＳｉＰ形態とする場合の小型化に対して有利となる。このように、種々の実施形態を持てる本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で変更することができるのは明らかである。

１１〜１ｎ 半導体装置
１１ａ〜１ｎａ 電源端子
１１ｂ〜１ｎｂ グラウンド端子
１１ｃ〜１ｎｃ 参照電圧端子
１００ 積層型半導体装置
１１０ プリント配線基板
１２０ 電源回路
２００ 電源配線
３００ グラウンド配線

Claims (8)

1. 電源端子及びグラウンド端子を有し、動作タイミングを規定するための参照電圧を参照して動作する半導体装置を複数備え、前記複数の半導体装置をプリント配線基板に３次元に積み重ねてなる積層型半導体装置において、
   前記プリント配線基板に搭載され、前記複数の半導体装置に電力を供給するための電源回路と、
   前記各半導体装置の電源端子と前記電源回路とを結ぶ電源配線と、
   前記各半導体装置のグラウンド端子と前記電源回路とを結ぶグラウンド配線と、を備え、
   前記各半導体装置に参照される参照電圧は、前記各半導体装置の電源端子とグラウンド端子との端子間に供給される供給電圧に基づいて設定され、
   前記電源配線の抵抗値と前記グラウンド配線の抵抗値とは互いに略同一に設定されている、
   ことを特徴とする積層型半導体装置。
2. 前記電源配線の抵抗値及び前記グラウンド配線の抵抗値は、前記各参照電圧が前記各半導体装置に規定されている許容電圧範囲に収まるように設定されている、
   ことを特徴とする請求項１に記載の積層型半導体装置。
3. 前記各半導体装置を搭載するインターポーザを前記各半導体装置に対応して複数備え、
   前記各半導体装置は、前記インターポーザを介して前記プリント配線基板に３次元実装され、
   前記電源配線及び前記グラウンド配線は、前記複数のインターポーザ及び前記プリント配線基板に形成された互いに略同一の抵抗値の配線要素からなる、
   ことを特徴とする請求項１又は２に記載の積層型半導体装置。
4. 前記インターポーザには、前記電源配線と前記グラウンド配線とを構成するそれぞれのプリント配線が互いに同形状に形成されるとともに、前記電源配線と前記グラウンド配線とを構成するそれぞれのＶＩＡ及び半田ボールが互いに同数形成され、
   前記プリント配線基板には、前記電源配線と前記グラウンド配線とを構成するそれぞれのプリント配線が互いに同形状に形成されるとともに、前記電源配線と前記グラウンド配線とを構成するそれぞれのＶＩＡが互いに同数形成されている、
   ことを特徴とする請求項３に記載の積層型半導体装置。
5. 前記電源配線の抵抗値は、前記各半導体装置の電源端子が互いに略同一の電位となるように設定され、前記グラウンド配線の抵抗値は、前記各半導体装置のグラウンド端子が互いに略同一の電位となるように設定されている、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の積層型半導体装置。
6. 前記複数の半導体装置のうち、少なくとも一つがメモリであり、少なくとも一つが前記メモリを制御するプロセッサである、
   ことを特徴とする請求項１乃至５のいずれか1項に記載の積層型半導体装置。
7. 前記メモリが、ＤＤＲ−ＳＤＲＡＭである、
   ことを特徴とする請求項６に記載の積層型半導体装置。
8. 前記メモリが、ＤＤＲ２−ＳＤＲＡＭである、
   ことを特徴とする請求項６に記載の積層型半導体装置。

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