JP2000134079A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000134079A JP2000134079A JP10303655A JP30365598A JP2000134079A JP 2000134079 A JP2000134079 A JP 2000134079A JP 10303655 A JP10303655 A JP 10303655A JP 30365598 A JP30365598 A JP 30365598A JP 2000134079 A JP2000134079 A JP 2000134079A
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Abstract
(57)【要約】
【課題】 半導体集積回路において電源端子から離れた
位置にある回路に対しても電圧降下の少ない電源電圧を
供給することができる電源供給技術を提供する。 【解決手段】 電源配線（２１，２２）の途中に適当な
間隔をおいて複数の定電圧電源回路（ＳＡｄ，ＳＡｓ）
を接続して、これらの定電圧電源回路から半導体チップ
内部の各回路（ＬＧ）に対して間接的に電源の供給を行
なうようにした。
位置にある回路に対しても電圧降下の少ない電源電圧を
供給することができる電源供給技術を提供する。 【解決手段】 電源配線（２１，２２）の途中に適当な
間隔をおいて複数の定電圧電源回路（ＳＡｄ，ＳＡｓ）
を接続して、これらの定電圧電源回路から半導体チップ
内部の各回路（ＬＧ）に対して間接的に電源の供給を行
なうようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには半導体チップ上の各回路への電源電圧の供給
方式に適用して有効な技術に関し、例えばＭＯＳ集積回
路に利用して有効な技術に関する。
術さらには半導体チップ上の各回路への電源電圧の供給
方式に適用して有効な技術に関し、例えばＭＯＳ集積回
路に利用して有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路においては、半導体チッ
プ上の各回路への電源電圧を供給するため電源配線が設
けられるが、この電源配線の有するインピーダンスによ
って電源端子から遠く離れるに従い電圧が僅かに低下す
ることが知られている。従来、半導体集積回路において
はこのような電源効果を防止するため、電源配線を太く
したり、多層化したり、１つの半導体チップに複数の電
源端子を設けて電源端子から最も遠い回路までの距離を
短くするなどの対策が行なわれていた。
プ上の各回路への電源電圧を供給するため電源配線が設
けられるが、この電源配線の有するインピーダンスによ
って電源端子から遠く離れるに従い電圧が僅かに低下す
ることが知られている。従来、半導体集積回路において
はこのような電源効果を防止するため、電源配線を太く
したり、多層化したり、１つの半導体チップに複数の電
源端子を設けて電源端子から最も遠い回路までの距離を
短くするなどの対策が行なわれていた。
【０００３】
【発明が解決しようとする課題】しかしながら、近年、
半導体集積回路は電源電圧の低電圧化が進められてお
り、２．５Ｖや１．５Ｖのような低い電源電圧で動作す
る半導体集積回路も開発されている。そのため、電源配
線における電圧降下量が例えば０．２Ｖであった場合、
従来の５Ｖの電源電圧の半導体集積回路では４％程度の
変動にすぎないが、上記のような低電源電圧の半導体集
積回路においては、電圧降下により変動の割合は電源電
圧レベルの約１割近くにも達することとなる。このよう
に、電源電圧の低電圧化に伴って電源配線における許容
電圧降下量はますます厳しくなってきている。
半導体集積回路は電源電圧の低電圧化が進められてお
り、２．５Ｖや１．５Ｖのような低い電源電圧で動作す
る半導体集積回路も開発されている。そのため、電源配
線における電圧降下量が例えば０．２Ｖであった場合、
従来の５Ｖの電源電圧の半導体集積回路では４％程度の
変動にすぎないが、上記のような低電源電圧の半導体集
積回路においては、電圧降下により変動の割合は電源電
圧レベルの約１割近くにも達することとなる。このよう
に、電源電圧の低電圧化に伴って電源配線における許容
電圧降下量はますます厳しくなってきている。
【０００４】しかも、論理ＬＳＩ（大規模集積回路）で
は、電源端子に近いため電圧降下の比較的少ない半導体
チップ周縁の回路の遅延時間と、電源端子から遠いため
電圧降下の比較的大きな半導体チップ中央の回路の遅延
時間とが大きく異なってしまう。そして、ＬＳＩ全体の
動作速度は遅延時間の大きい回路に規制されるため、電
源降下量が大きなＬＳＩではその動作周波数を高くする
ことが困難になるという問題点がある。
は、電源端子に近いため電圧降下の比較的少ない半導体
チップ周縁の回路の遅延時間と、電源端子から遠いため
電圧降下の比較的大きな半導体チップ中央の回路の遅延
時間とが大きく異なってしまう。そして、ＬＳＩ全体の
動作速度は遅延時間の大きい回路に規制されるため、電
源降下量が大きなＬＳＩではその動作周波数を高くする
ことが困難になるという問題点がある。
【０００５】しかるに、上記多層化による電源配線の低
インピーダンス化にしても、例えば５層配線で４層目と
５層目をすべて電源配線に使用したとしても半導体チッ
プ中央の回路の電源降下を充分に抑えることができない
ほどであり、配線の低インピーダンス化による電源降下
抑制技術は限界に近づいている。
インピーダンス化にしても、例えば５層配線で４層目と
５層目をすべて電源配線に使用したとしても半導体チッ
プ中央の回路の電源降下を充分に抑えることができない
ほどであり、配線の低インピーダンス化による電源降下
抑制技術は限界に近づいている。
【０００６】この発明の目的は、半導体集積回路におい
て電源端子から離れた位置にある回路に対しても電圧降
下の少ない電源電圧を供給することができる電源供給技
術を提供することにある。
て電源端子から離れた位置にある回路に対しても電圧降
下の少ない電源電圧を供給することができる電源供給技
術を提供することにある。
【０００７】この発明の他の目的は、高周波動作が可能
な論理ＬＳＩを提供することにある。
な論理ＬＳＩを提供することにある。
【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１０】すなわち、電源配線の途中に適当な間隔を
おいて複数の定電圧電源回路を接続して、これらの定電
圧電源回路から半導体チップ内部の各回路に対して間接
的に電源の供給を行なうようにしたものである。
おいて複数の定電圧電源回路を接続して、これらの定電
圧電源回路から半導体チップ内部の各回路に対して間接
的に電源の供給を行なうようにしたものである。
【００１１】上記した手段によれば、各回路に対して電
圧降下のある電源配線からではなく定電圧電源回路から
間接的に電源の供給を行なうため、半導体チップ上のす
べての回路に対して電源降下の影響のない均一な電源電
圧を与えることができ、これによって、電源端子に近い
回路の遅延時間も電源端子から遠い回路の遅延時間もほ
ぼ同一にすることができるため、半導体集積回路全体の
動作周波数を高めることができるようになる。
圧降下のある電源配線からではなく定電圧電源回路から
間接的に電源の供給を行なうため、半導体チップ上のす
べての回路に対して電源降下の影響のない均一な電源電
圧を与えることができ、これによって、電源端子に近い
回路の遅延時間も電源端子から遠い回路の遅延時間もほ
ぼ同一にすることができるため、半導体集積回路全体の
動作周波数を高めることができるようになる。
【００１２】また、定電圧電源回路はＭＯＳＦＥＴから
なる差動増幅回路で構成し、その出力電圧を規定する参
照側電圧を電源端子より与えられる電源電圧よりも低い
電位とし、内部の回路にはこの低い電位に合うように生
成された電源電圧を供給するように構成する。これによ
って、各定電圧電源回路に与える参照電圧を供給する配
線は電流が流れないためレベル落ちすることがなく、半
導体チップ全域の回路に対してほぼ均一な電源電圧を供
給することができる。
なる差動増幅回路で構成し、その出力電圧を規定する参
照側電圧を電源端子より与えられる電源電圧よりも低い
電位とし、内部の回路にはこの低い電位に合うように生
成された電源電圧を供給するように構成する。これによ
って、各定電圧電源回路に与える参照電圧を供給する配
線は電流が流れないためレベル落ちすることがなく、半
導体チップ全域の回路に対してほぼ均一な電源電圧を供
給することができる。
【００１３】なお、上記の場合、電源配線の途中に接続
する定電圧電源回路は、電源端子から遠いほどその配設
間隔を小さくするのが望ましい。すなわち、電源端子か
ら離れるほど定電圧電源回路の密度が高くなるように配
置する。これにより、電源端子から遠い定電圧電源回路
ほど電源端子に近い定電圧電源回路よりも負担が小さく
なるため、電源配線の電圧が半導体チップ中心に向かっ
て電圧降下しても、半導体チップ全域の回路に対してほ
ぼ均一な電源電圧を供給することができる。
する定電圧電源回路は、電源端子から遠いほどその配設
間隔を小さくするのが望ましい。すなわち、電源端子か
ら離れるほど定電圧電源回路の密度が高くなるように配
置する。これにより、電源端子から遠い定電圧電源回路
ほど電源端子に近い定電圧電源回路よりも負担が小さく
なるため、電源配線の電圧が半導体チップ中心に向かっ
て電圧降下しても、半導体チップ全域の回路に対してほ
ぼ均一な電源電圧を供給することができる。
【００１４】さらに、電源端子は半導体チップの各辺に
少なくとも１つ設け、上記電源配線には複数の電源端子
から電源電圧を供給するようにする。これにより、半導
体チップ上のどの回路についても電源端子からの距離を
比較的短くすることができ、電源配線の電圧降下量を小
さくすることができる。
少なくとも１つ設け、上記電源配線には複数の電源端子
から電源電圧を供給するようにする。これにより、半導
体チップ上のどの回路についても電源端子からの距離を
比較的短くすることができ、電源配線の電圧降下量を小
さくすることができる。
【００１５】また、電源配線は網状とし、この電源配線
網に対して複数の電源端子より電源電圧を供給するとと
もに、電源配線網に接続された定電圧電源回路を介して
各回路に電源電圧を与えるようにする。これにより、各
定電圧電源回路に対して供給される電源電圧をより均一
にすることができる。
網に対して複数の電源端子より電源電圧を供給するとと
もに、電源配線網に接続された定電圧電源回路を介して
各回路に電源電圧を与えるようにする。これにより、各
定電圧電源回路に対して供給される電源電圧をより均一
にすることができる。
【００１６】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１７】図１は、本発明に係る電源供給方式を適用
した半導体集積回路の概略構成を示したものである。図
１において、１１は１．８Ｖのような高電位側の電源電
圧ＶDDを外部から与えるための電源端子、１２は−０．
３Ｖのような低電位側の電源電圧ＶSSを外部から与える
ための電源端子、１３は上記電源電圧ＶDDの電位よりも
若干低い１．５Ｖのような電位に設定された第１の参照
電圧Ｖrefdを印加する基準電圧端子、１４は上記電源電
圧ＶSSの電位よりも若干高い０Ｖのような電位に設定さ
れた第２の参照電圧Ｖrefsを印加する基準電圧端子であ
る。
した半導体集積回路の概略構成を示したものである。図
１において、１１は１．８Ｖのような高電位側の電源電
圧ＶDDを外部から与えるための電源端子、１２は−０．
３Ｖのような低電位側の電源電圧ＶSSを外部から与える
ための電源端子、１３は上記電源電圧ＶDDの電位よりも
若干低い１．５Ｖのような電位に設定された第１の参照
電圧Ｖrefdを印加する基準電圧端子、１４は上記電源電
圧ＶSSの電位よりも若干高い０Ｖのような電位に設定さ
れた第２の参照電圧Ｖrefsを印加する基準電圧端子であ
る。
【００１８】また、２１は上記電源端子１１からの電源
電圧ＶDDを半導体チップ内部に供給する電源配線、２２
は上記電源端子１２からの電源電圧ＶSSを半導体チップ
内部に供給する電源配線、ｒは電源配線２１，２２の寄
生抵抗、２３は上記基準電圧端子１３に印加された参照
電圧Ｖrefdを半導体チップ内部に供給する電圧供給線、
２４は上記基準電圧端子１４に印加された参照電圧Ｖre
fsを半導体チップ内部に供給する電圧供給線である。
電圧ＶDDを半導体チップ内部に供給する電源配線、２２
は上記電源端子１２からの電源電圧ＶSSを半導体チップ
内部に供給する電源配線、ｒは電源配線２１，２２の寄
生抵抗、２３は上記基準電圧端子１３に印加された参照
電圧Ｖrefdを半導体チップ内部に供給する電圧供給線、
２４は上記基準電圧端子１４に印加された参照電圧Ｖre
fsを半導体チップ内部に供給する電圧供給線である。
【００１９】この実施例では、上記電源配線２１，２２
に適当な間隔で定電圧電源回路ＳＡｄ，ＳＡｓがそれぞ
れ接続されている。そして、上記各定電圧電源回路ＳＡ
ｄ，ＳＡｓに対して上記電圧供給線２３，２４を介して
参照電圧Ｖrefd，Ｖrefsが供給され、各定電圧電源回路
ＳＡｄ，ＳＡｓはそれぞれ電源電圧ＶDDおよびＶSSを電
源電圧として動作して、参照電圧Ｖrefd，Ｖrefsに等し
い電圧ＶDD’およびＶSS’を出力する。これらの定電圧
電源回路ＳＡｄ，ＳＡｓより出力された電源電圧ＶDD’
およびＶSS’が、本来の半導体集積回路を構成する論理
ゲートのような各回路ＬＧに供給されるように構成され
ている。
に適当な間隔で定電圧電源回路ＳＡｄ，ＳＡｓがそれぞ
れ接続されている。そして、上記各定電圧電源回路ＳＡ
ｄ，ＳＡｓに対して上記電圧供給線２３，２４を介して
参照電圧Ｖrefd，Ｖrefsが供給され、各定電圧電源回路
ＳＡｄ，ＳＡｓはそれぞれ電源電圧ＶDDおよびＶSSを電
源電圧として動作して、参照電圧Ｖrefd，Ｖrefsに等し
い電圧ＶDD’およびＶSS’を出力する。これらの定電圧
電源回路ＳＡｄ，ＳＡｓより出力された電源電圧ＶDD’
およびＶSS’が、本来の半導体集積回路を構成する論理
ゲートのような各回路ＬＧに供給されるように構成され
ている。
【００２０】図２には、上記電源供給方式を適用した半
導体集積回路における外部供給電源電圧ＶDDおよびＶSS
と定電圧電源回路ＳＡｄ，ＳＡｓで生成された電圧ＶD
D’およびＶSS’との関係が示されている。同図に示す
ように、外部供給電源電圧ＶDDおよびＶSSは半導体チッ
プの中心部に向かうほど電圧降下で減少および増加する
が、定電圧電源回路ＳＡｄ，ＳＡｓで生成された電圧Ｖ
DD’およびＶSS’は半導体チップの周縁部から中心部に
渡ってほぼ一定となる。これによって、半導体チップ上
のすべての論理ゲート回路ＬＧに対して電源降下の影響
のない均一な電源電圧を与えることができる。
導体集積回路における外部供給電源電圧ＶDDおよびＶSS
と定電圧電源回路ＳＡｄ，ＳＡｓで生成された電圧ＶD
D’およびＶSS’との関係が示されている。同図に示す
ように、外部供給電源電圧ＶDDおよびＶSSは半導体チッ
プの中心部に向かうほど電圧降下で減少および増加する
が、定電圧電源回路ＳＡｄ，ＳＡｓで生成された電圧Ｖ
DD’およびＶSS’は半導体チップの周縁部から中心部に
渡ってほぼ一定となる。これによって、半導体チップ上
のすべての論理ゲート回路ＬＧに対して電源降下の影響
のない均一な電源電圧を与えることができる。
【００２１】なお、上記実施例では、各定電圧電源回路
に対して与える参照電圧Ｖrefd，Ｖrefsを半導体チップ
の外部から与えるように構成したが、半導体チップ内部
に基準電圧発生回路などを設けて内部で形成するように
しても良い。これによって、ユーザーは電源電圧ＶDDお
よびＶSSのみ形成すれば良いので、ユーザーの負担が軽
減される。
に対して与える参照電圧Ｖrefd，Ｖrefsを半導体チップ
の外部から与えるように構成したが、半導体チップ内部
に基準電圧発生回路などを設けて内部で形成するように
しても良い。これによって、ユーザーは電源電圧ＶDDお
よびＶSSのみ形成すれば良いので、ユーザーの負担が軽
減される。
【００２２】図３および図４には、上記定電圧電源回路
ＳＡｄおよびＳＡｓの具体的な回路の一例が示されてい
る。
ＳＡｄおよびＳＡｓの具体的な回路の一例が示されてい
る。
【００２３】図３に示すように、定電圧電源回路ＳＡｄ
は、ＭＯＳＦＥＴ Ｑ１〜Ｑ５からなる差動増幅段と、
直列形態のＭＯＳＦＥＴ Ｑ６，Ｑ７からなる出力段と
から構成されている。ソース共通接続されたＭＯＳＦＥ
Ｔ Ｑ２のゲートには電圧供給線２３を介して供給され
る参照電圧Ｖrefdが印加されている。ＭＯＳＦＥＴＱ３
とＱ４はカレントミラー接続されてアクティブ負荷とし
て機能する。
は、ＭＯＳＦＥＴ Ｑ１〜Ｑ５からなる差動増幅段と、
直列形態のＭＯＳＦＥＴ Ｑ６，Ｑ７からなる出力段と
から構成されている。ソース共通接続されたＭＯＳＦＥ
Ｔ Ｑ２のゲートには電圧供給線２３を介して供給され
る参照電圧Ｖrefdが印加されている。ＭＯＳＦＥＴＱ３
とＱ４はカレントミラー接続されてアクティブ負荷とし
て機能する。
【００２４】上記ＭＯＳＦＥＴ Ｑ５，Ｑ７のゲート端
子には電源電圧ＶDDが印加され、定電流源として動作す
る。ＭＯＳＦＥＴ Ｑ２のドレインに出力段のＭＯＳＦ
ＥＴＱ６のゲート端子が接続され、Ｑ６とＱ７の接続ノ
ード（出力ノード）の電位が差動増幅段の他方の差動Ｍ
ＯＳＦＥＴ Ｑ１のゲート端子にフィードバックされて
いる。これによって、この実施例の定電圧電源回路ＳＡ
ｄは、出力段の出力ノードの電圧を参照電圧Ｖrefdと一
致させるように動作して、参照電圧Ｖrefdと等しい電位
の電源電圧ＶDD’を出力する。
子には電源電圧ＶDDが印加され、定電流源として動作す
る。ＭＯＳＦＥＴ Ｑ２のドレインに出力段のＭＯＳＦ
ＥＴＱ６のゲート端子が接続され、Ｑ６とＱ７の接続ノ
ード（出力ノード）の電位が差動増幅段の他方の差動Ｍ
ＯＳＦＥＴ Ｑ１のゲート端子にフィードバックされて
いる。これによって、この実施例の定電圧電源回路ＳＡ
ｄは、出力段の出力ノードの電圧を参照電圧Ｖrefdと一
致させるように動作して、参照電圧Ｖrefdと等しい電位
の電源電圧ＶDD’を出力する。
【００２５】定電圧電源回路ＳＡｓは、図４に示すよう
に、ＭＯＳＦＥＴ Ｑ１’〜Ｑ５’からなる差動増幅段
と、直列形態のＭＯＳＦＥＴ Ｑ６’，Ｑ７’からなる
出力段とから構成されており、図３の回路とはｐ−ＭＯ
Ｓとｎ−ＭＯＳの関係が逆になっているだけで回路構成
はほぼ同じである。ソース共通接続されたＭＯＳＦＥＴ
Ｑ２’のゲートには電圧供給線２４を介して供給され
る参照電圧Ｖrefsが印加され、出力段のＭＯＳＦＥＴ
Ｑ６’とＱ７’の接続ノード（出力ノード）の電位が差
動増幅段の他方の差動ＭＯＳＦＥＴ Ｑ１’のゲートに
フィードバックされている。これによって、この実施例
の定電圧電源回路ＳＡｓは、出力段の出力ノードの電圧
を参照電圧Ｖrefsと一致させるように動作して、参照電
圧Ｖrefsと等しい電位の電源電圧ＶSS’を出力する。
に、ＭＯＳＦＥＴ Ｑ１’〜Ｑ５’からなる差動増幅段
と、直列形態のＭＯＳＦＥＴ Ｑ６’，Ｑ７’からなる
出力段とから構成されており、図３の回路とはｐ−ＭＯ
Ｓとｎ−ＭＯＳの関係が逆になっているだけで回路構成
はほぼ同じである。ソース共通接続されたＭＯＳＦＥＴ
Ｑ２’のゲートには電圧供給線２４を介して供給され
る参照電圧Ｖrefsが印加され、出力段のＭＯＳＦＥＴ
Ｑ６’とＱ７’の接続ノード（出力ノード）の電位が差
動増幅段の他方の差動ＭＯＳＦＥＴ Ｑ１’のゲートに
フィードバックされている。これによって、この実施例
の定電圧電源回路ＳＡｓは、出力段の出力ノードの電圧
を参照電圧Ｖrefsと一致させるように動作して、参照電
圧Ｖrefsと等しい電位の電源電圧ＶSS’を出力する。
【００２６】図５には、上記電源配線２１（もしくは２
２）の途中に接続される定電圧電源回路ＳＡｄ（ＳＡ
ｓ）のレイアウトの一例が示されている。同図に示すよ
うに、定電圧電源回路ＳＡｄ（ＳＡｓ）は半導体チップ
１０の中心部すなわち電源端子から遠いほどその配設間
隔を小さくなるように配置されている。すなわち、電源
端子１１（１２）から離れるほど定電圧電源回路ＳＡｄ
（ＳＡｓ）の密度が高くなるように配置されている。
２）の途中に接続される定電圧電源回路ＳＡｄ（ＳＡ
ｓ）のレイアウトの一例が示されている。同図に示すよ
うに、定電圧電源回路ＳＡｄ（ＳＡｓ）は半導体チップ
１０の中心部すなわち電源端子から遠いほどその配設間
隔を小さくなるように配置されている。すなわち、電源
端子１１（１２）から離れるほど定電圧電源回路ＳＡｄ
（ＳＡｓ）の密度が高くなるように配置されている。
【００２７】これにより、電源端子から遠い定電圧電源
回路ほど電源端子に近い定電圧電源回路よりも負担が小
さくなるため、図２に示すように電源電圧ＶDDおよびＶ
SSが半導体チップ中心に向かって電圧降下しても、半導
体チップ全域の論理ゲート回路に対してほぼ均一な電源
電圧を供給することができる。
回路ほど電源端子に近い定電圧電源回路よりも負担が小
さくなるため、図２に示すように電源電圧ＶDDおよびＶ
SSが半導体チップ中心に向かって電圧降下しても、半導
体チップ全域の論理ゲート回路に対してほぼ均一な電源
電圧を供給することができる。
【００２８】図６には、本発明をゲートアレイに適用し
た場合における電源配線２１および２２のレイアウトの
一例が示されている。特に制限されないが、この実施例
では、上記電源配線２１，２２は例えば５層目および４
層目の配線層によって、それぞれ図６に示すように網状
に形成されている。そして、各定電圧電源回路ＳＡｄ，
ＳＡｓはこの網状の電源配線２１，２２を介して電源電
圧ＶDDおよびＶSSの供給を受けるように構成されてい
る。
た場合における電源配線２１および２２のレイアウトの
一例が示されている。特に制限されないが、この実施例
では、上記電源配線２１，２２は例えば５層目および４
層目の配線層によって、それぞれ図６に示すように網状
に形成されている。そして、各定電圧電源回路ＳＡｄ，
ＳＡｓはこの網状の電源配線２１，２２を介して電源電
圧ＶDDおよびＶSSの供給を受けるように構成されてい
る。
【００２９】また、電源端子１１および１２は半導体チ
ップ１０の各辺の中央にそれぞれ１つずつ設けられ、上
記網状の電源配線２１および２２は４個の電源端子１１
および１２から電源電圧ＶDDおよびＶSSの供給を受ける
ように構成されている。これによって、半導体チップ上
のどの論理ゲート回路と電源端子までとの距離を比較し
てもその差が比較的小さくなる。
ップ１０の各辺の中央にそれぞれ１つずつ設けられ、上
記網状の電源配線２１および２２は４個の電源端子１１
および１２から電源電圧ＶDDおよびＶSSの供給を受ける
ように構成されている。これによって、半導体チップ上
のどの論理ゲート回路と電源端子までとの距離を比較し
てもその差が比較的小さくなる。
【００３０】図６において、ＣＬは半導体チップ上にマ
トリックス状に配置され、配線の設計によりインバータ
やＮＡＮＤゲート、ＮＯＲゲートなど任意の論理ゲート
回路を構成可能なＣＭＯＳ基本セルで、これらの基本セ
ル上に上記電源配線２１，２２が配設されている。そし
て、各基本セル内および基本セル間を接続する信号線は
１層目〜３層目の配線を使用して形成されるように設計
される。なお、特に制限されないが、上記各定電圧電源
回路ＳＡｄ，ＳＡｓも基本セルＣＬを用いて構成され
る。
トリックス状に配置され、配線の設計によりインバータ
やＮＡＮＤゲート、ＮＯＲゲートなど任意の論理ゲート
回路を構成可能なＣＭＯＳ基本セルで、これらの基本セ
ル上に上記電源配線２１，２２が配設されている。そし
て、各基本セル内および基本セル間を接続する信号線は
１層目〜３層目の配線を使用して形成されるように設計
される。なお、特に制限されないが、上記各定電圧電源
回路ＳＡｄ，ＳＡｓも基本セルＣＬを用いて構成され
る。
【００３１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、網状の電源配線より各定電圧電源回路に
電源電圧が供給されるように構成したが、網状の電源は
緯線に限定されず、例えばツリー状に形成された電源配
線により各定電圧電源回路に電源電圧を供給するように
構成してもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、網状の電源配線より各定電圧電源回路に
電源電圧が供給されるように構成したが、網状の電源は
緯線に限定されず、例えばツリー状に形成された電源配
線により各定電圧電源回路に電源電圧を供給するように
構成してもよい。
【００３２】また、各定電圧電源回路に電源電圧を供給
する電源配線のみならず、各定電圧電源回路ＳＡｄ，Ｓ
Ａｓから論理ゲート回路に電源電圧ＶDD’およびＶSS’
を供給する電源配線（図１の配線２５や２６）も網状に
構成、つまり各定電圧電源回路ＳＡｄ，ＳＡｓに対応し
てそれぞれ局所的な電源配線網を設けてその電源配線網
を介して電源電圧ＶDD’およびＶSS’を論理ゲート回路
ＬＧに供給するように構成してもよい。
する電源配線のみならず、各定電圧電源回路ＳＡｄ，Ｓ
Ａｓから論理ゲート回路に電源電圧ＶDD’およびＶSS’
を供給する電源配線（図１の配線２５や２６）も網状に
構成、つまり各定電圧電源回路ＳＡｄ，ＳＡｓに対応し
てそれぞれ局所的な電源配線網を設けてその電源配線網
を介して電源電圧ＶDD’およびＶSS’を論理ゲート回路
ＬＧに供給するように構成してもよい。
【００３３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイに適用した場合について説明したが、この発明は
それに限定されるものでなく、半導体集積回路一般に広
く利用することができる。
なされた発明をその背景となった利用分野であるゲート
アレイに適用した場合について説明したが、この発明は
それに限定されるものでなく、半導体集積回路一般に広
く利用することができる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３５】すなわち、本発明によれば、半導体集積回
路において電源端子から離れた位置にある回路に対して
も電圧降下の少ない電源電圧を供給することができるよ
うになり、その結果半導体チップ周縁部の回路の遅延時
間と半導体チップ中央部の回路の遅延時間に差がなくな
り、高周波動作が可能な論理ＬＳＩを実現することがで
きる。
路において電源端子から離れた位置にある回路に対して
も電圧降下の少ない電源電圧を供給することができるよ
うになり、その結果半導体チップ周縁部の回路の遅延時
間と半導体チップ中央部の回路の遅延時間に差がなくな
り、高周波動作が可能な論理ＬＳＩを実現することがで
きる。
【図１】本発明に係る電源供給方式を適用した論理集積
回路の概略構成を示す回路構成図。
回路の概略構成を示す回路構成図。
【図２】本発明に係る電源供給方式を適用した半導体集
積回路における外部供給電源電圧ＶDDおよびＶSSと定電
圧電源回路ＳＡｄ，ＳＡｓで生成された電圧ＶDD’およ
びＶSS’との関係を示す説明図。
積回路における外部供給電源電圧ＶDDおよびＶSSと定電
圧電源回路ＳＡｄ，ＳＡｓで生成された電圧ＶDD’およ
びＶSS’との関係を示す説明図。
【図３】定電圧電源回路ＳＡｄの具体例を示す回路図。
【図４】定電圧電源回路ＳＡｓの具体例を示す回路図。
【図５】定電圧電源回路ＳＡｄ（ＳＡｓ）のレイアウト
の一例を示す平面説明図。
の一例を示す平面説明図。
【図６】本発明をゲートアレイに適用した場合における
電源配線のレイアウトの一例を示す平面説明図。
電源配線のレイアウトの一例を示す平面説明図。
１０ 半導体チップ １１，１２ 電源端子 １３，１４ 基準電圧供給端子 ２１，２２ 電源配線 ２３，２４ 基準電圧供給線 ＳＡｄ，ＳＡｓ 定電圧電源回路 ＬＧ 論理ゲート回路 ＣＬ 基本セル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BB04 CA03 CA07 EZ20 5F064 DD13 DD14 DD36 EE16 EE42 EE52 5J056 AA00 BB40 CC03 DD13 DD28 FF06 HH03 KK02
Claims (5)
- 【請求項１】 外部電源端子から延設された電源配線の
途中に適当な間隔をおいて複数の定電圧電源回路が接続
され、これらの定電圧電源回路から半導体チップ内部の
各回路に対して間接的に電源の供給が行なわれるように
構成されてなることを特徴とする半導体集積回路。 - 【請求項２】 上記定電圧電源回路は、ＭＯＳＦＥＴか
らなる差動増幅段と出力段とから構成され、その出力電
圧を規定する参照側電圧が上記電源端子より与えられる
電源電圧よりも低い電位とされ、内部の回路にはこの低
い電位に合うように生成された電源電圧が供給されるよ
うに構成されてなることを特徴とする請求項１に記載の
半導体集積回路。 - 【請求項３】 上記電源配線の途中に接続された定電圧
電源回路は、電源端子から遠いほどその配設間隔を小さ
くされていることを特徴とする請求項１または２に記載
の半導体集積回路。 - 【請求項４】 上記電源端子は半導体チップの各辺に少
なくとも１つ設けられ、上記電源配線は複数の電源端子
から電源電圧が供給されるように構成されていることを
特徴とする請求項１、２または３に記載の半導体集積回
路。 - 【請求項５】 上記電源配線は網状に形成され、この電
源配線網に対して複数の電源端子が接続されていること
を特徴とする請求項４に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30365598A JP4050406B2 (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30365598A JP4050406B2 (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000134079A true JP2000134079A (ja) | 2000-05-12 |
| JP4050406B2 JP4050406B2 (ja) | 2008-02-20 |
Family
ID=17923636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30365598A Expired - Fee Related JP4050406B2 (ja) | 1998-10-26 | 1998-10-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4050406B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206118A (ja) * | 2009-03-06 | 2010-09-16 | Canon Inc | 積層型半導体装置 |
| JP2019129533A (ja) * | 2018-01-19 | 2019-08-01 | 株式会社ソシオネクスト | 半導体集積回路 |
-
1998
- 1998-10-26 JP JP30365598A patent/JP4050406B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206118A (ja) * | 2009-03-06 | 2010-09-16 | Canon Inc | 積層型半導体装置 |
| JP2019129533A (ja) * | 2018-01-19 | 2019-08-01 | 株式会社ソシオネクスト | 半導体集積回路 |
| JP7286966B2 (ja) | 2018-01-19 | 2023-06-06 | 株式会社ソシオネクスト | 半導体集積回路 |
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| Publication number | Publication date |
|---|---|
| JP4050406B2 (ja) | 2008-02-20 |
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