JP7286966B2 - 半導体集積回路 - Google Patents

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Description

本発明は、半導体集積回路に関係があり、特に、１つ又は複数の類似した又は同じ演算ユニットが基準信号に依存した演算を実行するよう夫々動作可能であるところのそのような回路に関係がある。
そのような演算ユニットの一例は、アナログ－デジタルコンバータ（ＡＤＣ）回路のサブＡＤＣユニットである。ＡＤＣ回路は、入力アナログ信号のサンプルを代表デジタル値に変換するために、１つ以上のそのようなサブＡＤＣユニットを用いる。複数のサブＡＤＣユニットがある場合に、それらは、夫々が、入力アナログ信号のサンプルを代表デジタル値に変換してよい。それらはまた、それらの（サンプルからデジタル値への）変換レートが、サブＡＤＣユニットの数の倍率で全体のサンプルレートよりも低くなり得るように、タイムインターリーブ方式で動作してよい。
当然、他のタイプの演算ユニットも、基準信号に依存した演算を実行するが、便宜上、ＡＤＣ回路のサブＡＤＣユニットの例が、実行例として進められる。
明らかなように、サブＡＤＣユニットは、夫々がそれ自体でＡＤＣであり、通常は、電圧又は電流のような基準信号を必要とし、それとアナログ入力値が、代表デジタル値を生成するために比較される。例えば、ＳＡＲ（Successive Approximation Register；逐次比較型レジスタ）ＡＤＣの場合に、アナログサンプルから代表デジタル値への各変換は、一連のサブ変換演算を含む。各サブ変換演算において、サンプルは、基準信号と比較されるサンプルの大きさを有効に評価して、最終的にマルチビットデジタル値に達するよう、（基準信号によって表される基準値の全て又は小数部分を用いて）基準信号とともに処理される。
この基準信号の品質は、コンバータ性能に直接に影響を及ぼし、従って、基準信号上の雑音は、ＡＤＣデジタル出力値、ひいては全体のＡＤＣ性能に悪影響を及ぼし得る。
そのような回路の性能を改善することが望ましい。
本発明の第１の態様の実施形態に従って、局所的レギュレーション回路、局所的基準ノード及び演算回路を夫々有する複数の演算ユニットであり、各演算ユニットがその局所的基準ノードで供給されている基準信号に依存した演算を実行するよう動作可能である、前記複数の演算ユニットと、前記局所的レギュレーション回路を有し、前記局所的基準ノードで各々の基準信号を供給するよう接続される基準レギュレーション回路とを有し、前記複数の演算ユニットの夫々について、前記局所的レギュレーション回路は、前記基準レギュレーション回路から制御信号を受信するよう接続された入力端子を備え、該受信された制御信号に基づき前記局所的基準ノードで基準信号をレギュレートするよう構成され、前記局所的レギュレーション回路の前記入力端子は、比較的少量の電流が前記基準レギュレーション回路から前記入力端子によって引き込まれるように高い入力インピーダンスを有し、前記局所的レギュレーション回路は、比較的多量の電流を電圧源から引き込み、前記局所的レギュレーション回路は、比較的多量の電流を電圧源から引き込み、その電流を、関連する前記演算回路へ前記局所的基準ノードで供給するよう構成される、半導体集積回路が提供される。
このようにして、演算ユニットの演算回路によって基準信号から引き込まれる電流の少なくともいくらかは、広い距離に沿って方向付けられる必要がない。これは、大概のより低いＩＲ降下、及び演算ユニット間のＩＲ降下のより良い一致、ひいては、より良いノイズ性能をもたらす。（各演算ユニットにおいて）電源から局所的に電流を引き込むことは、基準信号上でそれを引き込むことと比べて有利である。ここで、電圧源（例えば、供給源）は電源電圧を供給し、これは、当然に、基準電圧を供給する基準電源とは異なる。
夫々の局所的基準ノードは、局所的基準グリッドと見なされてよい。同様に、夫々の大域的基準ノードは、大域的基準グリッドと見なされてよい。高い入力インピーダンスは、例えば、ＭＯＳＦＥＴのゲート端子の入力インピーダンスと同一視するように、半導体集積回路との関連で理解され得る。入力端子によって引き込まれる電流は、非常に少ないか又は実質的にない。
本発明の第２の態様の実施形態に従って、Ｎが２以上の整数であるとして、演算回路、スイッチング回路及び第１乃至第Ｎの局所的基準ノードを有し、前記演算回路が、対応する基準信号に夫々依存した一連の第１乃至第Ｎの演算を実行するよう動作可能であり、前記Ｎ個の演算の夫々が、お互いに異なる第１乃至第Ｎの耐雑音性レベルの中の対応する耐雑音性レベルを有する、演算ユニットと、前記Ｎ個の局所的基準ノードで第１乃至第Ｎの各々の別個の基準信号を供給するよう接続された基準レギュレーション回路と、制御回路とを有し、Ｘは、１からＮをとる整数変数であり、前記制御回路は、前記演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路を制御するよう構成され、各耐雑音性レベルは、関連する演算が許容することができる前記用いられる基準信号における雑音のレベルである、半導体集積回路が提供される。
このようにして、異なった耐雑音性レベルを有する異なった演算のために異なった基準信号を使用し、そのようにして、異なった基準信号を、それらが（関連する演算が許容することができる前記用いられる基準信号における雑音のレベルに関して）異なる演算に適するように配置することが可能である。また、異なる基準信号を、それらが、用いられる基準信号内に関連する演算が注入する雑音のレベルに関して異なる演算に適するように配置することも可能である。複数のそのような演算ユニットは、基準信号を共有し、タイムインターリーブ方式で動作し得る。
夫々の局所的基準ノードは、局所的基準グリッドと見なされてよい。Ｎは、２又は３又は４又は如何なるより大きい整数であってもよい。演算は、所与の順序で、例えば、１からＮまで、実行されてよい。
本発明の第３の態様に従って、Ｎが２以上の整数であるとして、演算回路、スイッチング回路及び第１乃至第Ｎの局所的基準ノードを有し、前記演算回路が、対応する基準信号に夫々依存した一連の第１乃至第Ｎの演算を実行するよう動作可能である、演算ユニットと、前記Ｎ個の局所的基準ノードで第１乃至第Ｎの各々の基準信号を供給するよう接続された基準レギュレーション回路と、制御回路とを有し、Ｘは、１からＮをとる整数変数であり、前記制御回路は、前記演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路を制御するよう構成され、前記一連の演算は、Ｘが１からＮまで大きくなる順序で前記Ｎ個の演算を実行することを含み、前記スイッチング回路は、前記演算回路の基準信号入力ノードを前記第１乃至第Ｎの局所的基準ノードへ夫々接続する第１乃至第Ｎのスイッチを有し、１からＮ－１までのＸの各値について、前記制御回路は、Ｘ番目のスイッチをオンして、Ｘ番目の演算のためにＸ番目の局所的基準ノードで供給される基準信号を前記演算回路の前記基準信号入力ノードに供給し、次いで、前記Ｘ番目のスイッチをオフし且つＸ＋１番目のスイッチをオンして、Ｘ＋１番目の演算のためにＸ＋１番目の局所的基準ノードで供給される基準信号を代わりに前記演算回路の前記基準信号入力ノードに供給するよう構成され、前記スイッチは、１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチがオフされ且つ前記Ｘ＋１番目のスイッチがオンされる場合に、前記基準ノードから前記演算回路の前記基準信号入力ノードに注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように、お互いに対してサイジングされる、半導体集積回路が提供される。
このように、スイッチは、１つの基準信号から次へ、すなわち、１つの局所的基準ノード（又はグリッド）から次へ切り替える場合に、関連する演算回路の基準信号入力ノードへの正味の電荷注入が実質的にゼロであるという点で、平衡状態であるように構成されることが可能である。これは、基準信号を用いる動作回路の改善されたノイズ性能をもたらす。これはまた、基準信号それ自体の、ひいては、それらの基準信号又はそれらに関連した信号を使用／共有する他の演算ユニットの改善されたノイズ性能をもたらす。
夫々の局所的基準ノードは、局所的基準グリッドと見なされてよい。Ｎは、２又は３又は４又は如何なるより大きい整数であってもよい。演算は、所与の順序で、例えば、１からＮまで、実行されてよい。
本発明の第４の態様の実施形態に従って、局所的基準ノード及び演算回路を夫々有する複数の演算ユニットであり、各演算ユニットがその局所的基準ノードで供給されている基準信号に依存した演算を実行するよう動作可能である、前記複数の演算ユニットと、大域的基準ノードと、前記複数の演算ユニットの夫々の前記局所的基準ノードが前記大域的基準ノードへ接続される配電回路とを有し、前記配電回路は、前記複数の演算ユニットの夫々の前記局所的基準ノードを前記大域的基準ノードへ各々の独立した信号パスを介して接続するよう構成され、各信号パスは、それに沿って接続されたフィルタ回路を有する、半導体集積回路が提供される。
フィルタ回路による局所的ノード（例えば、グリッド）と大域的ノード（例えば、グリッド）との間の分離は、演算ユニットが全て接続されている大域的ノードが局所的基準ノードでの基準信号上の雑音からより良く絶縁されるということで、演算ユニットの改善された性能をもたらす。
夫々の局所的基準ノードは、局所的基準グリッドと見なされてよい。同様に、夫々の大域的基準ノードは、大域的基準グリッドと見なされてよい。夫々のフィルタ回路は、単にフィルタとして記載されてよく、そして、単に抵抗器として実装されてよい。
本発明は、装置（回路）態様に対応する方法及びコンピュータプログラム態様（例えば、制御）にまで及ぶ。
これより、単に一例として、添付の図面が参照される。
本発明の実施形態が用いられ得る状況の着想を与えるのに有用なＡＤＣ回路の概略図である。 図１のＳＡＲサブＡＤＣユニットが如何にして動作するかを概略的に理解するために有用な概略図である 図１のＳＡＲサブＡＤＣユニットのタイムインターリーブ動作を理解するために有用な概略図である。 技術Ｔ１乃至Ｔ４が実装されるところの、本発明を用いるシステム（例えば、ＡＤＣ）回路の概略図である。 図４Ａのシステム回路の部分の概略図である。 技術Ｔ１に関する概略図である。 技術Ｔ２に関する概略図である。 技術Ｔ３に関する概略図である。 技術Ｔ４に関する概略図である。 技術Ｔ４に関する概略図である。 本発明を用いる集積回路の概略図である。
ＡＤＣ回路の実行例を続けると、図１は、本発明の実施形態が用いられ得る状況の着想を与えるＡＤＣ回路１の概略図である。ＡＤＣ回路１は、サンプル段２と、サブＡＤＣ段４と、出力段６と、大域的基準生成（レギュレーション）ユニット８とを有する。
サンプル段２は、アナログ入力信号を受信し、その入力信号から一連のサンプルを生成し、それらをサブＡＤＣ段４へ供給するよう構成される。サブＡＤＣ段４は、サンプルを代表デジタル値に変換し、それらのデジタル値を出力段６へ出力するよう構成される。出力段６は、それらのデジタル値に基づくデジタル出力信号を出力するよう構成される。
サブＡＤＣ段４は、複数のサブＡＤＣユニット１０を有する。複数のサブＡＤＣユニット１０は全体的に、サンプルからデジタル値を生成する。上述されたように、そのようなサブＡＤＣユニット１０は、夫々が基準信号、この場合には電圧基準信号を必要とする。それと各サンプル（アナログ入力信号を構成する。）が、対応する代表デジタル値を生成するために比較される。大域的基準生成（レギュレーション）ユニット８は、基準信号を生成し、それを、図示されるように、大域的基準グリッド１２を介してサブＡＤＣユニット１０へ分配するよう構成される。
サブＡＤＣユニット１０は、ここではＳＡＲサブＡＤＣユニット１０であり、よって、一連のサブ変換演算に基づきそれらのデジタル値の夫々を生成する。更に、サブＡＤＣユニット１０は、タイムインターリーブ方式で動作するよう構成される。それにより、サンプルは、循環順序で１つずつサブＡＤＣユニット１０へ供給される。図１に示される例では、３つの行及び４つの列を備えたグリッド構造で配置された１２個のサブＡＤＣユニット１０が存在するが、これは当然に略図であり、サブＡＤＣユニット１０は整数個であればいくつでも設けられてよい。タイムインターリーブは、よって、サンプルが各行に沿って１つずつサブＡＤＣユニット１０へ供給され、１つずつ行を通って機能し、そして最初に戻るように編成されてよい。
全体のアナログ－デジタル変換は、よって、サブＡＤＣユニット１０が、タイムインターリーブ方式ででも、並行して有効に動作することにより、分配される（後述される図３に関連して更に明らかになるだろう。）。サブＡＤＣユニット１０は、大域的基準グリッド１２を介して供給される同じ基準信号を共有する。当然、図１に示されるグリッド構造は一例であり、サブＡＤＣユニット１０は、代わりに、グリッドよりもむしろ、対応する大域的基準線を有して単一線において配置されてよい。本願における語「グリッド」は、そのような単一線を包含すると考えられている。
上述されたように、基準信号における雑音は、ＡＤＣデジタル出力値、ひいては全体的なＡＤＣ性能に悪影響を及ぼす可能性がある。本発明者らは、そのような大域的基準生成（レギュレーション）ユニット８によって生成された基準信号がデカップリング及び補償回路を通じて可能な限り“クリーン”（無雑音）のまま保たれ得ると考えている。
しかし、本発明者らは、基準信号における雑音の問題を更に検討し、改善されたノイズ性能を提供する技術の組を発明した。
それらの技術をより良く理解するために、図２は、ＳＡＲサブＡＤＣユニット１０が如何にして動作するかを概略的に理解するために有用な概略図である。サンプルは電流パルスとして、すなわち、代表デジタル値に変換されるべきアナログ値を構成するパルスのサイズ（パルスが保持する電荷の量）により、供給される。
一例として、そのようなサブＡＤＣユニット１０は、図２に示されるように、リセット（Reset）（Ｒ）；サンプル（Sample）（Ｓ）；１；２；３；４；５；６；７；８の形のサブ変換演算（フェーズ／ステップ）の周期を有してよい。夫々のサンプルサブ変換演算において、関連する電流パルスは、対応する電圧に変換されてよく（それにより、電圧は、その場合に、アナログ値を構成する。）、その後に、その電圧は、続く８回のＳＡＲサブ変換演算にわたって８ビットデジタル値に変えられ得る。次のリセットサブ変換演算は、次いで、次の現在のパルスのために回路を準備する。
サブ変換演算は、二分探索を実装してよい。二分探索では、探索空間（例えば、０から２５５）は、最終８ビット値に達するまで毎回２によって制限される。そのような二分探索において、演算は、比２によって次から次へと重み付けされる（例えば、一部の演算は、相対重み３２、１６、８、４、２、１を有する。）。
しかし、サブ変換演算は、非二分探索を実装してよい。このとき、演算は、１から２の間にある比によって次から次へと重み付けされる（例えば、一部の演算は、相対重み２９、１６、９、５、３、２を有する。）。これは、変換プロセス中にいくらかのエラーが生じることをある程度は許す。エラーは、デジタルエラー訂正によって後に訂正され得る。ここで開示される技術のいくつかは、全体的なノイズ性能を改善するために、非バイナリ変換の更なる自由度を利用する。
例えば、非二分探索において、１つのサブ変換演算から次への探索空間にはオーバーラップが存在し（例えば、１６は２９の半分よりも大きく、９は１６の半分よりも大きい、など）、オーバーラップは、先のサブ変換演算については（ＭＳＢの場合に）より大きく、後のサブ変換演算については（ＬＳＢの場合に）より小さい。よって、いくつかのサブ変換演算は、他に比べて基準信号上のより多くの雑音を許容可能であり得る。そのようなサブ変換演算はまた、他よりも多くの雑音を基準信号において注入し得る。
図１のＡＤＣ回路１に伴う問題は、１つのサブ変換ユニット１０のサブ変換演算が、共有されている大域的基準グリッド１２上で、サブＡＤＣ段４内の他のサブＡＤＣユニット１０の演算に影響を及ぼす雑音を生成することである。非バイナリ変換の場合に、サブＡＤＣユニット１０がそれ自身に注入する雑音は、この雑音が訂正され、一般的には、サブＡＤＣユニット１０のセトリング挙動にしか影響を及ぼさないということで、許容され得る。しかし、他のサブＡＤＣユニット１０によって注入された雑音は、そのサブ変換演算に影響を及ぼす。これは、全体的なＡＤＣ分解能を下げる。すなわち、共有される基準線又はグリッド上の雑音は、コンバータ性能を劣化させる。
この問題を更に理解するのを助けるよう、図３は、ＳＡＲサブＡＤＣユニット１０のタイムインターリーブ動作を理解するために有用な概略図である。便宜上、番号を付された演算が１から８ではなく１から６である点を除いて、図２と同じ変換スキームが採用される。サブ変換演算（フェーズ／ステップ）は、例として、タイムインターリーブ方式で動作している３つのサブＡＤＣユニット１０を示される。それらのサブＡＤＣユニット１０は、夫々１から３の番号を付されている。
サンプルサブ変換演算は、タイムインターリーブされた演算を強調するよう、サブＡＤＣユニット１０の夫々について強調表示されている。よって、第２のサブＡＤＣユニット１０は、そのサンプルサブ変換演算を、第１のサブＡＤＣユニット１０がそのサブ変換演算２を実行するときに実行する。第３のサブＡＤＣユニット１０は、そのサンプルサブ変換演算を、第２のサブＡＤＣユニット１０がそのサブ変換演算２を実行し且つ第１のサブＡＤＣユニット１０がそのサブ変換演算４を実行するときに実行する。よって、異なるサブＡＤＣユニット１０は、同時にそれらの変換演算における異なる時点にある。
更に、サブ変換演算１乃至６は、Ｉ、ＩＩ及びＩＩＩと夫々標記される３つのグループに分けられることが示されている。ここでは各グループにおいて２つのサブ変換演算があるが、グループごとにいくつでもサブ変換演算はあってよい。
ここで、グループＩの演算は第１の耐雑音性レベルを有し、グループＩＩの演算は第２の耐雑音性レベルを有し、グループＩＩＩの演算は第３の耐雑音性レベルを有する。夫々の耐雑音性レベルは、関連する１つ以上の演算が許容することができる用いられる（共有される）基準信号における雑音のレベルである。それらの耐雑音性レベルはお互いに異なると考えられる。例えば、第１の耐雑音性レベルは、第２の耐雑音性レベルよりも大きくてよく、第２の耐雑音性レベルは、第３の耐雑音性レベルよりも大きくてよい。よって、グループＩの演算は、雑音に対する感受性が最も低く、グループＩＩＩの演算は、雑音に対する感受性が最も高い。耐雑音性レベル間のこの関係は、上記の非二分探索に関して特に適用可能であり得る。
また、グループＩの演算は第１の雑音注入レベルを有し、グループＩＩの演算は第２の雑音注入レベルを有し、グループＩＩＩの演算は第３の雑音注入レベルを有すると考えられる。夫々の雑音注入レベルは、関連する演算が用いられる（共有される）基準信号に注入する雑音のレベルである。それらの雑音注入レベルはお互いに異なると考えられる。例えば、第１の雑音注入レベルは、第２の雑音注入レベルよりも大きくてよく、第２の雑音注入レベルは、第３の耐雑音性レベルよりも大きくてよい。よって、グループＩの演算は、最も多い雑音を生成し、グループＩＩＩの演算は、最も少ない雑音を生成する。雑音注入レベル間のこの関係は、例えば、充電／放電キャパシタのレベルが後のサブ変換演算においてより低いところの電荷再分配サブＡＤＣユニットに関して、特に適用可能であり得る。
図３に戻ると、示されている期間Ｐにおいて、第３のサブＡＤＣユニット１０は、そのグループＩのサブ変換演算を実行し、第２のサブＡＤＣユニット１０は、そのグループＩＩのサブ変換演算を実行し、第１のサブＡＤＣユニット１０は、そのグループＩＩＩのサブ変換演算を実行することが分かる。よって、第１のサブＡＤＣユニット１０は、雑音に対して最も感受性が高く、且つ、生成する雑音が最も少なく、一方、第３のサブＡＤＣユニット１０は、雑音に対して最も感受性が低いが、生成する雑音が最も多い。それらのサブＡＤＣユニット１０は、従って、お互いの性能、ひいては、全体的なＡＤＣ性能に悪影響を及ぼし、これは、タイムインターリーブされた演算の結果として更に悪い。
当然、図３は、異なるサブＡＤＣユニット１０が同時にそれらの変換演算における異なる点にあり得ることを明らかにするためのまさに簡単な例を提示する。例えば、第１のサブＡＤＣユニット１０がそのサブ変換演算２を実行するときに第２のサブＡＤＣユニット１０がそのサンプルサブ変換演算を開始することは、必要とされない。それは、例えば、そのサンプルサブ変換演算を、第１のサブＡＤＣユニット１０がそのサブ変換演算１を実行するときに開始してもよく、それにより、常に１つのサブＡＤＣユニットがそのサンプルサブ変換演算において存在する。更に、全ての個別的なサブ変換演算が同じ存続期間であることは、必要とされない。例えば、サブ変換演算は、次から次へと非同期的に移ることができる。
技術の組そのものに移ると、組は４つの一般的な技術に分けられてよい。第１の一般的な技術（Ｔ１）は、分配されるが依然として共有される基準ソースを使用することに関係がある。第２の一般的な技術（Ｔ２）は、アナログ－デジタル変換中に複数の基準、すなわち、異なる精度レベルを有している任意数の分離された電圧基準、を使用することに関係がある。第３の一般的な技術（Ｔ３）は、基準間の滑らかなスイッチングのための平衡型スイッチ、すなわち、次の電圧基準へ切り替えるときに滑らかな移行を可能にするための平衡型スイッチ、を使用することに関係がある。第４の一般的な技術（Ｔ４）は、基準を大域領域及び局所領域に分け、それらの間にフィルタリングを使用して、大域的グリッド上の雑音削減を最大限にすること、すなわち、異なるサブＡＤＣユニット間の雑音伝達を阻止するのを助けるようフィルタ段により大域的基準グリッドから局所的基準を分離すること、に関係がある。
それらの技術は、図１に沿った非バイナリ分散型ＳＡＲサブＡＤＣユニット、及びそれらの所与の自由度を利用すること、にうまく適合している。それらの技術は、基準グリッド上の雑音が低減され且つＡＤＣ分解能が改善されることを可能にする。
それらの技術を紹介するために、図４Ａが参照される。しかし、図４Ａは、４つ全ての技術Ｔ１乃至Ｔ４が組み合わせて使用可能であることを示すが、それらのうちのいずれか１つ又はそれらのうちの２つ以上のいずれかの組み合わせが単独で使用可能であることが、この時点で知られている。
図４Ａは、本発明を用いるＡＤＣ回路１０００の概略図である。全体のアナログ－デジタル変換は、サブＡＤＣユニット１０が、タイムインターリーブ方式ででも、並行して有効に動作することにより、分配されるという点で、ＡＤＣ回路１０００は、ＡＤＣ回路１と同じ一般配置を有している。
ＡＤＣ回路１０００は、サンプル段２、サブＡＤＣ段４及び出力段６に夫々対応するサンプル段２０（図示せず。）、サブＡＤＣ段４０及び出力段６０（図示せず。）を有する。ＡＤＣ回路１０００は、大域的基準生成ユニット８にまとめて対応する大域的基準回路８０及び大域的基準レギュレーション回路９０を更に有する。
簡単のために、サンプル段２０及び出力段６０は図示されない。サブＡＤＣ段４０は、図１のサブＡＤＣユニット１０に夫々対応する複数のサブＡＤＣユニット（演算ユニット）１００を有する。なお、先と同じく簡単のために、サブＡＤＣ段４０のサブＡＤＣユニット１００のうちの１つしか示されない。
完全のために、明示的には示されないが、サンプル段２０は、アナログ入力信号を受信し、その入力信号から一連のサンプルを生成し、それらをサブＡＤＣ段４０へ供給するよう構成される。サブＡＤＣ段４０は、サンプルを代表デジタル値に変換し、それらのデジタル値を出力段６０へ出力するよう構成される。出力段６０は、それらのデジタル値に基づくデジタル出力信号を出力するよう構成される。
サブＡＤＣユニット１００は、夫々が基準信号、この場合には電圧基準信号を必要とする（他の例は電流基準信号であってよい。）。それと各サンプル（アナログ入力信号を構成する。）は、対応する代表デジタル値を生成するために比較される。大域的基準回路８０及び大域的基準レギュレーション回路９０は、そのような基準信号を生成し、それをサブＡＤＣユニット１００へ分配するよう概して構成される。しかし、まさにこれが如何にして達成されるかは、技術Ｔ１乃至Ｔ４のうちのどれが用いられるかに依存する。
ＡＤＣ回路の例は、上述されたように使用されているが、サブＡＤＣユニット１００は、局所的基準ノードＬ及び演算回路を夫々有する演算ユニットの具体例と見なされてよいことが知られる。夫々の演算ユニットは、その局所的基準ノードＬで供給される基準信号に依存した演算を実行するよう動作可能である。よって、ＡＤＣ回路１０００は、より一般的には、システム回路１０００と呼ばれ得る。この用語は今後も使用されるが、ＡＤＣ回路の例が適用されると見なされ、適宜参照される。更に、１つの演算ユニット（サブＡＤＣユニット）１００が図４Ａで焦点を合わせられているが、他の演算ユニット（サブＡＤＣユニット）１００が同様に配置されてよい。
よって、技術Ｔ１乃至Ｔ４が更に説明される前に、図４Ａは、更に詳細に検討される。この時点で、図示されている全ての要素が技術Ｔ１乃至Ｔ４の夫々について必要とされるわけではないことが、留意されるべきである。これは、以降でより明らかになる。
演算ユニット１００は、供給された基準信号に依存した演算を実行するよう動作可能である、上述されたような演算回路１０２を有する。このために、演算回路１０２は、基準信号入力ノード１０４を備える。
大域的基準回路８０は、図１の大域的基準グリッド１２に夫々全体として対応する３つの大域的基準グリッド（又はノード）１２０Ａ、１２０Ｂ及び１２０Ｃを有効に備えている。３つの大域的基準グリッドがあることは、（明らかなように）先の図３の説明と一致する都合のよい例にすぎない。一般に、技術Ｔ２が用いられる場合に、２つ以上のそのような大域的基準グリッドが用いられてよく、この考えは広く適用されると理解される。
大域的基準レギュレーション回路９０は、図４Ｂにおいて更に詳細に検討される。大域的基準レギュレーション回路９０は、大域的信号ＧＡ乃至ＧＣを大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃへ夫々供給する。制御信号ＣＡ乃至ＣＣが用いられない場合には、大域的基準レギュレーション回路９０は、大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃにおける基準信号がレギュレートされるように、大域的信号ＧＡ乃至ＧＣを中心的に（大域的に）レギュレートする。
他の配置では、大域的基準レギュレーション回路９０はまた、演算ユニット１００内で局所的に基準信号をレギュレートするよう、演算ユニット１００において設けられている局所的レギュレータ回路２５０Ａ、２５０Ｂ、２５０Ｃへ制御信号ＣＡ乃至ＣＣを夫々供給する。この場合に、大域的基準レギュレーション回路９０は、大域的信号ＧＡ乃至ＧＣを中心的に（大域的に）レギュレートしてもしなくてもよい。
大域的基準グリッド（又はノード）１２０Ａ、１２０Ｂ及び１２０Ｃは、ノイズフィルタリングのために各々の大域的デカップリングキャパシタ１２２Ａ、１２２Ｂ及び１２２Ｃを備えている。それらのキャパシタは全ての配置で必須というわけではないが、ノイズ性能のためにそれらを設けることが有利であり得る。
演算ユニット１００は、大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃに夫々対応する３つの局所的基準グリッド（又はノード）２２０Ａ、２２０Ｂ及び２２０Ｃを備えている。それらの局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃの夫々は、対応する基準信号が演算回路１０２による使用のために基準信号入力ノード１０４へ供給され得るように、スイッチ２３０の各々の端子へ接続されている。
大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃは次いで、局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃへ夫々接続されており、それにより、基準信号は、それらの局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃへ必要に応じて分配される。大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃは、各々のフィルタ２４０Ａ、２４０Ｂ及び２４０Ｃ並びに局所的基準ノードＬを介して局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃへ接続されている。疑念を避けるために、大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃは、演算ユニット１００に共通して設けられ（ただ１つの演算ユニットしか図４Ａでは示されてない。）、一方、局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃは、演算ユニット１００ごとに設けられる。
夫々の局所的レギュレーション回路２５０Ａ、２５０Ｂ、２５０Ｃは、上述された対応する制御信号ＣＡ、ＣＢ、ＣＣに接続された入力端子を備え、その制御信号に基づき動作可能であって、受信された制御信号に基づきその対応する局所的基準ノードＬでレギュレートされた基準信号を供給する。
夫々の局所的デカップリングキャパシタ２６０Ａ、２６０Ｂ、２６０Ｃは、やはりノイズフィルタリングのために、上述された局所的基準グリッド２２０Ａ、２２０Ｂ、２２０Ｃで有効に接続されている。いくつかの配置で、レイアウト面積が許す限りは、１つの演算ユニット１００から他へ雑音干渉が最小限にされ得るように、大域的デカップリングキャパシタと比較して可能な限り多くのそのような局所的デカップリングキャパシタを用いることが有利である。
一般的に言えば、大域的基準グリッド（又はノード）１２０Ａ、１２０Ｂ及び１２０Ｃと局所的基準グリッド（又はノード）２２０Ａ、２２０Ｂ及び２２０Ｃとの間にある回路構成は、１つ以上の配電回路を有する配電回路構成と見なされてよい。
図４Ｂは、ＡＤＣ回路１０００の大域的基準レギュレーション回路９０の概略図である。
図４Ｂに示されるように、電圧レギュレータ５００Ａ、５００Ｂ、５００Ｃは、大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃのために夫々設けられている。電圧レギュレータ５００Ａ、５００Ｂ、５００Ｃは、局所的レギュレーション回路２５０Ａ、２５０Ｂ、２５０Ｃを、それらが使用のために存在する／接続される場合に、夫々制御する。電圧レギュレータ５００Ａ、５００Ｃ、５００Ｃは基本的にお互いと同じであり、故に、電圧レギュレータ５００Ａが一例として記載される。
電圧レギュレータ５００Ａは、差動増幅器（例えば、演算増幅器）５０２と、トランジスタ５０４（この場合に、ＮＭＯＳ ＭＯＳＦＥＴ）とを有する。トランジスタ５０４は、差動増幅器５０２によるそのゲート端子での制御下で、高電圧源（例えば、ＶＤＤ）から電流を引き込むようそのドレイン端子で接続されている。差動増幅器５０２は、その入力端子の一方で基準電圧信号Ｖｒｅｆを受信し、その他方の入力端子でトランジスタ５０４のソース端子からの電圧信号をフィードバック信号として受信するよう接続されている。よって、差動増幅器５０２及びトランジスタ５０４は、トランジスタ５０４のソース端子での基準信号を、その電圧レベルがＶｒｅｆに追随するようにレギュレートする働きをする。
示されるように、信号ＧＡは、トランジスタ５０４のソース端子で生成され、信号ＣＡは、差動増幅器５０２の出力部で生成される。信号ＧＡは、大域的基準グリッド１２０Ａへ供給され、信号ＣＡは、（いくつかの配置において）局所的レギュレーション回路２５０Ａへ供給される。信号ＣＡが局所的レギュレーション回路２５０Ａへ供給される場合に、トランジスタ５０４は取り除かれ得る（がそうされる必要はない）ことが明らかになる。
同様の考えは、図示されるように信号ＣＢ及びＧＢ並びにＣＣ及びＧＣを夫々生成する電圧レギュレータ５００Ｂ及び５００Ｃに当てはまる。
次いで第１の技術Ｔ１のことを考えると、事実上、基準信号に基づき動作する演算回路１０２の近くに、各演算ユニット１００内で局所的基準源（すなわち、局所的基準信号をレギュレートする回路）を設けることが狙いである。図４Ａを見ると、局所的レギュレーション回路２５０Ａ、２５０Ｂ、２５０Ｃは、それらの局所的基準源（ラベルＴ１を参照。）として働くが、この技術の場合に、演算ユニット１００ごとにそれらのうちの１つ（例えば、局所的レギュレーション回路２５０Ａ）に焦点を合わせることしか必要でない。
キャパシタに対する電荷再分配に基づき動作するサブＡＤＣユニットの場合に、キャパシタは、基準信号にわたって引き込まれる電流に基づき充電／放電されてよい。
技術Ｔ１の利点は、演算ユニット１００の演算回路１０２によって基準信号にわたって引き込まれる電流の少なくともいくらかは広い距離に沿って方向付けられる必要がないことである。例えば、演算ユニット１００の演算回路１０２によって使用される基準信号がもっぱら大域的基準回路８０を介して供給される場合に（そのような電流が大域的基準回路８０を介して引き込まれるという意味で。）、演算ユニット１００のアレイにわたってそれらの信号を分配する回路に沿って相当なＩＲ降下の問題が存在する（図１のレイアウトを参照。）。更に、大域的基準回路８０において基準信号が生成／レギュレートされるところから異なる距離に演算ユニット１００が位置し得るために、演算ユニット１００間には、等しくないＩＲ電圧降下が存在する（すなわち、配電回路の抵抗を通って流れる電流による。）。一般に、ＩＲ降下が低ければ低いほど、演算ユニット１００間の雑音干渉はますます低くなる。
よって、局所的レギュレーション回路２５０Ａ、２５０Ｂ、２５０Ｃを設けることによって、演算ユニット１００ごとの、ひいては全ての演算ユニット１００についてのＩＲ降下は、必要とされる電流のいくらかが大域的基準回路８０を介してではなく電圧源からそれらの局所的レギュレーション回路２５０Ａ、２５０Ｂ、２５０Ｃを介して引き込まれるということで、低減される。演算回路１０２により近いことによって、且つ、単一の演算ユニット１００のために基準信号をレギュレートすることしか必要としないことによって、基準信号のレギュレーションが局所的にもたらされ、電圧レベルの変化により即座に応答することができるという点で、速度も改善される。例えば、局所的基準ノードＬから演算回路１０２への各々の演算ユニット１００での基準信号の分配はまた、全ての演算ユニットについて等しくてよく、全ての演算ユニット１００で同じ条件を確かにする。
対照的に、演算ユニット１００の演算回路１０２によって使用される基準信号がもっぱら大域的基準回路８０から供給される場合に、（大域的基準レギュレーション回路９０の）レギュレーションは、いくつかの演算ユニット１００に近く、他については遠く、負荷に依存した（位置に依存した）ＩＲ降下及び演算ユニット１００の不平衡状態を引き起こしうる。サブＡＤＣユニットの場合には、パターンに依存したエラーが出力デジタル値で起こりうる。
図４Ａを見ると、局所的基準ノードＬ（すなわち、局所源）は全てが最終的に大域的基準回路８０内の各々の大域的基準グリッド１２０Ａ、１２０Ｂ、１２０Ｃへ接続される。それにより、局所的基準ノードＬは、大域的基準信号に基づき動作することができる。そのような大域的基準は、次いで、大域的基準回路８０においてレギュレートされてよく、そのようなレギュレーションは、より低速のレギュレーションとなり得る。局所的基準ノードＬ（すなわち、局所源）を各々の大域的基準グリッド１２０Ａ、１２０Ｂ、１２０Ｃへ接続することによって、いずれか１つの大域的基準グリッド１２０Ａ、１２０Ｂ、１２０Ｃへ接続された（局所的基準ノードＬでの）局所的基準信号のＤＣ（電圧）レベルは、全ての演算ユニット１００について同じであることが確かにされ得る。関連する制御信号（例えば、ＣＡ）はまた、同じ関連する大域的基準グリッド（例えば、１２０Ａ）を有している局所的レギュレーション回路（例えば、２５０Ａ）に共通して供給される。
この点について、図５を参照すると、図５は、この大域的及び局所的（global-and-local）レギュレーションが実装され得る一例となる方法を示す概略図である。図５では、大域的基準回路８０のただ１つの大域的基準グリッド１２０Ａのみが一例として示されており、これは、複数の演算ユニット１００の局所的基準グリッド２２０Ａへ対応する局所的基準ノードＬを介して接続されて示されている。フィルタ２４０Ａのような様々な構成要素は、簡単のために省略されており、実際に、いくつかの実施形態では、それらは設けられる必要がない。
図５に示されるように、電圧レギュレータ５００Ａは、大域的基準レギュレーション回路９０において設けられ、大域的基準グリッド１２０Ａで供給される基準信号をレギュレートするように大域的信号ＧＡによって大域的基準グリッド１２０Ａへ接続されている。大域的基準グリッド１２０Ａにおける基準信号は、各々の演算ユニット１００の局所的基準ノードＬへ分配される。
図５に示されるように、局所的レギュレーション回路２５０Ａは、ソースフォロワトランジスタ２５２Ａ（この場合に、ＮＭＯＳ ＭＯＳＦＥＴ）として実装されてよい。局所的レギュレーション回路２５０Ａの１つを見ると、トランジスタ２５２Ａは、制御信号ＣＡによるそのゲート端子での制御下で、高電圧源（例えば、ＶＤＤ）から電流を引き込むようそのドレイン端子で接続されている。トランジスタ２５２Ａのソース端子は次いで、有効に、関連する局所的基準ノードＬへ接続されている。よって、トランジスタ２５２Ａは、そのソース端子で（よって、関連する局所的基準グリッド２２０Ａ上で）の基準信号を、その電圧レベルがやはりＶｒｅｆを追随するようにレギュレートする働きをする。
先と同じく、局所的レギュレーション回路の１つ２５０Ａを見ると、トランジスタ２５２Ａのゲート端子（事実上、局所的レギュレーション回路２５０Ａの入力端子）は、ゲート端子でありながら高い入力インピーダンスを有しており、それにより、共有制御信号（net）ＣＡで引き込まれる電流は比較的少量である。局所的レギュレーション回路２５０Ａは、高電圧源から（すなわち、電源から）比較的多量の電流を引き込み、その電流を関連する演算回路１０２へ局所的基準ノードＬで供給するよう構成されるが、この電流は、よりずっと短い距離にわたって（すなわち、演算ユニット１００内を）流れ、この配置は、演算ユニット１００間で同じであることができる（よって、ＩＲ降下のより良い一致）。また、演算回路１０２によって局所的基準ノードＬで引き込まれる電流の全てが大域的基準回路８０から引き込まれるわけではない（よって、より低いＩＲ降下）。
他の可能性は、部品点数及び面積オーバーヘッドの増大にもかかわらず、各演算ユニット１００内に電圧レギュレータ５００Ａのような電圧レギュレータを置くことである。
付随的に、上述されたようにトランジスタ５０４を取り除くか又は切り離すことが可能であり、それにより、レギュレーションは、トランジスタ５０４によって大域的にではなく、トランジスタ２５２Ａによって局所的に（演算ユニット１００内で）有効に実施される。この場合に、フィルタ２４０Ａの存在が望まれ得る。トランジスタ５０４及びトランジスタ２５２Ａによれば、レギュレーションは大域的且つ局所的に実施される。
上述されたように、第１の技術Ｔ１が全ての実施形態で用いられることは、必須ではない。技術Ｔ１が用いられない場合に、局所的レギュレーション回路２５０Ａ、２５０Ｂ、２５０Ｃは取り除かれるか又は切り離されてよい（そして、制御信号ＣＡ、ＣＢ、ＣＣは必要とされないが、トランジスタ５０４は必要とされる。）。その場合に、第１の技術Ｔ１の利点は享受されなくなるが、他の技術のうちの１つ以上の利点が享受され得る。
次に第２の技術Ｔ２を考えると、事実上、別個の局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃで別個の基準信号を各演算ユニット１００へ供給することが狙いである。図３の説明と一致して、それらの別個の基準信号が同じ（又は、いくつかの場合に、異なった）公称ＤＣ電圧レベルを有し得るが、異なった雑音レベルを有し得ることが狙いである。基準信号は、議論の便宜上、局所的基準グリッド２２０Ａから２２０Ｂ乃至２２０Ｃまで、最も雑音が多い状態から最も雑音がない状態へ徐々に変化してよい。関連する演算ユニット１００の演算回路１０２は、次いで、そのスイッチ２３０を使用して、異なる演算のために異なる局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃでの基準信号を使用してよい。制御回路（図示せず。）は、演算ごとに適切な基準信号を選択するようにスイッチ２３０を制御するために、システム（例えば、ＡＤＣ）回路１０００において中心的に（制御信号を分配することにおいてある程度の複雑さを伴う。）又は演算ユニット１００ごとに設けられてよい。
（例えば、非バイナリ）ＳＡＲサブＡＤＣユニットとの関連で、図３を見ると、その場合に、グループＩ（基準信号において最も多い雑音を許容し、更には、最も多い雑音を基準信号に注入することができる。）のサブ変換演算のためには局所的基準グリッド２２０Ａ上の基準信号を使用し、グループＩＩ（基準信号において中間の量の雑音を許容し、更には、中間の量の雑音を基準信号に注入することができる。）のサブ変換演算のためには局所的基準グリッド２２０Ｂ上の基準信号を使用し、グループＩＩＩ（基準信号において最も少ない雑音を許容し、更には、最も少ない雑音を基準信号に注入することができる。）のサブ変換演算のためには局所的基準グリッド２２０Ｃ上の基準信号を使用することが可能である。
このようにして、各演算ユニット１００内で複数（２つ以上）の基準電圧信号を使用することによって、特にタイムインターリーブされた演算を考慮しながら、異なるサブ変換演算中に雑音混入のレベルの平衡を保つことが可能である。それを念頭に（図３を再び参照して）、期間Ｐにおいて、第３のサブＡＤＣユニット１０は、そのグループＩのサブ変換演算を実行し、第２のサブＡＤＣユニット１０は、そのグループＩＩのサブ変換演算を実行し、第１のサブＡＤＣユニット１０は、そのグループＩＩＩのサブ変換演算を実行する。よって、第１のサブＡＤＣユニット１０は、雑音に対する感受性が最も高く、且つ、生成する雑音が最も少なく、一方、第３のサブＡＤＣユニット１０は、雑音に対する感受性が最も低いが、生成する雑音が最も多い。
図４Ａに戻って、別個の基準信号を演算ユニット１００へその別個の局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃで供給するために、対応する大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃが設けられている（ラベルＴ２を参照。）。また、対応するフィルタ２４０Ａ、２４０Ｂ及び２４０Ｃ（これらは技術Ｔ２にとって必須ではないが、いくつかの配置においで使用されてもよい。）に注目されたい。
この点について、図６を参照すると、図６は、２通りの例となる方法（ａ）及び（ｂ）を示す概略図であり、別個の基準信号が、演算ユニット１００へその別個の局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃで供給されてよい。いくつかの配置において、図６（ｂ）は、図６（ａ）よりも好ましい。
図６（ａ）及び６（ｂ）では、大域的基準回路８０の大域的基準グリッドの２つ１２０Ａ及び１２０Ｂのみが一例として示されており、それらは、簡単のために、単一の演算ユニット１００へ接続されて示されている。大域的デカップリングキャパシタ及び局所的デカップリングキャパシタのような様々な構成要素は、簡単のために省略されているが、存在していると考えられる。特に、局所的デカップリングキャパシタは、上述されたように望まれる。
図６（ａ）において、電圧レギュレータ５００（図４Ｂの電圧レギュレータ５００Ａ、５００Ｂ、５００Ｃのうちのいずれか）が設けられており、大域的基準グリッド１２０Ａ及び１２０Ｂの両方で供給される基準信号をレギュレートするようそれらのグリッドへ接続されている。この点について、大域的基準グリッド１２０Ａ及び１２０Ｂは、同じグリッドであると見なされてよい。しかし、フィルタ２４０Ａ及び２４０Ｂ（夫々Ｆ１及びＦ２と示されている。）はお互いに異なり、それにより、それらを介して演算ユニット１００で供給される基準信号は、別なふうにフィルタ処理されているという理由で（雑音に関して）異なる。それらの基準信号はまた、少なくとも大域的基準グリッド１２０Ａ及び１２０Ｂから前方へ別個の配電回路を介して別々に分配されている。配電回路は、お互いから分離しており、例えば、特に、（少なくとも、関心のある周波数範囲にわたって）お互いから電気的に分離しているか又は切り離されている。
図６（ｂ）において、別個の電圧レギュレータ５００Ａ及び５００Ｂ（図４Ｂなどの場合）が、別々に又は独立して大域的基準グリッド１２０Ａ及び１２０Ｂで供給される各々の基準信号をレギュレートするように、それらのグリッド１２０Ａ及び１２０Ｂについて夫々設けられている。大域的基準グリッド１２０Ａ及び１２０Ｂは、ここでは、お互いから分離しており、例えば、特に、（少なくとも、関心のある周波数範囲にわたって）お互いから電気的に分離しているか又は切り離れている。フィルタ２４０Ａ及び２４０Ｂ（夫々Ｆ１及びＦ２と示されている。）はお互いに異なっても、又はお互いと同じであってもよい。フィルタ２４０Ａ及び２４０Ｂはまた、省略されてもよい。
演算ユニット１００で供給される基準信号は、このように、別々にレギュレートされている（更には、別なふうにフィルタ処理される可能性がある）という理由で、（雑音に関して）異なり、分離していてよい。それらの基準信号はまた、別個の電圧レギュレータ５００から前方に別個の配電回路を介して別々に分配されている。配電回路は、やはりお互いから分離しており、例えば、特に、（少なくとも、関心のある周波数範囲にわたって）お互いから電気的に分離しているか又は切り離れている。
付随的に、図６（ｂ）における２つの電圧レギュレータ５００のＤＣ電圧レベルは、それらが両方ともＶｒｅｆを受けるよう接続されているということで同じであるように示されているが、それらは、代わりに、異なる基準信号Ｖｒｅｆ１及びＶｒｅｆ２を夫々供給されてもよく、それにより、それらは異なるＤＣ電圧レベルを供給され得る。これは、全体の基準－雑音寄与を低減するのを助け得る。
ＳＡＲサブＡＤＣユニットの例に基づき、最初のＭＳＢ変換の間に、最も雑音が多い基準信号が適用されてよい。ますます正確な（すなわち、雑音がより少ない）基準信号に移ることが、代わりに使用されてもよい。このアプローチの利点は、より多くの電荷を要求するＭＳＢ変換の間に、変換当たりの最大量の雑音が注入されるが、同時に特に非バイナリ変換スキームではより高い雑音が許容され得るという事実に基づいている。ＬＳＢ変換の間、より正確な基準が必要とされ、幸いにも、充電／放電がより少ないということで、注入される雑音はより少ない。
異なる大域的基準グリッド（例えば、図６の場合のグリッド１２０Ａ及び１２０Ｂ）が、異なる演算ユニット１００へ向かう経路距離を最短とするようインターリーブ方式で実装される（すなわち、インターリーブトポロジを有する）必要があることが理解されるだろう。演算ユニット１００は、第１の技術Ｔ１の局所的レギュレーション回路２５０Ａ、２５０Ｂ、２５０Ｃを有してよく、電圧レギュレータ５００Ａ、５００Ｂ、５００Ｃがそれらの局所的レギュレーション回路２５０Ａ、２５０Ｂ、２５０Ｃに給電する。フィルタ２４０Ａ、２４０Ｂ及び２４０Ｃも存在してよい。大域的デカップリングキャパシタ１２２Ａ、１２２Ｂ、１２２Ｃ及び局所的デカップリングキャパシタ２６０Ａ、２６０Ｂ、２６０Ｃは、大域的基準グリッドと局所的基準グリッドとの間にそのような分離が存在する場合に有益である。
上述されたように、第２の技術Ｔ２が全ての実施形態で用いられることは、必須ではない。技術Ｔ２が用いられない場合に、演算ユニット１００ごとに単一の局所的グリッドへ接続された単一の大域的基準グリッドが有効に存在してよく、スイッチ２３０は設けられる必要がない（すなわち、直接接続が単一の局所的グリッドに対して形成されてよい。）。その場合に、第２の技術Ｔ２の利点は享受されなくなるが、他の技術のうちの１つ以上の利点が享受され得る。
次に第３の技術Ｔ３を考えると、事実上、スイッチ２３０（図４のラベルＴ３を参照。）を、それらが平衡状態にされるように構成することが狙いである。すなわち、スイッチ２３０が１つの基準信号から次へ、すなわち、１つの局所的基準グリッドから次へ（例えば、グリッド２２０Ａから２２０Ｂ乃至２２０Ｃへ）切り替える場合に、関連する基準信号入力ノード１０４への正味の電荷注入は実質的にゼロである。
基準信号間のスイッチングは、さもなければ、電荷を基準信号入力ノード１０４に注入する可能性があり、これは、演算回路１０２によって実行される演算に影響を及ぼす可能性がある。ＳＡＲサブＡＤＣユニットとの関連で、これは、サブ変換演算に影響を及ぼすか、又は少なくとも、セトリングのための待ち時間の増大を必要としうる。
この点について、図７を参照すると、図７は、そのような平衡スイッチングのためにスイッチ２３０が如何にして実装されるかを示す概略図である。簡単のために、１つの演算ユニット１００のためだけの、更には、利用可能な基準信号のうちの２つの間、すなわち、局所的基準グリッド２２０Ａから局所的基準グリッド２２０Ｂへのみのスイッチングが考えられている。しかし、明らかなように、同じ考えは他の演算ユニット１００に、更には、局所的基準グリッド２２０Ｂから局所的基準グリッド２２０Ｃへのスイッチングに当てはまる（スイッチ２３０は然るべく拡張される。）。ここで、先の通り、基準信号が演算回路によって使用される順序は、グリッド２２０Ａから２２０Ｂ乃至２２０Ｃへのスイッチングに等しいと考えられる。
基本的な考え方は、１つの局所的基準グリッドから次へ切り替えるときに、２つの関連するスイッチング事象、すなわち、‘１つの基準をオフすること’及び‘次の基準をオンすること’が、注入される電荷に対して平衡状態にされることである。
図７において、スイッチ２３０は、基準信号入力ノード１０４に対応する共通テイルノードへ接続された２つのトランジスタ５１０Ａ及び５１０Ｂ、ここではＭＯＳＦＥＴにより実装されている。トランジスタ５１０Ａは局所的基準グリッド２２０Ａへ接続されており、トランジスタ５１０Ｂは局所的基準グリッド２２０Ｂへ接続されている。トランジスタ５１０Ａ及び５１０Ｂは、ＰＭＯＳ若しくはＮＭＯＳトランジスタとして、又は並列接続されたＰＭＯＳ及びＮＭＯＳトランジスタ対として実装されてよい。
電荷注入は、ゲートキャパシタンスを充電／放電する２つの関連するスイッチング事象のためのトランジスタ５１０Ａ及び５１０Ｂのゲート端子での電圧スイングによって引き起こされる。この点について、ゲート端子での電圧変化は、図７ではΔＶとして示されている（トランジスタ５１０Ａがオフするときにトランジスタ５１０Ａについて負であり、トランジスタ５１０Ｂがオンするときにトランジスタ５１０Ｂについて正であり、簡単のために両方のトランジスタについて同じ大きさであるとする。）。
また、図７には、トランジスタ５１０Ａについての実効ゲートキャパシタンスＣｇｄＡ（ゲート－ドレインキャパシタンス）及びＣｇｓＡ（ゲート－ソースキャパシタンス）、並びに同様に、トランジスタ５１０Ｂについての実効ゲートキャパシタンスＣｇｄＢ（ゲート－ドレインキャパシタンス）及びＣｇｓＢ（ゲート－ソースキャパシタンス）も示されている。当然、それらは、追加の構成要素よりもむしろ実効キャパシタンスである。
トランジスタ５１０Ａがオフするときの電荷の変化ΔＱＡは、よって：

ΔＱＡ＝－ΔＶ・ＣｇｓＡ

である。トランジスタ５１０Ｂがオンするときの電荷の変化ΔＱＢは、よって：

ΔＱＢ＝ΔＶ・（ＣｇｓＢ＋ＣｇｄＢ）

である。ＣｇｓＡ＝ＣｇｄＡ且つＣｇｓＢ＝ＣｇｄＢとすると、これはＭＯＳＦＥＴにとって有用であり、２つの関連するスイッチング事象のための基準信号入力ノード１０４へのゼロ正味電荷注入の場合に：

ΔＱＡ＋ΔＱＢ＝０

となり、よって、

ＣｇｓＡ＝ＣｇｓＢ＋ＣｇｄＢ＝２・ＣｇｓＢ

となる。
Ｃｇｓがトランジスタ幅（フィンガー数）に比例するということで、トランジスタ５１０Ａ（オフする。）とトランジスタ５１０Ｂ（オンする。）との間の幅又はフィンガー数（すなわち、トランジスタサイズ）の比は、この場合に、２になるはずである。すなわち、オフするトランジスタは、この場合に、オンするトランジスタのサイズの２倍であるはずである。同様の関係は、図４Ａで供給されている３つ全ての基準信号を処理するようトランジスタ５１０Ｃが共通テイルノード５１２と局所的基準グリッド２２０Ｃとの間に接続されて設けられる場合に、トランジスタ５１０Ｂ（次いでオフする。）及びトランジスタ（オンする。）との間に存在し得る。
明らかなように、このサイズ関係は、更なる基準信号が存在する場合に、スイッチ２３０内のトランジスタがいくつであっても、実際的な制限内で拡張され得る。また、関係は、ゲート－ソースキャパシタンスとゲート－ドレインキャパシタンスとの間の比に、及びゲート端子で印加される電圧変化に依存する。
上述されたように、トランジスタ５１０Ａ、５１０Ｂ、５１０Ｃは、演算回路１０２によって実行される演算と同期してそれらがいつオン又はオフされるかを制御するために、制御信号（図４Ａの信号ＣＯＮＴＲＯＬを参照。）によって制御されると考えられる。これまでのように、制御信号は、システム（例えば、ＡＤＣ）回路１０００の大域的制御回路（図示せず。）又は演算ユニット１００ごとの制御回路（図示せず。）によって供給されてよい。
上述されたように、たとえ第３の技術Ｔ３が当然に技術Ｔ２に容易に適合するとしても、第３の技術Ｔ３が全ての実施形態で用いられることは必須ではない。技術Ｔ３が用いられない場合に、スイッチ２３０は、そのような平衡スイッチング動作を有さないことになる。その場合に、第３の技術Ｔ３の利点は享受されなくなるが、他の技術のうちの１つ以上の利点が享受され得る。
最後に第４の技術Ｔ４を考えると、事実上、局所的基準グリッド２２０Ａ、２２０Ｂ及び２２０Ｃとそれらの各々の大域的基準グリッド１２０Ａ、１２０Ｂ及び１２０Ｃとの間の分離を有することが狙いである。
一例としてグリッド１２０Ａのような単一の大域的基準グリッドを見ると、共有される大域的基準グリッド１２０Ａへフィルタ構造、ここではフィルタ２４０（図４ＡのラベルＴ４を参照。）を通じて接続される演算ユニット１００ごとの専用の局所的基準グリッド２２０Ａを備えることが狙いである。よって、フィルタ２４０Ａは、演算ユニット１００ごとに存在することが認識される。
この点について、図８を参照すると、図８は、一例としてフィルタ２４０Ａに注目して、如何にしてフィルタが実装されるかを示す概略図である。
図８（ａ）に示されるように、フィルタ２４０Ａは、単一の抵抗器として実装されてよい（なお、より複雑なフィルタ回路が当然に代わりに使用されてよい。）。この抵抗器を図８（ｂ）で見られるようにチューナブルトランジスタ５２２として、例えば、線形領域で動作するＭＯＳＦＥＴとして実装することによって、抵抗値は、ゲート電圧を制御することによって調整可能であり得る。抵抗を、図８（ｃ）で見られるように、並列接続されたチューナブルトランジスタ５２２のアレイとして、例えば、線形領域で動作するＭＯＳＦＥＴとして実装することによって、抵抗値は、先と同じく、ゲート電圧を制御することによって調整可能であり得る。更に、追加のスイッチング回路（図示せず。）は、抵抗値に作用するようにそれらの並列接続されたトランジスタ５２２を回路に出し入れするよう設けられてよい。
大域的デカップリングキャパシタ１２２Ａ及び局所的デカップリングキャパシタ２６０Ａ、並びに／又は配電回路の寄生キャパシタンス全般を考慮に入れると、このようにしてシステム（例えば、ＡＤＣ）回路１０００は、大域的グリッドレベルで大域的な電荷槽（charge reservoir）を設け、一方、演算ユニット１００ごとにフィルタ２４０Ａによって提供されるフィルタメカニズムは、演算ユニット１００からの高周波雑音混入から大域的基準グリッド１２０Ａを保護する。局所的デカップリングキャパシタ２６０Ａにより分離された演算ユニット１００ごとの局所的基準グリッド２２０Ａは、依然として、比較的速いセトリング挙動を維持することができる。これは、例えば、ＳＡＲサブＡＤＣユニットとの関連で非バイナリＳＡＲサブ変換演算にとって有利である。この配置は、複数の演算ユニット１００について、図８（ａ）のフィルタ２４０Ａを用いて、図９に示されている。更なるセトリング時間が許容可能である場合に、フィルタ２４０Ａは、より強いよう設計されてよく（例えば、関連するローパスフィルタのより低いカットオフ周波数をもたらす、より高い抵抗）、大域的基準グリッド１２０Ａは、演算ユニット１００からの雑音からより良く保護され得る。
付随的に、技術Ｔ４が（ＭＳＢサブ変換からＬＳＢサブ変換まで降順で局所的グリッド２６０Ａ、２６０Ｂ、２６０Ｃを使用する上記のようなＳＡＲサブＡＤＣユニットを念頭において）Ｔ２と組み合わされる場合に、２４０Ｃのフィルタ抵抗は２４０Ｂの抵抗よりも高くなるはずであり、同じく２４０Ｂのフィルタ抵抗は２４０Ａの抵抗よりも高くなるはずである。これは、一方では、後のＳＡＲサブ変換の間の演算回路１０２内のキャパシタンス変化がより小さいということで可能であり、他方では、更なるノイズフィルタリングが後のＳＡＲサブ変換の間に望まれるということで有利である。
上述されたように、第４の技術Ｔ４が全ての実施形態で用いられることは、必須ではない。技術Ｔ４が用いられない場合に、図４Ａのフィルタ２４０Ａ、２４０Ｂ、２４０Ｃは、大域的基準グリッドと局所的基準グリッドとの間の直接接続によって置き換えられ、それにより、それらの間には差異が事実上ない。その場合に、第４の技術Ｔ４の利点は享受されなくなるが、他の技術のうちの１つ以上の利点は享受され得る。
一般的に、従って、明らかなように、技術Ｔ１乃至Ｔ４は、それらのうちの１つ以上を含む如何なる組み合わせでも組み合わされてよく、夫々の組み合わせは、種々の実施形態をもたらす。演算ユニット１００に関するＳＡＲサブＡＤＣユニットへの言及から、そのような実施形態は如何なる（例えば、非バイナリ）分散型ＳＡＲ ＡＤＣ設計にも適用可能であることが認識されるだろう。
図４Ａで見られるように技術Ｔ１乃至Ｔ４の全てを組み合わせることによって、それらの全ての利点は享受され得、それらの機能はシステム（例えば、ＡＤＣ）回路１０００での最適化された雑音バランシングを可能にし得ることが認識されるだろう。すなわち、それらの機能は、例えば、分散型非バイナリＳＡＲサブＡＤＣユニットのための適切に調整された雑音バランシングのために調整され得る。例えば、異なる技術は、異なる周波数範囲における雑音を低く保つことを対象とし得る。
低周波雑音は、大域的及び／又は局所的基準グリッドでのレギュレーションを通じて補償されてよい。
高周波雑音及び例えば、スイッチ２３０での又は演算回路１０２内のスイッチング事象直後に起こる電圧降下は、局所的レギュレーション回路ＲＥＧ（例えば、ソースフォロワトランジスタ２５２Ａ）によって制限（ブロック又は除去）されてよい。それらは、局所的基準ノードＬで直ちに電荷を送り込むか又は取り出す。その上、局所的デカップリングキャパシタ２６０Ａ、２６０Ｂ、２６０Ｃは、電圧リプルを平滑化するのを助ける。いずれの配置も、高周波雑音が大域的基準グリッドに影響を及ぼさないようにするのを助けるだけでなく、局所的サブ変換演算のための必要とされるセトリング時間を定義する。
中間周波数雑音、すなわち、大域的レギュレーションのカットオフ周波数を上回り且つソースフォロワトランジスタ２５２Ａの抵抗及び局所的デカップリングキャパシタ２６０Ａに関連した高周波フィルタリング効果を下回る雑音、のギャップを埋めるために、フィルタ２４０Ａ、２４０Ｂ、２４０Ｃのフィルタ抵抗と組み合わされた全ての接続された局所的デカップリングキャパシタ２６０Ａ、２６０Ｂ、２６０Ｃ及び大域的デカップリングキャパシタ１２２Ａ、１２２Ｂ、１２２Ｃのより大きい合計が、作用し始める。フィルタ抵抗は、１／（Ｒｆｉｌｔｅｒ×Ｃｌｏｃａｌ）が大域的レギュレータ帯域幅よりも高いように設定され得る。抵抗が低すぎる場合には、他の演算ユニット１００への高周波雑音の移動は増大する。
図１０は、本発明を用いる集積回路２０００の概略図である。集積回路２０００は、システム（例えば、ＡＤＣ）回路１０００、ひいては、先に開示された実施形態のいずれかを有する。システム回路１０００は、上述されたＡＤＣ回路であってよい。ここで開示される回路はＡＤＣとして記載され得ることが認識されるだろう。
本発明の回路は、集積回路として、例えば、フリップチップのようなＩＣチップ上に、実装されてよい。よって、集積回路２０００はＩＣチップであってよい。本発明は、上述された集積回路及びＩＣチップ、そのようなＩＣチップを有する回路基板、並びにそのような回路基板を有する、通信ネットワーク（例えば、インターネット光ファイバネットワーク及びワイヤレスネットワーク）及びそのようなネットワークのネットワーク設備にまで広がる。
ここで開示される様々なトランジスタ（例えば、トランジスタ５０４及び２５２）は、ＭＯＳＦＥＴ又はＦＥＴよりむしろＢＪＴとして実装されてよいことが、ついでながら知られる。例えば、ソースフォロワ（ＦＥＴ）トランジスタの場合に、ＢＪＴとして実装されるとき、それらはエミッタフォロワとして記載され得る。本開示は然るべく理解される。
上記の態様のいずれにおいても、様々な方法特徴は、ハードウェアにおいて、又は１つ以上のプロセッサで実行されるソフトウェアモジュールとして、実装されてよい。１つの態様の特徴は、他の態様のいずれかに適用されてもよい。本発明はまた、ここで記載される方法のいずれかを実行するためのコンピュータプログラム又はコンピュータプログラム製品と、ここで記載される方法のいずれかを実行するためのプログラムを記憶しているコンピュータ可読媒体とを提供する。本発明を用いるコンピュータプログラムは、コンピュータ可読媒体に記憶されてよく、あるいは、それは、例えば、インターネットのウェブサイトから供給されるダウンロード可能なデータ信号のような信号の形をとってもよく、あるいは、それは、如何なる他の形もとってよい。
本発明は、添付の特許請求の範囲の精神及び適用範囲内で、上記の開示に照らして多種多様な方法で具現化されてよい。
本開示は、実施形態を定義する次の番号付けされた付記にまで及ぶ。角括弧内のコメント（例えば、［１＋２］）は、読者の助けのためである。
Ａ：発明１（Ｔ１）
Ａ１．局所的レギュレーション回路、局所的基準ノード及び演算回路を夫々有する複数の演算ユニットであり、各演算ユニットがその局所的基準ノードで供給されている基準信号に依存した演算を実行するよう動作可能である、前記複数の演算ユニットと、
前記局所的レギュレーション回路を有し、前記局所的基準ノードで各々の基準信号を供給するよう接続される基準レギュレーション回路と
を有し、
前記複数の演算ユニットの夫々について、
前記局所的レギュレーション回路は、前記基準レギュレーション回路から制御信号を受信するよう接続された入力端子を備え、該受信された制御信号に基づき前記局所的基準ノードで基準信号をレギュレートするよう構成され、
前記局所的レギュレーション回路の前記入力端子は、比較的少量の電流が前記基準レギュレーション回路から前記入力端子によって引き込まれるように高い入力インピーダンスを有し、
前記局所的レギュレーション回路は、比較的多量の電流を電圧源から引き込み、その電流を、関連する前記演算回路へ前記局所的基準ノードで供給するよう構成される、
半導体集積回路［１］。
Ａ２．付記Ａ１に記載の半導体集積回路［１］であって、
大域的基準ノード及び配電回路を有し、
前記演算回路の前記局所的基準ノードは、前記配電回路を介して前記大域的基準ノードへ接続され、
夫々の演算ユニットについて、前記局所的レギュレーション回路は、前記比較的多量の電流を前記電圧源から引き込み、その電流を、関連する前記演算回路へ前記局所的基準ノードで供給して、前記局所的基準ノードから前記演算回路によって引き込まれる電流の一部が、前記大域的基準ノードからよりむしろ前記局所的レギュレーション回路によって前記電圧源から供給されるようにするよう構成される、
前記半導体集積回路。
Ａ３．付記Ａ１又はＡ２に記載の半導体集積回路［１］であって、
夫々の演算ユニットについて、
前記局所的レギュレーション回路は、ソースフォロワ又はエミッタフォロワトランジスタとして構成されたトランジスタを有し、
前記局所的レギュレーション回路の前記入力端子は、前記ソースフォロワ又はエミッタフォロワトランジスタのゲート又はベース端子であり、
前記局所的レギュレーション回路は、前記比較的多量の電流を前記ソースフォロワ又はエミッタフォロワトランジスタのソース又はエミッタ端子から前記演算回路へ供給するよう構成される、
前記半導体集積回路。
Ａ４．付記Ａ１乃至Ａ３のうちいずれかに記載の半導体集積回路［１＋２］であって、
各演算ユニットは、Ｎが２以上の整数であるとして、第１乃至第Ｎの前記局所的レギュレーション回路と、第１乃至第Ｎの前記局所的基準ノードとを有し、
各演算ユニットは、スイッチング回路を有し、
夫々の演算ユニットについて、前記演算回路は、対応する基準信号に夫々依存した一連の第１乃至第Ｎの演算を実行するよう動作可能であり、前記Ｎ個の演算の夫々は、お互いに異なる第１乃至第Ｎの耐雑音性レベルの中の対応する耐雑音性レベルを有し、
前記基準レギュレーション回路は、前記複数の演算ユニットの夫々の前記Ｎ個の局所的レギュレーション回路を有し、夫々の演算ユニットについて、そのＮ個の局所的基準ノードで第１乃至第Ｎの各々の別個の基準信号を供給するよう接続され、
当該半導体集積回路は、制御回路を有し、
Ｘは、１からＮをとる整数変数であり、
前記制御回路は、前記演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路を制御するよう構成され、
各耐雑音性レベルは、関連する演算が許容することができる前記用いられる基準信号における雑音のレベルである、
前記半導体集積回路。
Ａ５．付記Ａ４に記載の半導体集積回路［１＋２］であって、
第１乃至第Ｎの前記大域的基準ノードと、
第１乃至第Ｎの前記配電回路と
を有し、
Ｘの各値について、前記演算回路のＸ番目の局所的基準ノードは、Ｘ番目の配電回路を介してＸ番目の大域的基準ノードへ接続される、
前記半導体集積回路。
Ａ６．付記Ａ５に記載の半導体集積回路［１＋２］であって、
前記基準レギュレーション回路は、第１乃至第Ｎの基準レギュレーション回路を有し、
前記第１乃至第Ｎの基準レギュレーション回路は、第１乃至第Ｎの大域的レギュレーション回路を有し、
Ｘの各値について、Ｘ番目の基準レギュレーション回路は、前記演算ユニットのＸ番目の局所的レギュレーション回路を有し、
Ｘの各値について、Ｘ番目の基準レギュレーション回路は、Ｘ番目の局所的基準ノードで供給される各々の基準信号と、Ｘ番目の大域的基準ノードで供給される基準信号とをレギュレートするよう構成される、
前記半導体集積回路。
Ａ７．付記Ａ６に記載の半導体集積回路［１＋２］であって、
Ｘの各値について、前記Ｘ番目の配電回路は、前記Ｘ番目の大域的基準ノードと前記Ｘ番目の局所的基準ノードとの間で所与の雑音周波数帯域幅にわたって他の配電回路から電気的に切り離され、且つ／あるいは
Ｘの各値について、前記Ｘ番目の配電回路は、前記Ｘ番目の大域的基準ノードと前記Ｘ番目の局所的基準ノードで他の配電回路から電気的に分離している、
前記半導体集積回路。
Ａ８．付記Ａ６又はＡ７に記載の半導体集積回路［１＋２，１＋２＋４］であって、
前記Ｎ個の基準レギュレーション回路は、それらの基準信号をお互いから独立してレギュレートするよう構成され［図６（ｂ）］、あるいは
前記Ｎ個の配電回路は夫々が、それらの局所的基準ノードをそれらの大域的基準ノードへ各々のフィルタ回路を介して接続し、前記配電回路の夫々のフィルタ回路は、前記配電回路の他の夫々のフィルタ回路とは異なり、前記Ｎ個の基準レギュレーション回路は、共通のレギュレータを共有して、それらが単一のレギュレーション動作でそれらの大域的基準ノードで前記基準信号をレギュレートするようにする［図６（ａ）］、
前記半導体集積回路。
Ａ９．付記Ａ４乃至Ａ８のうちいずれかに記載の半導体集積回路［１＋２］であって、
前記演算ユニットは、異なる演算ユニットがそれらの各々の一連のＮ個の演算において同じ時点で異なる段階にあるように、タイムインターリーブ方式でそれらの各々の一連の演算を実行するよう構成される、
前記半導体集積回路。
Ａ１０．付記Ａ４乃至Ａ９のうちいずれかに記載の半導体集積回路［１＋２］であって、
２からＮまでのＸの各値について、Ｘ番目の耐雑音性レベルはＸ－１番目の耐雑音性レベルよりも低い、
前記半導体集積回路。
Ａ１１．付記Ａ４乃至Ａ１０のうちいずれかに記載の半導体集積回路［１＋２］であって、
前記Ｎ個の演算の夫々は、お互いに異なる第１乃至第Ｎの雑音注入レベルの中の対応する雑音注入レベルを有し、各雑音注入レベルは、関連する演算が関連する局所的基準ノードでの用いられる基準信号に注入する雑音のレベルであり、
任意に、２からＮまでのＸの各値について、Ｘ番目の雑音注入レベルはＸ－１番目の雑音注入レベルよりも低い、
前記半導体集積回路。
Ａ１２．付記Ａ４乃至Ａ１１のうちいずれかに記載の半導体集積回路［１＋２］であって、
Ｎは、２又は３又は４に等しい、
前記半導体集積回路。
Ａ１３．付記Ａ４乃至Ａ１２のうちいずれかに記載の半導体集積回路［１＋２＋３］であって、
夫々の演算ユニットについて、
前記一連の演算は、Ｘが１からＮまで大きくなる順序で前記Ｎ個の演算を実行することを含み、
前記スイッチング回路は、前記演算回路の基準信号入力ノードを前記第１乃至第Ｎの局所的基準ノードへ夫々接続する第１乃至第Ｎのスイッチを有し、
１からＮ－１までのＸの各値について、前記制御回路は、Ｘ番目のスイッチをオンして、Ｘ番目の演算のためにＸ番目の局所的基準ノードで供給される基準信号を前記演算回路の前記基準信号入力ノードに供給し、次いで、前記Ｘ番目のスイッチをオフし且つＸ＋１番目のスイッチをオンして、Ｘ＋１番目の演算のためにＸ＋１番目の局所的基準ノードで供給される基準信号を代わりに前記演算回路の前記基準信号入力ノードに供給するよう構成され、
前記スイッチは、１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチがオフされ且つ前記Ｘ＋１番目のスイッチがオンされる場合に、前記基準ノードから前記演算回路の前記基準信号入力ノードに注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように、お互いに対してサイジングされる、
前記半導体集積回路。
Ａ１４．付記Ａ１３に記載の半導体集積回路［１＋２＋３］であって、
前記スイッチは夫々、少なくとも１つのＭＯＳＦＥＴトランジスタを用いて実装され、
前記ＭＯＳＦＥＴトランジスタのチャネル幅及び長さは、前記注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように設定される、
前記半導体集積回路。
Ａ１５．付記Ａ１４に記載の半導体集積回路［１＋２＋３］であって、
前記局所的基準ノードで供給される前記基準信号は、お互いに略同じ電圧レベルを有し、
１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチをオフし且つ前記Ｘ＋１番目のスイッチをオンするよう前記ＭＯＳＦＥＴトランジスタのゲート端子で供給されるスイッチング信号は、お互いの間で同じポテンシャル差を有する高電圧レベル及び低電圧レベルの間で切り替わり、
前記スイッチは、お互いに同じ数及び配置のＭＯＳＦＥＴトランジスタを有し、
前記ＭＯＳＦＥＴトランジスタのチャネル幅及び長さは、１からＮまでのＸの各値について、前記Ｘ番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのゲートキャパシタンスＣｇｓが、前記Ｘ＋１番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのゲートキャパシタンスＣｇｓ及びＣｇｄの和に等しいように設定される、
前記半導体集積回路。
Ａ１６．付記Ａ１５に記載の半導体集積回路［１＋２＋３］であって、
前記ＭＯＳＦＥＴトランジスタの夫々についてのゲートキャパシタンスＣｇｓ及びＣｇｄは等しく、
前記ＭＯＳＦＥＴトランジスタのチャネル長さはお互いに同じであり、
前記ＭＯＳＦＥＴトランジスタのチャネル幅は、前記注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように設定される、
前記半導体集積回路。
Ａ１７．付記Ａ１６に記載の半導体集積回路［１＋２＋３］であって、
１からＮまでのＸの各値について、前記Ｘ番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのチャネル幅は、Ｘ＋１番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのチャネル幅のサイズの２倍である、
前記半導体集積回路。
Ａ１８．付記Ａ１乃至Ａ１７のいずれかに記載の半導体集積回路［１＋４，１＋２＋４，１＋２＋３＋４］であって、
各配電回路は、前記演算ユニットの夫々の関連する局所的基準ノードを、関連する大域的基準ノードへ、各々の独立した信号パスを介して接続するよう構成され、
各信号パスは、それに沿って接続されたフィルタ回路を有する、
前記半導体集積回路。
Ａ１９．付記Ａ１８に記載の半導体集積回路［１＋４，１＋２＋４，１＋２＋３＋４］であって、
局所的デカップリングキャパシタが、前記局所的基準ノードの夫々又は１つ以上で接続される、
前記半導体集積回路。
Ａ２０．付記Ａ１８又はＡ１９に記載の半導体集積回路［１＋４，１＋２＋４，１＋２＋３＋４］であって、
前記大域的基準ノードへ接続された大域的デカップリングキャパシタを有する
前記半導体集積回路。
Ａ２１．付記Ａ１８乃至Ａ２０のうちいずれかに記載の半導体集積回路［１＋４，１＋２＋４，１＋２＋３＋４］であって、
各フィルタ回路は、抵抗として実装される、
前記半導体集積回路。
Ａ２２．付記Ａ２１に記載の半導体集積回路［１＋４，１＋２＋４，１＋２＋３＋４］であって、
前記抵抗は、並列に及び／又は直列に接続された１つ以上の抵抗器を有する、
前記半導体集積回路。
Ａ２３．付記Ａ２２に記載の半導体集積回路［１＋４，１＋２＋４，１＋２＋３＋４］であって、
各抵抗器は、その線形領域で動作するよう構成されたＭＯＳＦＥＴトランジスタとして実装される、
前記半導体集積回路。
Ａ２４．付記Ａ１８乃至Ａ２３のうちいずれかに記載の半導体集積回路［１＋４，１＋２＋４，１＋２＋３＋４］であって、
前記独立した信号パスは、
前記大域的基準ノードと関連する前記局所的基準ノードとの間で所与の雑音周波数帯域幅にわたってお互いから電気的に切り離され、且つ／あるいは
前記大域的基準ノードと関連する前記局所的基準ノードとの間でお互いから電気的に分離される、
前記半導体集積回路。
Ａ２５．付記Ａ１乃至Ａ２４のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算は、前記用いられる基準信号における雑音のレベルに依存した結果を生成し、且つ／あるいは
夫々の前記演算は、データ信号及び前記用いられる基準信号に依存した結果を生成する、
前記半導体集積回路。
Ａ２６．付記Ａ１乃至Ａ２５のうちいずれかに記載の半導体集積回路［いずれか］であって、
前記基準信号は電圧信号であり、且つ／あるいは
前記基準信号は、お互いに略同じ大きさを有する、
前記半導体集積回路。
Ａ２７．付記Ａ１乃至Ａ２６のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算は、１つ以上のサブ演算を含む、
前記半導体集積回路。
Ａ２８．付記Ａ１乃至Ａ２７のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算ユニットは、逐次比較型ＡＤＣユニットであり、
夫々の前記演算は、１つ以上の比較演算を有し、且つ／あるいは、夫々の前記演算ユニットは、非バイナリ変換を実行するよう構成される、
前記半導体集積回路。
Ａ２９．付記Ａ１乃至Ａ２８のうちいずれかに記載の半導体集積回路［いずれか］であって、
アナログ－デジタル変換器である
前記半導体集積回路。
Ａ３０．付記Ａ１乃至Ａ２９のうちいずれかに記載の半導体集積回路［いずれか］を有するアナログ－デジタル変換器。
Ｂ：発明２（Ｔ２）
Ｂ１．Ｎが２以上の整数であるとして、演算回路、スイッチング回路及び第１乃至第Ｎの局所的基準ノードを有し、前記演算回路が、対応する基準信号に夫々依存した一連の第１乃至第Ｎの演算を実行するよう動作可能であり、前記Ｎ個の演算の夫々が、お互いに異なる第１乃至第Ｎの耐雑音性レベルの中の対応する耐雑音性レベルを有する、演算ユニットと、
前記Ｎ個の局所的基準ノードで第１乃至第Ｎの各々の別個の基準信号を供給するよう接続された基準レギュレーション回路と、
制御回路と
を有し、
Ｘは、１からＮをとる整数変数であり、
前記制御回路は、前記演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路を制御するよう構成され、
各耐雑音性レベルは、関連する演算が許容することができる前記用いられる基準信号における雑音のレベルである、
半導体集積回路［２］。
Ｂ２．付記Ｂ１に記載の半導体集積回路［２］であって、
複数の前記演算ユニットを有し、
前記基準レギュレーション回路は、夫々の演算ユニットのために、そのＮ個の基準ノードで第１乃至第Ｎの別個の基準信号を供給するよう接続され、
前記制御回路は、夫々の演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路制御するよう構成される、
前記半導体集積回路。
Ｂ３．付記Ｂ２に記載の半導体集積回路［２］であって、
第１乃至第Ｎの大域的基準ノードと、
第１乃至第Ｎの配電回路と
を有し、
Ｘの各値について、前記演算回路のＸ番目の局所的基準ノードは、Ｘ番目の配電回路を介してＸ番目の大域的基準ノードへ接続される、
前記半導体集積回路。
Ｂ４．付記Ｂ３に記載の半導体集積回路［２］であって。
前記基準レギュレーション回路は、第１乃至第Ｎの基準レギュレーション回路を有し、
Ｘの各値について、Ｘ番目の基準レギュレーション回路は、Ｘ番目の局所的基準ノードで供給される各々の基準信号及び／又はＸ番目の大域的基準ノードで供給される基準信号をレギュレートするよう構成される、
前記半導体集積回路。
Ｂ５．付記Ｂ４に記載の半導体集積回路［２］であって、
Ｘの各値について、前記Ｘ番目の配電回路は、前記Ｘ番目の大域的基準ノードと前記Ｘ番目の局所的基準ノードとの間で所与の雑音周波数帯域幅にわたって他の配電回路から電気的に切り離され、且つ／あるいは、
Ｘの各値について、前記Ｘ番目の配電回路は、前記Ｘ番目の大域的基準ノードと前記Ｘ番目の局所的基準ノードとの間で他の配電回路から電気的に分離している、
前記半導体集積回路。
Ｂ６．付記Ｂ４又はＢ５に記載の半導体集積回路［２］であって、
前記Ｎ個の基準レギュレーション回路は、それらの基準信号をお互いから独立してレギュレートするよう構成され［図６（ｂ）］、あるいは
前記Ｎ個の配電回路は夫々が、それらの局所的基準ノードをそれらの大域的基準ノードへ各々のフィルタ回路を介して接続し、前記配電回路の夫々のフィルタ回路は、前記配電回路の他の夫々のフィルタ回路とは異なり、前記Ｎ個の基準レギュレーション回路は、共通のレギュレータを共有して、それらが単一のレギュレーション動作でそれらの大域的基準ノードで前記基準信号をレギュレートするようにする［図６（ａ）］、
前記半導体集積回路。
Ｂ７．付記Ｂ２乃至Ｂ６のうちいずれかに記載の半導体集積回路［２］であって、
前記演算ユニットは、異なる演算ユニットがそれらの各々の一連のＮ個の演算において同じ時点で異なる段階にあるように、タイムインターリーブ方式でそれらの各々の一連の演算を実行するよう構成される、
前記半導体集積回路。
Ｂ８．付記Ｂ１乃至Ｂ７のうちいずれかに記載の半導体集積回路［２］であって、
２からＮまでのＸの各値について、Ｘ番目の耐雑音性レベルはＸ－１番目の耐雑音性レベルよりも低い、
前記半導体集積回路。
Ｂ９．付記Ｂ１乃至Ｂ８のうちいずれかに記載の半導体集積回路［２］であって、
前記Ｎ個の演算の夫々は、お互いに異なる第１乃至第Ｎの雑音注入レベルの中の対応する雑音注入レベルを有し、各雑音注入レベルは、関連する演算が関連する局所的基準ノードでの用いられる基準信号に注入する雑音のレベルであり、
任意に、２からＮまでのＸの各値について、Ｘ番目の雑音注入レベルはＸ－１番目の雑音注入レベルよりも低い、
前記半導体集積回路。
Ｂ１０．付記Ｂ１乃至Ｂ９のうちいずれかに記載の半導体集積回路［２］であって、
Ｎは、２又は３又は４に等しい、
前記半導体集積回路。
Ｂ１１．付記Ｂ１乃至Ｂ１０のうちいずれかに記載の半導体集積回路［２＋３］であって、
夫々の演算ユニットについて、
前記一連の演算は、Ｘが１からＮまで大きくなる順序で前記Ｎ個の演算を実行することを含み、
前記スイッチング回路は、前記演算回路の基準信号入力ノードを前記第１乃至第Ｎの局所的基準ノードへ夫々接続する第１乃至第Ｎのスイッチを有し、
１からＮ－１までのＸの各値について、前記制御回路は、Ｘ番目のスイッチをオンして、Ｘ番目の演算のためにＸ番目の局所的基準ノードで供給される基準信号を前記演算回路の前記基準信号入力ノードに供給し、次いで、前記Ｘ番目のスイッチをオフし且つＸ＋１番目のスイッチをオンして、Ｘ＋１番目の演算のためにＸ＋１番目の局所的基準ノードで供給される基準信号を代わりに前記演算回路の前記基準信号入力ノードに供給するよう構成され、
前記スイッチは、１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチがオフされ且つ前記Ｘ＋１番目のスイッチがオンされる場合に、前記基準ノードから前記演算回路の前記基準信号入力ノードに注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように、お互いに対してサイジングされる、
前記半導体集積回路。
Ｂ１２．付記Ｂ１１に記載の半導体集積回路［２＋３］であって、
前記スイッチは夫々、少なくとも１つのＭＯＳＦＥＴトランジスタを用いて実装され、
前記ＭＯＳＦＥＴトランジスタのチャネル幅及び長さは、前記注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように設定される、
前記半導体集積回路。
Ｂ１３．付記Ｂ１２に記載の半導体集積回路［２＋３］であって、
前記局所的基準ノードで供給される前記基準信号は、お互いに略同じ電圧レベルを有し、
１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチをオフし且つ前記Ｘ＋１番目のスイッチをオンするよう前記ＭＯＳＦＥＴトランジスタのゲート端子で供給されるスイッチング信号は、お互いの間で同じポテンシャル差を有する高電圧レベル及び低電圧レベルの間で切り替わり、
前記スイッチは、お互いに同じ数及び配置のＭＯＳＦＥＴトランジスタを有し、
前記ＭＯＳＦＥＴトランジスタのチャネル幅及び長さは、１からＮまでのＸの各値について、前記Ｘ番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのゲートキャパシタンスＣｇｓが、前記Ｘ＋１番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのゲートキャパシタンスＣｇｓ及びＣｇｄの和に等しいように設定される、
前記半導体集積回路。
Ｂ１４．付記Ｂ１３に記載の半導体集積回路［２＋３］であって、
前記ＭＯＳＦＥＴトランジスタの夫々についてのゲートキャパシタンスＣｇｓ及びＣｇｄは等しく、
前記ＭＯＳＦＥＴトランジスタのチャネル長さはお互いに同じであり、
前記ＭＯＳＦＥＴトランジスタのチャネル幅は、前記注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように設定される、
前記半導体集積回路。
Ｂ１５．付記Ｂ１４に記載の半導体集積回路［２＋３］であって、
１からＮまでのＸの各値について、前記Ｘ番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのチャネル幅は、Ｘ＋１番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのチャネル幅のサイズの２倍である、
前記半導体集積回路。
Ｂ１６．付記Ｂ３乃至Ｂ１５のいずれかに記載の半導体集積回路［２＋１及び２＋３＋１］であって、
夫々の前記演算ユニットは、第１乃至第Ｎの局所的レギュレーション回路を有し、
Ｘの各値について、Ｘ番目の基準レギュレーション回路は、Ｘ番目の局所的レギュレーション回路を有し、
Ｘの各値について、夫々のＸ番目の局所的レギュレーション回路は、前記Ｘ番目の基準レギュレーション回路から制御信号を受信するよう接続された入力端子を備え、該受信された制御信号に基づき関連するＸ番目の局所的基準ノードで基準信号をレギュレートするよう構成され、
Ｘの各値について、夫々のＸ番目の局所的レギュレーション回路の前記入力端子は、比較的少量の電流が前記Ｘ番目の基準レギュレーション回路から前記入力端子によって引き込まれるように高い入力インピーダンスを有し、
Ｘの各値について、夫々のＸ番目の局所的レギュレーション回路は、比較的多量の電流を電圧源から引き込み、その電流を、関連する前記演算回路へ関連する前記Ｘ番目の局所的基準ノードで供給するよう構成される、
前記半導体集積回路。
Ｂ１７．付記Ｂ１６に記載の半導体集積回路［２＋１及び２＋３＋１］であって、
夫々の演算ユニットについて及びＸの各値について、前記Ｘ番目の局所的レギュレーション回路は、前記比較的多量の電流を前記電圧源から引き込み、その電流を、関連する前記演算回路へ前記Ｘ番目の局所的基準ノードで供給して、前記Ｘ番目の局所的基準ノードから前記演算回路によって引き込まれる電流の一部が、Ｘ番目の大域的基準ノードからよりむしろ前記Ｘ番目の局所的レギュレーション回路によって前記電圧源から供給されるようにするよう構成される、
前記半導体集積回路。
Ｂ１８．付記Ｂ１６又はＢ１７に記載の半導体集積回路［２＋１及び２＋３＋１］であって、
夫々の演算ユニットについて及びＸの各値について、
前記Ｘ番目の局所的レギュレーション回路は、ソースフォロワ又はエミッタフォロワトランジスタとして構成されたトランジスタを有し、
前記Ｘ番目の局所的レギュレーション回路の前記入力端子は、前記ソースフォロワ又はエミッタフォロワトランジスタのゲート又はベース端子であり、
前記Ｘ番目の局所的レギュレーション回路は、前記比較的多量の電流を前記ソースフォロワ又はエミッタフォロワトランジスタのソース又はエミッタ端子から前記演算回路へ供給するよう構成される、
前記半導体集積回路。
Ｂ１９．付記Ｂ３乃至Ｂ１８のうちいずれかに記載の半導体集積回路［２＋４，２＋１＋４及び２＋３＋１＋４］であって、
各配電回路は、前記演算ユニットの夫々の関連する局所的基準ノードを、関連する大域的基準ノードへ、各々の独立した信号パスを介して接続するよう構成され、
各信号パスは、それに沿って接続されたフィルタ回路を有する、
前記半導体集積回路。
Ｂ２０．付記Ｂ１９に記載の半導体集積回路［２＋４，２＋１＋４及び２＋３＋１＋４］であって、
局所的デカップリングキャパシタが、前記局所的基準ノードの夫々又は１つ以上で接続される、
前記半導体集積回路。
Ｂ２１．付記Ｂ１９又はＢ２０に記載の半導体集積回路［２＋４，２＋１＋４及び２＋３＋１＋４］であって、
前記大域的基準ノードへ接続された大域的デカップリングキャパシタを有する
前記半導体集積回路。
Ｂ２２．付記Ｂ１９乃至Ｂ２１のうちいずれかに記載の半導体集積回路［２＋４，２＋１＋４及び２＋３＋１＋４］であって、
各フィルタ回路は、抵抗として実装される、
前記半導体集積回路。
Ｂ２３．付記Ｂ２２に記載の半導体集積回路［２＋４，２＋１＋４及び２＋３＋１＋４］であって、
前記抵抗は、並列に及び／又は直列に接続された１つ以上の抵抗器を有する、
前記半導体集積回路。
Ｂ２４．付記Ｂ２３に記載の半導体集積回路［２＋４，２＋１＋４及び２＋３＋１＋４］であって、
各抵抗器は、その線形領域で動作するよう構成されたＭＯＳＦＥＴトランジスタとして実装される、
前記半導体集積回路。
Ｂ２５．付記Ｂ１９乃至Ｂ２４のうちいずれかに記載の半導体集積回路［２＋４，２＋１＋４及び２＋３＋１＋４］であって、
前記独立した信号パスは、
前記大域的基準ノードと関連する前記局所的基準ノードとの間で所与の雑音周波数帯域幅にわたってお互いから電気的に切り離され、且つ／あるいは
前記大域的基準ノードと関連する前記局所的基準ノードとの間でお互いから電気的に分離される、
前記半導体集積回路。
Ｂ２６．付記Ｂ１乃至Ｂ２５のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算は、前記用いられる基準信号における雑音のレベルに依存した結果を生成し、且つ／あるいは
夫々の前記演算は、データ信号及び前記用いられる基準信号に依存した結果を生成する、
前記半導体集積回路。
Ｂ２７．付記Ｂ１乃至Ｂ２６のうちいずれかに記載の半導体集積回路［いずれか］であって、
前記基準信号は電圧信号であり、且つ／あるいは
前記基準信号は、お互いに略同じ大きさを有する、
前記半導体集積回路。
Ｂ２８．付記Ｂ１乃至Ｂ２７のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算は、１つ以上のサブ演算を含む、
前記半導体集積回路。
Ｂ２９．付記Ｂ１乃至Ｂ２８のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算ユニットは、逐次比較型ＡＤＣユニットであり、
夫々の前記演算は、１つ以上の比較演算を有し、且つ／あるいは、夫々の前記演算ユニットは、非バイナリ変換を実行するよう構成される、
前記半導体集積回路。
Ｂ３０．付記Ｂ１乃至Ｂ２９のうちいずれかに記載の半導体集積回路［いずれか］であって、
アナログ－デジタル変換器である
前記半導体集積回路。
Ｂ３１．付記Ｂ１乃至Ｂ３０のうちいずれかに記載の半導体集積回路［いずれか］を有するアナログ－デジタル変換器。
Ｃ：発明３（Ｔ３）
Ｃ１．Ｎが２以上の整数であるとして、演算回路、スイッチング回路及び第１乃至第Ｎの局所的基準ノードを有し、前記演算回路が、対応する基準信号に夫々依存した一連の第１乃至第Ｎの演算を実行するよう動作可能である、演算ユニットと、
前記Ｎ個の局所的基準ノードで第１乃至第Ｎの各々の基準信号を供給するよう接続された基準レギュレーション回路と、
制御回路と
を有し、
Ｘは、１からＮをとる整数変数であり、
前記制御回路は、前記演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路を制御するよう構成され、
前記一連の演算は、Ｘが１からＮまで大きくなる順序で前記Ｎ個の演算を実行することを含み、
前記スイッチング回路は、前記演算回路の基準信号入力ノードを前記第１乃至第Ｎの局所的基準ノードへ夫々接続する第１乃至第Ｎのスイッチを有し、
１からＮ－１までのＸの各値について、前記制御回路は、Ｘ番目のスイッチをオンして、Ｘ番目の演算のためにＸ番目の局所的基準ノードで供給される基準信号を前記演算回路の前記基準信号入力ノードに供給し、次いで、前記Ｘ番目のスイッチをオフし且つＸ＋１番目のスイッチをオンして、Ｘ＋１番目の演算のためにＸ＋１番目の局所的基準ノードで供給される基準信号を代わりに前記演算回路の前記基準信号入力ノードに供給するよう構成され、
前記スイッチは、１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチがオフされ且つ前記Ｘ＋１番目のスイッチがオンされる場合に、前記基準ノードから前記演算回路の前記基準信号入力ノードに注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように、お互いに対してサイジングされる、
半導体集積回路［３］。
Ｃ２．付記Ｃ１に記載の半導体集積回路［３］であって、
前記スイッチは夫々、少なくとも１つのＭＯＳＦＥＴトランジスタを用いて実装され、
前記ＭＯＳＦＥＴトランジスタのチャネル幅及び長さは、前記注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように設定される、
前記半導体集積回路。
Ｃ３．付記Ｃ２に記載の半導体集積回路［３］であって、
前記局所的基準ノードで供給される前記基準信号は、お互いに略同じ電圧レベルを有し、
１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチをオフし且つ前記Ｘ＋１番目のスイッチをオンするよう前記ＭＯＳＦＥＴトランジスタのゲート端子で供給されるスイッチング信号は、お互いの間で同じポテンシャル差を有する高電圧レベル及び低電圧レベルの間で切り替わり、
前記スイッチは、お互いに同じ数及び配置のＭＯＳＦＥＴトランジスタを有し、
前記ＭＯＳＦＥＴトランジスタのチャネル幅及び長さは、１からＮまでのＸの各値について、前記Ｘ番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのゲートキャパシタンスＣｇｓが、前記Ｘ＋１番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのゲートキャパシタンスＣｇｓ及びＣｇｄの和に等しいように設定される、
前記半導体集積回路。
Ｃ４．付記Ｃ３に記載の半導体集積回路［３］であって、
前記ＭＯＳＦＥＴトランジスタの夫々についてのゲートキャパシタンスＣｇｓ及びＣｇｄは等しく、
前記ＭＯＳＦＥＴトランジスタのチャネル長さはお互いに同じであり、
前記ＭＯＳＦＥＴトランジスタのチャネル幅は、前記注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように設定される、
前記半導体集積回路。
Ｃ５．付記Ｃ４に記載の半導体集積回路［３］であって、
１からＮまでのＸの各値について、前記Ｘ番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのチャネル幅は、Ｘ＋１番目のスイッチの少なくとも１つのＭＯＳＦＥＴトランジスタについてのチャネル幅のサイズの２倍である、
前記半導体集積回路。
Ｃ６．付記Ｃ１乃至Ｃ５のいずれかに記載の半導体集積回路［３］であって、
Ｎは、２又は３又は４に等しい、
前記半導体集積回路。
Ｃ７．付記Ｃ１乃至Ｃ６のいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算は、前記用いられる基準信号における雑音のレベルに依存した結果を生成し、且つ／あるいは
夫々の前記演算は、データ信号及び前記用いられる基準信号に依存した結果を生成する、
前記半導体集積回路。
Ｃ８．付記Ｃ１乃至Ｃ７のうちいずれかに記載の半導体集積回路［いずれか］であって、
前記基準信号は電圧信号であり、且つ／あるいは
前記基準信号は、お互いに略同じ大きさを有する、
前記半導体集積回路。
Ｃ９．付記Ｃ１乃至Ｃ８のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算は、１つ以上のサブ演算を含む、
前記半導体集積回路。
Ｃ１０．付記Ｃ１乃至Ｃ９のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算ユニットは、逐次比較型ＡＤＣユニットであり、
夫々の前記演算は、１つ以上の比較演算を有し、且つ／あるいは、夫々の前記演算ユニットは、非バイナリ変換を実行するよう構成される、
前記半導体集積回路。
Ｃ１１．付記Ｃ１乃至Ｃ１０のうちいずれかに記載の半導体集積回路［いずれか］であって、
アナログ－デジタル変換器である
前記半導体集積回路。
Ｃ１２．付記Ｃ１乃至Ｃ１１のうちいずれかに記載の半導体集積回路［いずれか］を有するアナログ－デジタル変換器。
Ｄ：発明４（Ｔ４）
Ｄ１．局所的基準ノード及び演算回路を夫々有する複数の演算ユニットであり、各演算ユニットがその局所的基準ノードで供給されている基準信号に依存した演算を実行するよう動作可能である、前記複数の演算ユニットと、
大域的基準ノードと、
前記複数の演算ユニットの夫々の前記局所的基準ノードが前記大域的基準ノードへ接続される配電回路と
を有し、
前記配電回路は、前記複数の演算ユニットの夫々の前記局所的基準ノードを前記大域的基準ノードへ各々の独立した信号パスを介して接続するよう構成され、
各信号パスは、それに沿って接続されたフィルタ回路を有する、
半導体集積回路［４］。
Ｄ２．付記Ｄ１に記載の半導体集積回路［４］であって、
局所的デカップリングキャパシタが、前記局所的基準ノードの夫々又は１つ以上で接続される、
前記半導体集積回路。
Ｄ３．付記Ｄ１又はＤ２に記載の半導体集積回路［４］であって、
前記大域的基準ノードへ接続される大域的デカップリングキャパシタを有する
前記半導体集積回路。
Ｄ４．付記Ｄ１乃至Ｄ３のうちいずれかに記載の半導体集積回路［４］であって、
各フィルタ回路が抵抗として実装される、
前記半導体集積回路。
Ｄ５．付記Ｄ４に記載の半導体集積回路［４］であって、
前記抵抗は、並列に及び／又は直列に接続された１つ以上の抵抗器を有する、
前記半導体集積回路。
Ｄ６．付記Ｄ５に記載の半導体集積回路［４］であって、
各抵抗器は、その線形領域で動作するよう構成されたＭＯＳＦＥＴトランジスタとして実装される、
前記半導体集積回路。
Ｄ７．付記Ｄ１乃至Ｄ６のうちいずれかに記載の半導体集積回路［４］であって、
前記独立した信号パスは、
前記大域的基準ノードと関連する前記局所的基準ノードとの間で所与の雑音周波数帯域幅にわたってお互いから電気的に切り離され、且つ／あるいは
前記大域的基準ノードと関連する前記局所的基準ノードとの間でお互いから電気的に分離される、
前記半導体集積回路。
Ｄ８．付記Ｄ１乃至Ｄ７のうちいずれかに記載の半導体集積回路［４］であって、
前記局所的基準ノードで供給される各々の基準信号及び／又は前記大域的基準ノードで供給される基準信号をレギュレートするよう構成された基準レギュレーション回路を有する
前記半導体集積回路。
Ｄ９．付記Ｄ１乃至Ｄ８のいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算は、前記用いられる基準信号における雑音のレベルに依存した結果を生成し、且つ／あるいは
夫々の前記演算は、データ信号及び前記用いられる基準信号に依存した結果を生成する、
前記半導体集積回路。
Ｄ１０．付記Ｄ１乃至Ｄ９のうちいずれかに記載の半導体集積回路［いずれか］であって、
前記基準信号は電圧信号であり、且つ／あるいは
前記基準信号は、お互いに略同じ大きさを有する、
前記半導体集積回路。
Ｄ１１．付記Ｄ１乃至Ｄ１０のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算は、１つ以上のサブ演算を含む、
前記半導体集積回路。
Ｄ１２．付記Ｄ１乃至Ｄ１１のうちいずれかに記載の半導体集積回路［いずれか］であって、
夫々の前記演算ユニットは、逐次比較型ＡＤＣユニットであり、
夫々の前記演算は、１つ以上の比較演算を有し、且つ／あるいは、夫々の前記演算ユニットは、非バイナリ変換を実行するよう構成される、
前記半導体集積回路。
Ｄ１３．付記Ｄ１乃至Ｄ１２のうちいずれかに記載の半導体集積回路［いずれか］であって、
アナログ－デジタル変換器である
前記半導体集積回路。
Ｓ１４．付記Ｄ１乃至Ｄ１３のうちいずれかに記載の半導体集積回路［いずれか］を有するアナログ－デジタル変換器。
１，１０００ ＡＤＣ回路
２，２０ サンプル段
４，４０ サブＡＤＣ段
６，６０ 出力段
９ 大域的基準生成（レギュレーション）ユニット
１０ サブＡＤＣユニット
１２，１２０Ａ～Ｃ 大域的基準グリッド
８０ 大域的基準回路
９０ 大域的基準レギュレーション回路
１００ サブＡＤＣユニット（演算ユニット）
１０２ 演算回路
１０４ 基準信号入力ノード
２２０Ａ～Ｃ 局所的基準グリッド
２３０ スイッチ
２４０Ａ～Ｃ フィルタ
２５０Ａ～Ｃ 局所的レギュレーション回路
２０００ 集積回路
Ｌ 局所的基準ノード

Claims (15)

  1. 大域的基準ノードと、
    配電回路と、
    局所的レギュレーション回路、局所的基準ノード及び演算回路を夫々有する複数の演算ユニットであり、各演算ユニットがその局所的基準ノードで供給されている基準信号に依存した演算を実行するよう動作可能である、前記複数の演算ユニットと、
    前記局所的レギュレーション回路を有し、前記局所的基準ノードで各々の基準信号を供給するよう接続される基準レギュレーション回路と
    を有し、
    前記複数の演算ユニットの夫々について、前記局所的レギュレーション回路は、前記基準レギュレーション回路から制御信号を受信するよう接続された入力端子を備え、該受信された制御信号に基づき前記局所的基準ノードで基準信号をレギュレートするよう構成され、前記局所的レギュレーション回路の前記入力端子は、第１の電流が前記基準レギュレーション回路から前記入力端子によって引き込まれるように高い入力インピーダンスを有し、前記局所的レギュレーション回路は、電流量が前記第１の電流より多い第２の電流を電圧源から引き込み、引き込まれた前記第２の電流を、関連する前記演算回路へ前記局所的基準ノードで供給するよう構成され、
    前記演算回路の前記局所的基準ノードは、前記配電回路を介して前記大域的基準ノードへ接続され、夫々の演算ユニットについて、前記局所的レギュレーション回路は、前記第２の電流を前記電圧源から引き込み、引き込まれた前記第２の電流を、関連する前記演算回路へ前記局所的基準ノードで供給して、前記局所的基準ノードから前記演算回路によって引き込まれる電流の一部が、前記大域的基準ノードからではなく、前記局所的レギュレーション回路によって前記電圧源から供給されるようにするよう構成される、
    半導体集積回路。
  2. 夫々の演算ユニットについて、
    前記局所的レギュレーション回路は、ソースフォロワ又はエミッタフォロワトランジスタとして構成されたトランジスタを有し、
    前記局所的レギュレーション回路の前記入力端子は、前記ソースフォロワ又はエミッタフォロワトランジスタのゲート又はベース端子であり、
    前記局所的レギュレーション回路は、前記ソースフォロワ又はエミッタフォロワトランジスタのソース又はエミッタ端子から前記演算回路へ前記第２の電流を供給するよう構成される、
    請求項１に記載の半導体集積回路。
  3. 各演算ユニットは、Ｎが２以上の整数であるとして、第１乃至第Ｎの前記局所的レギュレーション回路と、第１乃至第Ｎの前記局所的基準ノードとを有し、
    各演算ユニットは、スイッチング回路を有し、
    夫々の演算ユニットについて、前記演算回路は、対応する基準信号に夫々依存した一連の第１乃至第Ｎの演算を実行するよう動作可能であり、前記Ｎ個の演算の夫々は、お互いに異なる第１乃至第Ｎの耐雑音性レベルの中の対応する耐雑音性レベルを有し、
    前記基準レギュレーション回路は、前記複数の演算ユニットの夫々の前記Ｎ個の局所的レギュレーション回路を有し、夫々の演算ユニットについて、そのＮ個の局所的基準ノードで第１乃至第Ｎの各々の別個の基準信号を供給するよう接続され、
    当該半導体集積回路は、制御回路を有し、
    Ｘは、１からＮをとる整数変数であり、
    前記制御回路は、前記演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路を制御するよう構成され、
    各耐雑音性レベルは、前記Ｎ個の演算のうちの当該耐雑音性レベルに関連する演算で許容可能な前記用いられる基準信号における雑音のレベルである、
    請求項１又は２に記載の半導体集積回路。
  4. 第１乃至第Ｎの前記大域的基準ノードと、
    第１乃至第Ｎの前記配電回路と
    を有し、
    Ｘの各値について、前記演算回路のＸ番目の局所的基準ノードは、Ｘ番目の配電回路を介してＸ番目の大域的基準ノードへ接続される、
    請求項３に記載の半導体集積回路。
  5. 前記基準レギュレーション回路は、第１乃至第Ｎの基準レギュレーション回路を有し、
    前記第１乃至第Ｎの基準レギュレーション回路は、第１乃至第Ｎの大域的レギュレーション回路を有し、
    Ｘの各値について、Ｘ番目の基準レギュレーション回路は、前記演算ユニットのＸ番目の局所的レギュレーション回路を有し、
    Ｘの各値について、Ｘ番目の基準レギュレーション回路は、Ｘ番目の局所的基準ノードで供給される各々の基準信号と、Ｘ番目の大域的基準ノードで供給される基準信号とをレギュレートするよう構成される、
    請求項４に記載の半導体集積回路。
  6. 前記Ｎ個の基準レギュレーション回路は、それらの基準信号をお互いから独立してレギュレートするよう構成され、あるいは
    前記Ｎ個の配電回路は夫々が、それらの局所的基準ノードをそれらの大域的基準ノードへ各々のフィルタ回路を介して接続し、前記Ｎ個の配電回路のうちの各配電回路におけるフィルタ回路は、当該配電回路以外の前記Ｎ個の配電回路のうちの他の配電回路の夫々におけるフィルタ回路とは異なり、前記Ｎ個の基準レギュレーション回路は、共通のレギュレータを共有して、それらが単一のレギュレーション動作でそれらの大域的基準ノードで前記基準信号をレギュレートするようにする、
    請求項５に記載の半導体集積回路。
  7. 前記演算ユニットは、異なる演算ユニットがそれらの各々の一連のＮ個の演算において同じ時点で異なる段階にあるように、タイムインターリーブ方式でそれらの各々の一連の演算を実行するよう構成される、
    請求項３乃至６のうちいずれか一項に記載の半導体集積回路。
  8. Ｘ番目の耐雑音性レベルは、２からＮまでのＸの各値についてＸ－１番目の耐雑音性レベルよりも低い、
    請求項３乃至７のうちいずれか一項に記載の半導体集積回路。
  9. 前記Ｎ個の演算の夫々は、お互いに異なる第１乃至第Ｎの雑音注入レベルの中の対応する雑音注入レベルを有し、各雑音注入レベルは、関連する演算が関連する局所的基準ノードでの用いられる基準信号に注入する雑音のレベルであり、
    Ｘ番目の雑音注入レベルは、２からＮまでのＸの各値についてＸ－１番目の雑音注入レベルよりも低い、
    請求項３乃至８のうちいずれか一項に記載の半導体集積回路。
  10. 夫々の演算ユニットについて、
    前記一連の演算は、Ｘが１からＮまで大きくなる順序で前記Ｎ個の演算を実行することを含み、
    前記スイッチング回路は、前記演算回路の基準信号入力ノードを前記第１乃至第Ｎの局所的基準ノードへ夫々接続する第１乃至第Ｎのスイッチを有し、
    １からＮ－１までのＸの各値について、前記制御回路は、Ｘ番目のスイッチをオンして、Ｘ番目の演算のためにＸ番目の局所的基準ノードで供給される基準信号を前記演算回路の前記基準信号入力ノードに供給し、次いで、前記Ｘ番目のスイッチをオフし且つＸ＋１番目のスイッチをオンして、Ｘ＋１番目の演算のためにＸ＋１番目の局所的基準ノードで供給される基準信号を代わりに前記演算回路の前記基準信号入力ノードに供給するよう構成され、
    前記スイッチは、１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチがオフされ且つ前記Ｘ＋１番目のスイッチがオンされる場合に、前記局所的基準ノードから前記演算回路の前記基準信号入力ノードに注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように、お互いに対して所定のサイズ比を有する、
    請求項３乃至９のうちいずれか一項に記載の半導体集積回路。
  11. 各配電回路は、前記演算ユニットの夫々の関連する局所的基準ノードを、関連する大域的基準ノードへ、各々の独立した信号パスを介して接続するよう構成され、
    各信号パスは、それに沿って接続されたフィルタ回路を有する、
    請求項１乃至１０のうちいずれか一項に記載の半導体集積回路。
  12. 局所的デカップリングキャパシタが、前記局所的基準ノードの夫々又は１つ以上で接続され、
    大域的デカップリングキャパシタが、夫々の大域的基準ノードで接続される、
    請求項１乃至１１のうちいずれか一項に記載の半導体集積回路。
  13. Ｎが２以上の整数であるとして、演算回路、スイッチング回路及び第１乃至第Ｎの局所的基準ノードを有し、前記演算回路が、対応する基準信号に夫々依存した一連の第１乃至第Ｎの演算を実行するよう動作可能であり、前記Ｎ個の演算の夫々が、お互いに異なる第１乃至第Ｎの耐雑音性レベルの中の対応する耐雑音性レベルを有する、演算ユニットと、
    前記Ｎ個の局所的基準ノードで第１乃至第Ｎの各々の別個の基準信号を供給するよう接続された基準レギュレーション回路と、
    制御回路と
    を有し、
    Ｘは、１からＮをとる整数変数であり、
    前記制御回路は、前記演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路を制御するよう構成され、
    各耐雑音性レベルは、前記Ｎ個の演算のうちの当該耐雑音性レベルに関連する演算で許容可能な前記用いられる基準信号における雑音のレベルである、
    半導体集積回路。
  14. Ｎが２以上の整数であるとして、演算回路、スイッチング回路及び第１乃至第Ｎの局所的基準ノードを有し、前記演算回路が、対応する基準信号に夫々依存した一連の第１乃至第Ｎの演算を実行するよう動作可能である、演算ユニットと、
    前記Ｎ個の局所的基準ノードで第１乃至第Ｎの各々の基準信号を供給するよう接続された基準レギュレーション回路と、
    制御回路と
    を有し、
    Ｘは、１からＮをとる整数変数であり、
    前記制御回路は、前記演算ユニットのために、その演算回路がそのＸ番目の演算のための基準信号としてそのＸ番目の局所的基準ノードで供給されるＸ番目の基準信号を用いるようにその演算回路をその局所的基準ノードへ選択的に接続するよう、前記Ｎ個の演算が実行される場合にそのスイッチング回路を制御するよう構成され、
    前記一連の演算は、Ｘが１からＮまで大きくなる順序で前記Ｎ個の演算を実行することを含み、
    前記スイッチング回路は、前記演算回路の基準信号入力ノードを前記第１乃至第Ｎの局所的基準ノードへ夫々接続する第１乃至第Ｎのスイッチを有し、
    １からＮ－１までのＸの各値について、前記制御回路は、Ｘ番目のスイッチをオンして、Ｘ番目の演算のためにＸ番目の局所的基準ノードで供給される基準信号を前記演算回路の前記基準信号入力ノードに供給し、次いで、前記Ｘ番目のスイッチをオフし且つＸ＋１番目のスイッチをオンして、Ｘ＋１番目の演算のためにＸ＋１番目の局所的基準ノードで供給される基準信号を代わりに前記演算回路の前記基準信号入力ノードに供給するよう構成され、
    前記スイッチは、１からＮ－１までのＸの各値について、前記Ｘ番目のスイッチがオフされ且つ前記Ｘ＋１番目のスイッチがオンされる場合に、前記局所的基準ノードから前記演算回路の前記基準信号入力ノードに注入される電荷の正味量を制限する又は最小限にする又は０まで減らすように、お互いに対して所定のサイズ比を有する、
    半導体集積回路。
  15. 半導体集積回路であって、
    局所的基準ノード及び演算回路を夫々有する複数の演算ユニットであり、各演算ユニットがその局所的基準ノードで供給されている基準信号に依存した演算を実行するよう動作可能である、前記複数の演算ユニットと、
    大域的基準ノードと、
    前記複数の演算ユニットの夫々の前記局所的基準ノードが前記大域的基準ノードへ接続される配電回路と
    を有し、
    前記配電回路は、前記複数の演算ユニットの夫々の前記局所的基準ノードを前記大域的基準ノードへ各々の独立した信号パスを介して接続するよう構成され、
    各信号パスは、それに沿って接続されたフィルタ回路を有し、
    局所的デカップリングキャパシタが、前記局所的基準ノードの夫々又は１つ以上で接続され、
    大域的デカップリングキャパシタが、前記大域的基準ノードで接続され、
    当該半導体集積回路は、前記局所的基準ノードで供給される各々の基準信号及び前記大域的基準ノードで供給される基準信号をレギュレートするよう構成された基準レギュレーション回路を有する、
    半導体集積回路。
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