JP7071226B2 - アナログデジタル変換器 - Google Patents

Description

本発明は、アナログデジタル変換器、半導体装置、及び電圧信号発生方法に関し、例えば微小電圧発生回路を含むアナログデジタル変換器、そのようなアナログデジタル変換器を含む半導体装置、及び微小電圧発生回路における電圧信号発生方法に関する。

特許文献１は、ΔΣアナログデジタル変換器（ＡＤＣ：Analog to Digital Converter）において量子化誤差を補正するために用いられるディザ回路を開示する。特許文献１に記載のディザ回路は、複数の相補信号対を発生するディザ発生回路と、複数の相補信号対から複数のディザ信号を生成してアナログ入力信号に加算するディザ注入回路とを有する。ディザ注入回路は、複数の相補信号対ごとに備えられた容量を有する。ディザ発生回路はディザ注入回路のスイッチを制御し、ディザ注入回路は選択された容量分をディザとしてΔΣＡＤＣに入力する。このとき、ディザ発生回路は、ディザ周波数に応じて使用する容量を選択する。ディザ注入回路が有する容量は、アナログ入力信号のサンプリングに用いられるサンプリング容量に比べて十分に小さく、例えばサンプリング容量の１／１０以下である。

特許第４７６３６４４号公報

昨今、ΔΣＡＤＣの高速化や電力の削減のため、ΔΣＡＤＣにおいてアナログ入力信号のサンプリングに用いられるサンプリング容量は、その容量値が小さくなる傾向にある。ディザ回路に用いられるディザ容量は、サンプリング容量との比で決まるため、サンプリング容量の低容量化に合わせてディザ容量の容量値も小さくなってきている。一方で、ディザ電圧の精度を高くするために、ディザ容量の容量値には、高い精度が要求される。しかしながら、容量値が小さくかつ精度の良い容量を実現することは困難であるという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、アナログデジタル変換器は、積分される信号に重畳される加算電圧を生成するディザ回路を含む。ディザ回路は、複数のキャパシタを含むキャパシタ回路と、キャパシタ回路のキャパシタンスを、複数のキャパシタのうちでキャパシタンスが最大のキャパシタのキャパシタンスよりも小さなキャパシタンスに制御しつつ、キャパシタ回路に加算電圧を生成させる制御回路とを有する。

前記一実施の形態によれば、微小容量を高い精度で実現できる。

実施形態１に係るアナログデジタル変換器を示すブロック図。 ディザ回路の構成例を示すブロック図。 動作手順を示すフローチャート。 初期化時のディザ回路を示すブロック図。 サンプリング期間におけるディザ回路を示すブロック図。 積分期間におけるディザ回路を示すブロック図。 サンプリング期間におけるディザ回路を示すブロック図。 積分期間におけるディザ回路を示すブロック図。 各部の動作波形例を示すタイミングチャート。 実施形態２に係るアナログデジタル変換器で用いられるディザ回路を示すブロック図。 実施形態２における動作手順を示すフローチャート。 サンプリング時のディザ回路を示すブロック図。 電荷分配時のディザ回路を示すブロック図。 積分期間におけるディザ回路を示すブロック図。 サンプリング時のディザ回路を示すブロック図。 各部の動作波形例を示すタイミングチャート。 （ａ）及び（ｂ）は、容量の形成に用いられる平板電極を示す上面図。 （ａ）及び（ｂ）は、配線間容量の形成に用いられる配線を示す上面図。

実施の形態の説明に先立って、本発明者が検討した事項を説明する。システムの高速化に伴い、ΔΣＡＤＣの動作速度の高速化の要求がある。ΔΣＡＤＣの動作速度を高速化するためには、ΔΣＡＤＣにおいてアナログ入力信号のサンプリングに用いられるサンプリング容量を小さくし、サンプリング容量への充放電の速度を向上させる必要がある。

ΔΣＡＤＣでは、アナログ入力信号が０近傍の場合に定常状態になり、デジタル出力信号が一定値となる現象がおきる。この現象を回避するために、ディザ回路が用いられる。ディザ回路は、微小電圧信号であるディザ信号をアナログ入力信号に重畳し、定常状態から抜け出すことを可能とする。ディザ回路を用いてアナログ入力信号にディザ信号を重畳することで、ΔΣＡＤＣの精度を向上させることができる。

ディザ信号は微小振幅が必要なため、ディザ回路には、微小電圧を生成するための微小な容量が必要となる。ディザ信号は、ノイズ源ともなるため、ディザ回路が生成するディザ信号は、アナログ入力信号に対して最小かつ適切な振幅とする必要がある。ディザ回路の容量は、サンプリング容量と比較して、例えば数十分の１、或いは数百分の１の容量値のオーダーで設計される。

容量を高い精度で設計するためには、ローカルばらつきを小さくする必要がある。しかしながら、ローカルばらつきは、製造工程やプロセスに依存して決まっており、必要とされる容量が小さくなるほど、ローカルばらつきの影響が大きく見える。また、自動車向けのデバイスなどは、高耐圧で動作する回路ブロックが含まれるため、微細プロセスを使えない場合がある。大きなプロセスとなると、加工精度もプロセスに応じて粗くなる傾向にある。このため、自動車向けのデバイスなどでは、精度の良い微小容量値の設計が困難となる。

ここで、半導体装置に形成される容量の容量値と製造ばらつきとの関係を説明する。まず、平行平板電極を絶縁体を介して相互に対向させることで容量が形成される場合を考える。図１７（ａ）及び（ｂ）は、容量の形成に用いられる電極を上から見た図である。図１７（ａ）は、ある容量値Ｃ１を実現するために形成される平行平板電極２００を示し、（ｂ）はＣ１の４倍の容量値Ｃ４を実現するために形成される平行平板電極３００を示す。図１７（ａ）に示すように、平行平板電極２００のｘ方向の長さはｘで、ｙ方向の長さはｙであるとする。また、図１７（ｂ）に示すように、平行平板電極３００のｘ方向の長さは２ｘで、ｙ方向の長さは２ｙであるとする。

製造ばらつきは、プロセスに応じて決まり、形成する平行平板電極のサイズが小さくても大きくても、製造ばらつき分の大きさの変動は同じとなる。製造ばらつき分の大きさの変動をΔｘ及びΔｙで表すと、平行平板電極２００のｘ方向の長さはｘ＋Δｘとなり、ｙ方向の長さはｙ＋Δｙとなる。また、平行平板電極３００のｘ方向の長さは２ｘ＋Δｘとなり、ｙ方向の長さは２ｙ＋Δｙとなる。

平行平板電極２００を絶縁体を介して距離Ｌで対向させた場合の容量値Ｃ１は、ε０を真空の誘電率とし、εｓを絶縁体の比誘電率として、係数ＡをＡ＝ε０εｓ／Ｌと定義した場合、下記式
Ｃ１＝Ａ（ｘ＋Δｘ）（ｙ＋Δｙ）＝Ａ（ｘｙ＋ｘΔｙ＋ｙΔｘ＋ΔｘΔｙ）
で表される。一方、平行平板電極３００を絶縁体を介して距離Ｌで対向させた場合の容量値Ｃ４は、下記式
Ｃ４＝Ａ（２ｘ＋Δｘ）（２ｙ＋Δｙ）＝Ａ｛４ｘｙ＋２（ｘΔｙ＋ｙΔｘ）＋ΔｘΔｙ｝
で表される。

平行平板電極３００を用いて形成した容量を４つ直列に接続した場合、合成容量は元の容量の１／４となり、製造ばらつきを考慮しなければ、平行平板電極２００を用いて形成した容量と同じになる。変動ばらつきを考慮する場合、上記式で表される容量値Ｃ４を有する容量を４つ直列に接続した場合の合成容量は、下記式
Ｃ４／４＝Ａ｛ｘｙ＋（ｘΔｙ＋ｙΔｘ）／２＋ΔｘΔｙ／４）
で表される。上記合成容量と上記容量値Ｃ１とを比較すると、大きなサイズの平行平板電極３００を用いて形成した容量を４つ直列に接続した場合、小さなサイズの平行平板電極２００を用いて容量を形成する場合に比べて、変動ばらつき分の大きさの変動Δｘ及びΔｙの影響を低減できていることが分かる。

次いで、半導体装置の同じ配線層において、例えば櫛歯状に形成した配線を互いに対向させることで容量（配線間容量）が形成される場合を考える。図１８（ａ）及び（ｂ）は、配線間容量を形成する配線を上から見た図である。図１８（ａ）は、容量値Ｃ１の配線間容量を実現する配線を示し、（ｂ）はＣ１の４倍の容量値Ｃ４の配線間容量を実現する配線を示す。ここでは、説明簡略化のために、同じ配線層で互いに対向する２つの配線により容量値Ｃ１及び容量値Ｃ４が実現されるものとする。

図１８（ａ）に示すように、容量値Ｃ１の配線間容量を形成する２つの配線２０１及び２０２のｙ方向の長さはｙであり、これら配線は互いに距離ｘだけ離れて形成されているとする。製造ばらつきを考えると、配線２０１及び２０２のｙ方向の長さはｙ＋Δｙであり、配線間の距離はｘ＋Δｘとなる。また、図１８（ｂ）に示すように、容量値Ｃ４の配線間容量を形成する２つの配線３０１及び３０２のｙ方向の長さは４ｙであり、これら配線は互いに距離ｘだけ離れて形成されているとする。製造ばらつきを考慮すると、配線３０１及び３０２のｙ方向の長さは４ｙ＋Δｙであり、配線間の距離はｘ＋Δｘである。

２つの配線２０１及び２０２の厚みをｚとし、ε０を真空の誘電率とし、εｓを絶縁体の比誘電率として、係数ＢをＢ＝ε０εｓ×ｚと定義した場合、配線２０１及び２０２により形成される配線間容量の容量値Ｃ１は、下記式
Ｃ１＝Ｂ（ｙ＋Δｙ）／（ｘ＋Δｘ）
で表される。一方、配線３０１及び３０２により形成される配線間容量の容量値Ｃ４は、下記式
Ｃ４＝Ｂ（４ｙ＋Δｙ）／（ｘ＋Δｘ）
で表される。

配線３０１及び３０２により形成される配線間容量を４つ直列に接続した場合、合成容量は元の容量の１／４となり、製造ばらつきを考慮しなければ、配線２０１及び２０２により形成される配線間容量と同じになる。変動ばらつきを考慮する場合、上記式で表される容量値Ｃ４を有する容量を４つ直列に接続した場合の合成容量は、下記式
Ｃ４／４＝Ｂ（ｙ＋Δｙ／４）／（ｘ＋Δｘ）
で表される。上記合成容量と上記容量値Ｃ１とを比較すると、大きなサイズの配線３０１及び３０２を用いて形成した配線間容量を４つ直列に接続した場合、小さなサイズの配線２０１及び２０２を用いて配線間容量を形成する場合に比べて、変動ばらつき分の大きさの変動Δｘ及びΔｙの影響を低減できていることが分かる。

例えば、車載アナログ用のデバイスは、数１０Ｖの耐電圧が要求され、プロセス上の課題として、微細で精度の良い容量の作成が難しい。具体的に、特許文献１に記載されるディザ注入回路に含まれる複数のディザ容量Ｃｄ１～Ｃｄｊのそれぞれを、微小容量値で、かつ精度よく設計することは難しい。場合によっては、プロセス上で規定されている最小容量値の制限により、所望の微小容量値を実現できない場合もある。

仮に、所望の微小容量値を、最小容量値近傍で設計できたとしても、上記したように、ローカルばらつきに起因して、所望の微小容量値を高い精度で実現することは難しい。ディザ容量を所望の微小容量値に調整するために、トリミングなどを行う場合もあるが、トリミング用の容量値の作成方法の課題や、トリミング用の容量値ができたとしてもテストコストが増大するなどの問題点がある。本発明者は、このような検討を行った結果、下記の実施の形態を想到するに至った。

以下、図面を参照しつつ、上記課題を解決するための手段を適用した実施形態を詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、又はその他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、又はそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、何れかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスク）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ（Read Only Memory）ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、及び半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の優先通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクション又は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、又は補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、又は位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

［実施形態１］
図１は、実施形態１に係るアナログデジタル変換器を示す。アナログデジタル変換器１０は、サンプリング容量２０、可変容量回路（ディザ容量）３０、アンプ４０、積分容量５０、及び量子化器６０を有する。図１において、アナログデジタル変換器１０は、差動信号で動作するアナログデジタル変換器として構成されており、各要素を、アナログ入力信号ＡＩＮＰ側と、アナログ入力信号ＡＩＮＮ側との双方に有する。アナログデジタル変換器１０は、例えばＭＣＵ（Micro Controller Unit）などの半導体装置に搭載される。

アナログデジタル変換器１０は、ΔΣ型のアナログデジタル変換器として構成される。量子化器６０は、入力信号を０又は１に量子化し、量子化信号ＰＤＭを出力する。サンプリング容量２０、並びにスイッチＳＷＡＩＮ、ＳＷＶＲＰ、及びＳＷＶＲＮは、スイッチトキャパシタ型のサンプリング回路を構成する。サンプリング回路は、アナログ入力信号をサンプリングし、サンプリングしたアナログ入力信号と、量子化信号ＰＤＭに応じたフィードバック信号との差分を差分信号として出力する。

可変容量回路３０並びにスイッチＳＷ１１及びＳＷ１２は、微小な電圧信号を発生する電圧信号発生回路（微小電圧発生回路）を構成する。アナログデジタル変換器１０において、微小電圧発生回路は、サンプリング回路が出力する差分信号に加算電圧（ディザ電圧）を重畳するディザ回路として用いられる。アンプ４０及び積分容量５０は、ディザ電圧が重畳された差分信号を積分する積分回路を構成する。

サンプリング容量２０の一端（入力側）は、スイッチＳＷＡＩＮを介してアナログ入力信号ＡＩＮＰに接続され、スイッチＳＷＶＲＰ及びＳＷＶＲＮを介して基準電圧ＶＲＰ及びＶＲＮに接続される。サンプリング容量２０の他端（出力側）は、スイッチＳＷ１０を介して基準電圧ＶＡ３に接続され、スイッチＳＷ９を介してアンプ４０及び積分容量５０に接続される。

また、可変容量回路３０の一端（入力側）は、スイッチ（電圧切替えスイッチ）ＳＷ１１及びＳＷ１２を介して基準電圧ＶＡ１及びＶＡ２に接続される。可変容量回路３０の他端（出力側）は、サンプリング容量２０の出力側に接続されている。可変容量回路３０は、ディザを制御する周波数や周辺環境に応じて容量値が調整可能となるように、容量値が切替え可能に構成されている。可変容量回路３０の容量値は、例えばサンプリング容量２０の容量値の１／１０以下、或いは１／１００以下の値に設定される。

アナログ入力信号ＡＩＮＰは、スイッチＳＷＡＩＮ及びＳＷ１０がオンに制御され、スイッチＳＷ９がオフに制御された状態で、サンプリング容量２０にサンプリングされる。サンプリング期間において、サンプリング容量２０には、アナログ入力信号ＡＩＮＰと基準電圧ＶＡ３との差の電圧に応じた電荷が蓄積される。このとき、ディザ回路では、スイッチＳＷ１１及びＳＷ１２の何れか一方がオンに制御され、可変容量回路３０には、基準電圧ＶＡ１又はＶＡ２と基準電圧ＶＡ３との差の電圧に応じた電荷が蓄積される。アナログ入力信号ＡＩＮＮ側についても、同様である。

サンプリングが終了すると、スイッチＳＷＡＩＮ及びスイッチＳＷ１０がオフに制御され、スイッチＳＷＶＲＰ又はスイッチＳＷＶＲＮの一方がオンに制御される。スイッチＳＷＶＲＰとスイッチＳＷＶＲＮの何れがオンに制御されるかは、量子化器６０における前回の量子化結果（フィードバック信号）に基づいて決定される。サンプリング容量２０は、サンプリングした信号と、基準電圧ＶＲＰ又はＶＲＮとの差分信号を出力する。また、ディザ回路ではスイッチＳＷ１１及びＳＷ１２のオンとオフが反転され、可変容量回路３０は、ディザ電圧を、サンプリング容量２０が出力する差分信号に加算する。

ここで、基準電圧ＶＡ１及びＶＡ２は、例えば、それぞれ所定の周期で基準電圧ＶＲＰと電圧ＶＲＮとの間で切り替えられる。基準電圧ＶＡ１及びＶＡ２の電圧の切替え周波数は、ディザ周波数とも呼ばれる。基準電圧ＶＡ１が基準電圧ＶＲＰのとき、基準電圧ＶＡ２は基準電圧ＶＲＮであり、基準電圧ＶＡ１が基準電圧ＶＲＮのとき、基準電圧ＶＡ２は基準電圧ＶＲＰである。基準電圧ＶＡ３は、例えば基準電圧ＶＲＰと基準電圧ＶＲＮの中間の電圧に設定される。基準電圧ＶＡ３は、基準電圧ＶＲＰと基準電圧ＶＲＮの中間の電圧には限定されず、任意の電圧であってよい。

サンプリング時にサンプリング容量２０及び可変容量回路３０に蓄積された電荷は、オンになったスイッチＳＷ９を通じて積分容量５０に転送される。アンプ４０及び積分容量５０で構成される積分回路は、ディザ電圧が重畳された差分信号を積分し、積分信号を出力する。量子化器６０は、積分回路が出力する積分信号を量子化する。量子化器６０は、例えば所定の電圧と積分信号とを比較し、比較結果に基づいて、積分信号を１ビットの量子化信号ＰＤＭに量子化する。量子化器６０が出力する量子化信号ＰＤＭは１ビットには限定されず、量子化器６０は、複数ビットの量子化信号ＰＤＭを出力してもよい。

［ディザ回路］
図２は、ディザ回路の構成例を示す。図２に示される構成要素は、図１において点線で囲んだ部分の要素に対応する。ディザ回路は、スイッチＳＷ１１及びＳＷ１２と、可変容量回路３０と、制御回路３５とを含む。可変容量回路（キャパシタ回路）３０は、複数のキャパシタを含む。図２の例では、可変容量回路３０は、４つのキャパシタＣ１～Ｃ４を含む。各キャパシタは、半導体装置において、例えば誘電体層を挟んで対向する２つの電極を用いて形成される。あるいは、各キャパシタは、半導体装置において、同一配線層内における配線間容量を用いて形成される。可変容量回路３０は、複数のキャパシタを含んでいればよく、キャパシタの数は４つには限定されない。

可変容量回路３０において、４つのキャパシタＣ１～Ｃ４は、スイッチＳＷ１１及びＳＷ１２に接続される入力ノードと、スイッチＳＷ９に接続される出力ノードとの間に直列に接続される。キャパシタＣ１～Ｃ４のキャパシタンスは相互に等しくてもよいし、異なっていてもよい。可変容量回路３０において、複数のキャパシタＣ１～Ｃ４は直列に接続されているため、４つのキャパシタの合成容量は、個々のキャパシタのキャパシタンスよりも小さくなる。

可変容量回路３０は、複数のキャパシタＣ１～Ｃ４の入力ノード側の端子のそれぞれと入力ノードとの間に配置されたスイッチ（容量切替えスイッチ）ＳＷ１、ＳＷ３、ＳＷ５、及び７ＳＷを有する。また、可変容量回路３０は、複数のキャパシタＣ１～Ｃ４の入力ノード側の端子のそれぞれと基準電圧ＶＡ３との間に配置されたスイッチ（初期化用スイッチ）ＳＷ２、ＳＷ４、ＳＷ６、及びＳＷ８を有する。

なお、図２では、スイッチＳＷ２、ＳＷ４、ＳＷ６、及びＳＷ８は、複数のキャパシタＣ１～Ｃ４の入力ノード側の端子と、基準電圧ＶＡ３との間に配置されているが、これには限定されない。スイッチＳＷ２、ＳＷ４、ＳＷ６、及びＳＷ８は、複数のキャパシタＣ１～Ｃ４の入力ノード側の端子と、任意の初期化用電圧との間に配置されていてもよい。例えば、初期化用電圧として基準電圧ＶＡ１又はＶＡ２を用いる場合、スイッチＳＷ２、ＳＷ４、ＳＷ６、及びＳＷ８は、複数のキャパシタＣ１～Ｃ４の入力ノード側の端子と、基準電圧ＶＡ１又はＶＡ２との間に配置されていてもよい。

制御回路３５は、スイッチＳＷ１～ＳＷ１２を制御する。制御回路３５は、サンプリング容量２０（図１を参照）においてアナログ入力信号がサンプリングされるサンプリング期間では、スイッチＳＷ１１及びＳＷ１２の一方をオンにし、他方をオフにする。また、制御回路３５は、サンプリング期間では、スイッチＳＷ９をオフにし、スイッチＳＷ１０をオンにする。制御回路３５は、積分回路において積分が行われる積分期間ではスイッチＳＷ１１及びＳＷ１２の他方をオン、一方をオンにする。また、制御回路３５は、積分期間では、スイッチＳＷ１０をオフにし、スイッチＳＷ９をオンにする。以下では、主に、サンプリング期間においてスイッチＳＷ１１をオンに、スイッチＳＷ１２をオフにする場合を説明する。また、積分期間においてスイッチＳＷ１２をオンに、スイッチＳＷ１１をオフにする場合を説明する。

制御回路３５は、スイッチの制御を通じて、可変容量回路３０のキャパシタンス（合成容量）を変化させる。本実施形態において、制御回路３５は、可変容量回路３０のキャパシタンスを、複数のキャパシタＣ１～Ｃ４のうちでキャパシタンスが最大のキャパシタのキャパシタンス以下のキャパシタに制御しつつ、可変容量回路３０にディザ電圧を生成させる。

特に、本実施形態では、制御回路３５は、直列に接続された複数のキャパシタＣ１～Ｃ４のうち、所定数のキャパシタを用いて可変容量回路３０にディザ電圧を生成させる。制御回路３５は、サンプリング期間では、所定数のキャパシタに所定電圧をサンプリングさせる。より詳細には、制御回路３５は、サンプリング期間では、所定数のキャパシタに、入力ノードから入力される基準電圧ＶＡ１及びＶＡ２の一方と基準電圧ＶＡ３との差電圧をサンプリングさせる。また、制御回路３５は、積分期間において、サンプリングに用いた所定数のキャパシタから、所定電圧に応じた電圧をディザ電圧として出力させる。より詳細には、制御回路３５は、積分期間では、基準電圧ＶＡ１及びＶＡ２の他方とサンプリングした差電圧との差に応じた電圧を、ディザ電圧として出力させる。

制御回路３５は、スイッチＳＷ１、ＳＷ３、ＳＷ５、及びＳＷ７のうち、何れか１つをオンにすることで、ディザ電圧の生成に用いられるキャパシタの数を制御する。例えば、２つのキャパシタを用いてディザ電圧を生成する場合、制御回路３５は、スイッチＳＷ１、ＳＷ３、ＳＷ５、及びＳＷ７のうち、出力ノード側から見て２つ目のキャパシタの入力ノード側の端子に接続されるスイッチＳＷ５をオンにする。制御回路３５は、残りのスイッチをオフにする。

一般に、ｎをディザ電圧の生成に用いられるキャパシタの数を示す整数とした場合、制御回路３５は、サンプリング期間及び積分期間において、複数の容量切替えスイッチのうち、出力ノード側から見てｎ番目のキャパシタの入力ノード側の端子と入力ノードとの間に配置されるスイッチをオンにし、残りのスイッチをオフに制御する。この場合、複数のキャパシタのキャパシタンスが全てＣであれば、ディザ電圧の生成に用いられるキャパシタの合成容量はＣ／ｎとなる。

制御回路３５は、動作開始時に、初期化動作を行い、４つのキャパシタＣ１～Ｃ４に初期電圧を与えてもよい。制御回路３５は、初期化動作において、スイッチＳＷ２、ＳＷ４、ＳＷ６、及びＳＷ８と、スイッチＳＷ１０とをオンにする。これらスイッチがオンになることで、キャパシタＣ１～Ｃ４の入力ノード側の端子、及び出力ノード側の端子の電圧が基準電圧ＶＡ３となる。単純に複数のキャパシタを直列に接続した場合には、キャパシタ間のノードの電位が定まらない問題がある。例えば動作開始時に、キャパシタ間のノードを任意の電圧に接続することで、キャパシタ間のノードの電位を決めることができ、デバイス破壊から守ることができる。

［動作手順］
図３は、動作手順を示す。制御回路３５は、キャパシタＣ１～Ｃ４の電位を初期化する（ステップＡ１）。制御回路３５は、ステップＡ１では、スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、及びＳＷ１０をオンにし、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９、ＳＷ１１、及びＳＷ１２をオフにする。制御回路３５は、初期化を解除するか否かを判断する（ステップＡ２）。制御回路３５は、例えばスイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、及びＳＷ１０をオンにしてから所定時間が経過すると、初期化を解除すると判断する。制御回路３５は、初期化を解除すると判断すると、スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、及びＳＷ１０をオフにする（ステップＡ３）。

図４は、初期化時のディザ回路を示す。スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、及びＳＷ８がオンになることで、隣接するキャパシタ間のノードの電位が基準電圧ＶＡ３となる。このようにすることで、直列に接続された４つのキャパシタＣ１～Ｃ４間のノードに所定の電位を与えることができ、過大な電圧の発生を防止できる。初期化動作では、スイッチＳＷ１１又はＳＷ１２をオンにし、スイッチＳＷ１、ＳＷ３、ＳＷ５、及びＳＷ７をオンにして、４つのキャパシタＣ１～Ｃ４間のノードに基準電圧ＶＡ１又はＶＡ２を与えてもよい。その場合、スイッチＳＷ２、ＳＷ４、ＳＷ６、及びＳＷ８は、省略してもよい。

図３に戻り、制御回路３５は、可変容量回路３０の容量を判断する（ステップＡ４）。制御回路３５は、ステップＡ４では、例えば図２には図示されないレジスタなどを参照し、可変容量回路３０の容量値（キャパシタンス）をＣ／４とするか、Ｃ／３とするか、Ｃ／２とするか、或いはＣとするかを判断する。レジスタには、サンプリング対象のアナログ入力信号の種類や、アナログデジタル変換器１０の使用環境などに応じて、可変容量回路３０をどの容量値で動作させるかを示す情報が格納されているものとする。

制御回路３５は、可変容量回路３０のキャパシタンスをＣ／４にすると判断した場合は、スイッチＳＷ１をオンにする（ステップＡ５）。制御回路３５は、可変容量回路３０のキャパシタンスをＣ／３にすると判断した場合は、スイッチＳＷ３をオンにする（ステップＡ６）。制御回路３５は、可変容量回路３０のキャパシタンスをＣ／２にすると判断した場合は、スイッチＳＷ５をオンにする（ステップＡ７）。制御回路３５は、可変容量回路３０のキャパシタンスをＣにすると判断した場合は、スイッチＳＷ７をオンにする（ステップＡ８）。

制御回路３５は、デジタル信号への変換を実施するか否かを判断する（ステップＡ９）。制御回路３５は、ステップＡ９で変換を実施すると判断した場合、スイッチＳＷ９をオフにし（ステップＡ１０）、スイッチＳＷ１２をオフにし（ステップＡ１１）、スイッチＳＷ１０をオンにし（ステップＡ１２）、スイッチＳＷ１１をオンにする（ステップＡ１３）。このようにすることで、４つのキャパシタＣ１～Ｃ４のうち、所定数のキャパシタに、基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧に応じた電荷が蓄積される。なお、ステップＡ１０からステップＡ１３は、必ずしも図３に示される順序で実施される必要はなく、順番は多少前後してもよい。

制御回路３５は、サンプリング期間が終了するまで待機し、サンプリング期間が終了すると、スイッチＳＷ１１をオフにし（ステップＡ１４）、スイッチＳＷ１０をオフにし（ステップＡ１５）、スイッチＳＷ９をオンにし（ステップＡ１６）、スイッチＳＷ１２をオンにする（ステップＡ１７）。このようにすることで、サンプリング期間において所定数のキャパシタに蓄積された電荷が、オンになったスイッチＳＷ９を通じて積分回路に転送される。ステップＡ１４からステップＡ１７についても、必ずしも図３に示される順序で実施される必要はなく、順番は多少前後してもよい。

制御回路３５は、ステップＡ９に戻り、引き続き変換を実施するか否かを判断する。制御回路３５は、ステップＡ９で変換を実施しないと判断するまで、ステップＡ１０からステップＡ１７を繰り返し実施する。制御回路３５は、ステップＡ９で変換を実施しないと判断した場合は、処理を終了する。

［動作例１］
図５は、可変容量回路３０のキャパシタンスをＣ／４とした場合のサンプリング期間におけるディザ回路を示す。キャパシタンスをＣ／４とする場合、制御回路３５は、図３のステップＡ５でスイッチＳＷ１をオンにする。このとき、スイッチＳＷ３、ＳＷ５、及びスイッチＳＷ７はオフとなっている。制御回路３５は、サンプリング期間において、ステップＡ１０からステップＡ１３で、スイッチＳＷ９及びＳＷ１２をオフにし、スイッチＳＷ１０及びＳＷ１１をオンにする。この場合、４つのキャパシタＣ１～Ｃ４に、基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧がサンプリングされる。４つのキャパシタの合成容量はＣ／４であるため、個々のキャパシタンスの１／４のキャパシタンスを有する１つのキャパシタでサンプリングした場合と同等の電荷が、各キャパシタに蓄積される。

図６は、可変容量回路３０のキャパシタンスをＣ／４とした場合の積分期間におけるディザ回路を示す。制御回路３５は、積分期間において、ステップＡ１４からステップＡ１７で、スイッチＳＷ１０及びＳＷ１１をオフにし、スイッチＳＷ９及びＳＷ１０をオンにする。スイッチＳＷ９がオンになることで、サンプリング期間において４つのキャパシタＣ１～Ｃ４に蓄積された電荷が積分回路に転送される。制御回路３５が、図５に示すスイッチの制御と、図６に示すスイッチの制御とを交互に実施することで、直列に接続された４つのキャパシタを用いたサンプリングと、サンプリングされた電荷の積分回路への転送が交互に実施される。

［動作例２］
図７は、可変容量回路３０のキャパシタンスをＣ／２とした場合のサンプリング期間におけるディザ回路を示す。キャパシタンスをＣ／２とする場合、制御回路３５は、図３のステップＡ７でスイッチＳＷ５をオンにする。このとき、スイッチＳＷ１、ＳＷ３、及びスイッチＳＷ７はオフとなっている。制御回路３５は、サンプリング期間において、ステップＡ１０からステップＡ１３で、スイッチＳＷ９及びＳＷ１２をオフにし、スイッチＳＷ１０及びＳＷ１１をオンにする。この場合、２つのキャパシタＣ３及びＣ４に、基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧がサンプリングされる。２つのキャパシタの合成容量はＣ／２であるため、個々のキャパシタンスの１／２のキャパシタンスを有する１つのキャパシタでサンプリングした場合と同等の電荷が、各キャパシタに蓄積される。なお、キャパシタＣ１及びＣ２はサンプリングには用いられないため、制御回路３５は、スイッチＳＷ１及びＳＷ３の双方又は一方をオンにしてもよい。

図８は、可変容量回路３０のキャパシタンスをＣ／２とした場合の積分期間におけるディザ回路を示す。制御回路３５は、積分期間において、ステップＡ１４からステップＡ１７で、スイッチＳＷ１０及びＳＷ１１をオフにし、スイッチＳＷ９及びＳＷ１０をオンにする。スイッチＳＷ９がオンになることで、サンプリング期間において２つのキャパシタＣ３及びＣ４に蓄積された電荷が積分回路に転送される。制御回路３５が、図７に示すスイッチの制御と、図８に示すスイッチの制御とを交互に実施することで、直列に接続された２つのキャパシタを用いたサンプリングと、サンプリングされた電荷の積分回路への転送が交互に実施される。

［動作波形例］
図９は、各部の動作波形例を示す。ここでは、可変容量回路３０のキャパシタンスをＣ／４に制御する場合を考える。なお、図９に示す動作波形例において、信号のＨ（High）レベルはスイッチオンに対応し、Ｌ（Low）レベルはスイッチオフに対応している。これとは逆に、信号のＬレベルをスイッチオンに対応させ、Ｌレベルをスイッチオンに対応させてもよい。

制御回路３５は、時刻ｔ１１において、スイッチＳＷ２、ＳＷ４、ＳＷ６、及びＳＷ８と、スイッチＳＷ１０とをオフからオンにする（（ｂ）及び（ｆ）を参照）。その後、制御回路３５は、時刻ｔ１２で初期化を解除し、スイッチＳＷ２、ＳＷ４、ＳＷ６、及びＳＷ８をオンからオフにする（（ｂ）を参照）。制御回路３５は、初期化の解除後、ステップＡ５でスイッチＳＷ１をオフからオンにする（（ａ）を参照）。

制御回路３５は、時刻ｔ１３でスイッチＳＷ１１をオフからオンにし（（ｄ）を参照）、スイッチＳＷ９及びＳＷ１２をオフのままとし（（ｅ）を参照）、スイッチＳＷ１０をオンのままとする（（ｆ）を参照）。時刻ｔ１３において、基準電圧ＶＡ１は基準電圧ＶＲＮであり、基準電圧ＶＡ２は基準電圧ＶＲＰであるとする（（ｉ）及び（ｊ）を参照）。このとき、サンプリング容量２０（図１を参照）は、アナログ入力信号をサンプリングする（（ｇ）を参照）。制御回路３５は、時刻ｔ１４でサンプリング期間が終了すると、スイッチＳＷ１１及びスイッチＳＷ１０をオンからオフにする（（ｄ）及び（ｆ）を参照）。このとき、サンプリング容量２０におけるアナログ入力信号のサンプリングも終了する（（ｇ）を参照）。

制御回路３５は、サンプリング期間の終了後、時刻ｔ１５でスイッチＳＷ９及びＳＷ１２をオフからオンにし（（ｅ）を参照）、アンプ４０及び積分容量５０で構成される積分回路に積分を実施させる（（ｈ）を参照）。制御回路３５は、時刻ｔ１６で積分期間が終了すると、スイッチＳＷ９及びＳＷ１２をオンからオフにする（（ｅ）を参照）。積分回路は、スイッチＳＷ９がオフになることで、積分動作を停止する（（ｈ）を参照）。

以降、同様に、時刻ｔ１３からｔ１４のサンプリング期間の動作と、時刻ｔ１５からｔ１６の積分期間の動作とが、交互に実施される。基準電圧ＶＡ１及びＶＡ２は、例えばサンプリング周波数の２倍の周波数で、基準電圧ＶＲＰと基準電圧ＶＲＮとの間で切り替えられる。図９では、時刻ｔ１７で基準電圧ＶＡ１が基準電圧ＶＲＮから基準電圧ＶＲＰに切り替えられ（（ｉ）を参照）、時刻ｔ１８で基準電圧ＶＡ２が基準電圧ＶＲＰから基準電圧ＶＲＮに切り替えられている。

［まとめ］
本実施形態では、可変容量回路３０は、入力ノードと出力ノードとの間に直列に接続された複数のキャパシタを有する。制御回路３５は、直列に接続された複数のキャパシタのうちの所定数のキャパシタを用いてディザ電圧を生成させる。このようにすることで、可変容量回路３０を、個々のキャパシタのキャパシタンスよりも小さな容量値に制御することができる。例えば、４つのキャパシタＣ１～Ｃ４のキャパシタンスをＣとした場合、スイッチＳＷ１、ＳＷ３、ＳＷ５、及びＳＷ７を制御することで、可変容量回路３０のキャパシタンスを、Ｃ／４、Ｃ／３、Ｃ／２、又はＣに制御することができる。

本実施形態では、スイッチＳＷ１、ＳＷ３、ＳＷ４、及びＳＷ７のうち、どのスイッチをオンにするかを選択することで、可変容量回路３０のキャパシタンスを変化させることができる。例えば、ノイズが少なく、従って大きめのディザ電圧が必要な場合には、可変容量回路３０のキャパシタンスを大きくし、所望の大きさのディザ電圧を発生させることができる。また、ノイズが比較的大きい場合、或いはアナログ入力信号の変動が大きい場合など、意図的にノイズを加える必要がない場合は、可変容量回路３０のキャパシタンスを小さくして、ノイズでもあるディザ電圧を低くすることもできる。

本実施形態では、実現したい微小容量に対して、それよりも大きなキャパシタンスを有するキャパシタが用いられる。半導体装置に微小容量を形成する場合、所望の容量値に対してローカルばらつきの割合が高くなり、微小容量を高い精度で実現することが困難である。特に、配線間容量の場合、容量を形成する電極間の距離に対応する配線間の距離がばらつき、ばらつきに起因する容量の変化分が大きい。本実施形態では、直列に接続された複数のキャパシタを用いて微小容量を実現しており、半導体装置に微小容量を形成する場合に比べてローカルばらつきの影響を低減することができる。

例えば、ディザ電圧の生成に直列に接続された４つのキャパシタＣ１～Ｃ４が用いられる場合（図５及び図６を参照）、合成容量におけるローカルばらつきを、各キャパシタのローカルばらつきの１／４に低減できる。また、ディザ電圧の生成に直列に接続された２つのキャパシタＣ３及びＣ４が用いられる場合（図７及び図８を参照）、合成容量におけるローカルばらつきを、各キャパシタのローカルばらつきの１／２に低減することができる。このように、本実施形態では、微小容量を高い精度で実現することができる。本実施形態では、微小容量を高い精度で実現できるため、ディザ電圧を所望の微小電圧に正確に制御することができる。さらに、本実施形態では、微細プロセスを用いることなく、微小容量を実現できるため、車載アナログなどの耐圧の高いプロセスでも、微小容量を設計することが可能である。

ここで、トリミングを行うことでディザ容量の容量調整を行う場合、トリミングはサンプルごとに実施する必要があり、テストコストが増大する。また、トリミングを行う場合、半導体装置に、レジスタやｅｆｕｓｅなどのトリミングに関する回路を搭載する必要があり、その分だけコストが増加する。本実施形態では、微小容量を高精度で実現することができるため、トリミングを行う必要がない。従って、トリミングを行う場合に比べ、コストを低減することができる。

本実施形態では、可変容量回路３０に含まれる各キャパシタのキャパシタンスは、実現したい微小容量よりも大きい。このため、微小容量のキャパシタを１つ用いる場合に比べてノイズの影響を低減できる。また、本実施形態では、各キャパシタのキャパシタンスを比較的大きくできるため、可変容量回路３０に微小容量のキャパシタを１つ用いる場合に比べて、各スイッチの寄生容量の影響を低くできる利点もある。本実施形態では、微小容量を実現するために、複数のキャパシタを用いており、半導体装置において、容量を１つ形成する場合に比べて、可変容量回路３０の部分の面積が増加する。しかしながら、平行平板電極や配線間容量は、ＡＤ変換回路内の空いたスペースや、プロセッサやメモリなどが配置されていない、空いている部分に形成することができ、複数のキャパシタを形成しても、面積的なインパクトは小さい。

［実施形態２］
次いで、実施形態２を説明する。図１０は、実施形態２に係るアナログデジタル変換器で用いられるディザ回路を示す。本実施形態に係るアナログデジタル変換器の構成は、図１に示される実施形態１に係るアナログデジタル変換器１０の構成と同様でよい。本実施形態において用いられるディザ回路は、可変容量回路３０ａを含む。可変容量回路３０ａは、複数のキャパシタＣ１～Ｃ４と、スイッチＳＷ１０１～ＳＷ１０３とを有する。なお、図１０では、可変容量回路３０ａが４つのキャパシタを有する例を示しているが、キャパシタの数は特に限定されない。

可変容量回路３０ａにおいて、４つのキャパシタＣ１～Ｃ４は、入力ノードと基準電圧ＶＡ３との間に並列に接続されている。スイッチＳＷ１０１～ＳＷ１０３は、入力ノードに接続された、複数のキャパシタＣ１～Ｃ４の一端同士を相互に接続する配線の間に挿入される。スイッチＳＷ１０１～ＳＷ１０３は、キャパシタの並列数を制御するための並列数制御スイッチとして用いられる。

本実施形態において、制御回路３５は、並列に接続された複数のキャパシタのうち、所定数のキャパシタに所定電圧をサンプリングさせる。制御回路３５は、所定電圧のサンプリングでは、スイッチＳＷ１１及びＳＷ１２の一方をオンにし、他方をオフにする。また、制御回路３５は、スイッチＳＷ９をオフにし、スイッチＳＷ１０をオンにする。制御回路３５は、１つのキャパシタに所定電圧をサンプリングさせる場合は、スイッチＳＷ１０１をオフにする。このようにすることで、キャパシタＣ１に、入力ノードから入力される基準電圧ＶＡ１及び基準電圧ＶＡ２の一方と第３の基準電圧との差電圧に応じた電荷を蓄積させることができる。なお、本実施形態においても、実施形態１と同様に、基準電圧ＶＡ１及びＶＡ２は、例えば、それぞれ所定の周期で基準電圧ＶＲＰと電圧ＶＲＮとの間で切り替えられる。

制御回路３５は、２つのキャパシタに所定電圧をサンプリングさせる場合は、スイッチＳＷ１０１をオンにし、スイッチＳＷ１０２をオフにする。この場合、キャパシタＣ１及びＣ２が入力ノードに接続され、キャパシタＣ１及びＣ２に、入力ノードから入力される基準電圧ＶＡ１及び基準電圧ＶＡ２の一方と第３の基準電圧との差電圧に応じた電荷が蓄積される。一般に、ｉを所定電圧をサンプリングさせるキャパシタの数を示す整数とした場合、制御回路３５は、ｉが２以上の場合は、スイッチＳＷ１０１～ＳＷ１０３のうち、入力ノード側から見て１番目のキャパシタからｉ番目のキャパシタまでの間に配置されるスイッチをオンにする。また、制御回路３５は、ｉ番目のキャパシタの出力ノード側に配置されるスイッチをオフにする。

所定電圧のサンプリング後、制御回路３５は、スイッチＳＷ１０１～ＳＷ１０３をオンにし、所定数のキャパシタに蓄積された電荷を、４つのキャパシタに分配させる。電荷の分配では、各キャパシタに、そのキャパシタンスに応じた量の電荷が分配される。４つのキャパシタＣ１～Ｃ４のキャパシタンスが等しい場合、各キャパシタには、所定数のキャパシタに蓄積された電荷の１／４の電荷が分配される。制御回路３５は、電荷の分配後、出力ノード側から見て１番目のキャパシタと２番目のキャパシタとの間のスイッチＳＷ１０３をオフにし、キャパシタＣ４から、分配された電荷を積分回路に出力させる。一般に、ｊを１以上でかつキャパシタの総数より１つ小さい数を表す整数とした場合、制御回路３５は、出力ノード側から見てｊ番目のキャパシタとｊ＋１番目のキャパシタとの間のスイッチをオフにする。その場合、出力ノードに接続されるｊ個のキャパシタから、分配された電荷が、積分回路に出力される。

例えばキャパシタＣ１～Ｃ４のキャパシタンスがＣである場合、所定電圧のサンプリングを１つのキャパシタを用いて行った場合は、キャパシタンスがＣ／４のキャパシタで所定電圧をサンプリングした場合と同等な電荷を積分回路に転送できる。所定電圧のサンプリングを２つのキャパシタを用いて行った場合は、キャパシタンスがＣ／２のキャパシタで所定電圧をサンプリングした場合と同等な電荷を積分回路に転送できる。所定電圧のサンプリングを３つのキャパシタを用いて行った場合は、キャパシタンスがＣ×３／４のキャパシタで所定電圧をサンプリングした場合と同等な電荷を積分回路に転送できる。所定電圧のサンプリングを４つのキャパシタを用いて行った場合は、キャパシタンスＣのキャパシタで所定電圧をサンプリングした場合と同等な電荷を積分回路に転送できる。

本実施形態では、制御回路３５は、アナログ入力信号がサンプリングされるサンプリング期間において、上記所定電圧のサンプリングを可変容量回路３０ａに実施させる。また、制御回路３５は、サンプリング期間後、積分回路が積分を行う積分期間の前に、電荷の分配を可変容量回路３０ａに実施させる。制御回路３５は、電荷分配後、積分期間において、上記分配された電荷の出力を可変容量回路３０ａに実施させる。

［動作手順］
図１１は、動作手順を示す。制御回路３５は、初期状態として、スイッチＳＷ１０１～ＳＷ１０３、及びＳＷ１０をオンにし、スイッチＳＷ９、ＳＷ１１、及びＳＷ１２をオフにする（ステップＢ１）。制御回路３５は、可変容量回路３０ａの容量を判断する（ステップＢ２）。制御回路３５は、ステップＢ２では、例えば図１０には図示されないレジスタなどを参照し、可変容量回路３０ａの容量値（キャパシタンス）をＣ／４とするか、Ｃ／２とするか、Ｃ×３／４とするか、或いはＣとするかを判断する。

制御回路３５は、可変容量回路３０ａのキャパシタンスをＣ／４にすると判断した場合は、スイッチＳＷ１０１をオフにする（ステップＢ３）。制御回路３５は、デジタル信号への変換を実施するか否かを判断する（ステップＢ６）。制御回路３５は、ステップＢ６で変換を実施すると判断した場合、スイッチＳＷ９をオフにし（ステップＢ１１）、スイッチＳＷ１０をオンにする（ステップＢ１２）。また、制御回路３５は、スイッチＳＷ１０１をオフにし、かつスイッチＳＷ１０３をオンにする（ステップＢ１３）。さらに、制御回路３５は、スイッチＳＷ１１をオンにする（ステップＢ１４）。このようにすることで、キャパシタＣ１に、基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧に応じた電荷が蓄積される。ステップＢ１１からステップＢ１４の動作は、キャパシタＣ１に所定電圧をサンプリングさせる動作に対応する。

制御回路３５は、所定電圧のサンプリングが終了すると、スイッチＳＷ１１をオフにし（ステップＢ１５）、スイッチＳＷ１０をオフにし（ステップＢ１６）、スイッチＳＷ１０１をオンにする（ステップＢ１７）。ステップＢ１５～Ｂ１７の動作は、キャパシタＣ１に蓄積された電荷をキャパシタＣ１～Ｃ４に分配する動作に対応する。

その後、制御回路３５は、スイッチＳＷ１０３をオフにし（ステップＢ１８）、スイッチＳＷ９をオンにする（ステップＢ１９）。このようにすることで、キャパシタＣ４に分配された電荷が、オンになったスイッチＳＷ９を通じて積分回路に転送される。ステップＢ１８及びステップＢ１９は、積分期間の動作に対応する。

制御回路３５は、ステップＢ６に戻り、引き続き変換を実施するか否かを判断する。制御回路３５は、ステップＢ６で変換を実施しないと判断するまで、ステップＢ１１からステップＢ１９を繰り返し実施する。制御回路３５は、ステップＢ６で変換を実施しないと判断した場合は、処理を終了する。

制御回路３５は、ステップＢ２で可変容量回路３０ａのキャパシタンスをＣ／２にすると判断した場合は、スイッチＳＷ１０２をオフにする（ステップＢ４）。制御回路３５は、デジタル信号への変換を実施するか否かを判断する（ステップＢ７）。制御回路３５は、ステップＢ７で変換を実施すると判断した場合、スイッチＳＷ９をオフにし（ステップＢ２１）、スイッチＳＷ１０をオンにする（ステップＢ２２）。また、制御回路３５は、スイッチＳＷ１０２をオフにし、かつスイッチＳＷ１０３をオンにする（ステップＢ２３）。さらに、制御回路３５は、スイッチＳＷ１１をオンにする（ステップＢ２４）。このようにすることで、２つのキャパシタＣ１及びＣ２に、基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧に応じた電荷が蓄積される。ステップＢ２１からステップＢ２４の動作は、２つのキャパシタＣ１及びＣ２に所定電圧をサンプリングさせる動作に対応する。

制御回路３５は、所定電圧のサンプリングが終了すると、スイッチＳＷ１１をオフにし（ステップＢ２５）、スイッチＳＷ１０をオフにし（ステップＢ２６）、スイッチＳＷ１０２をオンにする（ステップＢ２７）。ステップＢ２５～Ｂ２７の動作は、キャパシタＣ１及びＣ２に蓄積された電荷をキャパシタＣ１～Ｃ４に分配する動作に対応する。

その後、制御回路３５は、スイッチＳＷ１０３をオフにし（ステップＢ２８）、スイッチＳＷ９をオンにする（ステップＢ２９）。このようにすることで、キャパシタＣ４に分配された電荷が、オンになったスイッチＳＷ９を通じて積分回路に転送される。ステップＢ２８及びステップＢ２９は、積分期間の動作に対応する。

制御回路３５は、ステップＢ７に戻り、引き続き変換を実施するか否かを判断する。制御回路３５は、ステップＢ７で変換を実施しないと判断するまで、ステップＢ２１からステップＢ２９を繰り返し実施する。制御回路３５は、ステップＢ７で変換を実施しないと判断した場合は、処理を終了する。

制御回路３５は、ステップＢ２で可変容量回路３０ａのキャパシタンスをＣ×３／４にすると判断した場合は、スイッチＳＷ１０３をオフにする（ステップＢ５）。制御回路３５は、デジタル信号への変換を実施するか否かを判断する（ステップＢ８）。制御回路３５は、ステップＢ８で変換を実施すると判断した場合、スイッチＳＷ９をオフにし（ステップＢ３１）、スイッチＳＷ１０をオンにする（ステップＢ３２）。また、制御回路３５は、スイッチＳＷ１０３をオフにする（ステップＢ３３）。さらに、制御回路３５は、スイッチＳＷ１１をオンにする（ステップＢ３４）。このようにすることで、３つのキャパシタＣ１～Ｃ３に、基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧に応じた電荷が蓄積される。ステップＢ３１からステップＢ３４の動作は、３つのキャパシタＣ１～Ｃ３に所定電圧をサンプリングさせる動作に対応する。

制御回路３５は、所定電圧のサンプリングが終了すると、スイッチＳＷ１１をオフにし（ステップＢ３５）、スイッチＳＷ１０をオフにし（ステップＢ３６）、スイッチＳＷ１０３をオンにする（ステップＢ３７）。ステップＢ３５～Ｂ３７の動作は、キャパシタＣ１～Ｃ３に蓄積された電荷をキャパシタＣ１～Ｃ４に分配する動作に対応する。

その後、制御回路３５は、スイッチＳＷ１０３をオフにし（ステップＢ３８）、スイッチＳＷ９をオンにする（ステップＢ３９）。このようにすることで、キャパシタＣ４に分配された電荷が、オンになったスイッチＳＷ９を通じて積分回路に転送される。ステップＢ３８及びステップＢ３９は、積分期間の動作に対応する。

制御回路３５は、ステップＢ８に戻り、引き続き変換を実施するか否かを判断する。制御回路３５は、ステップＢ８で変換を実施しないと判断するまで、ステップＢ３１からステップＢ３９を繰り返し実施する。制御回路３５は、ステップＢ８で変換を実施しないと判断した場合は、処理を終了する。

制御回路３５は、ステップＢ２で可変容量回路３０ａのキャパシタンスをＣにすると判断した場合は、デジタル信号への変換を実施するか否かを判断する（ステップＢ９）。制御回路３５は、ステップＢ９で変換を実施すると判断した場合、スイッチＳＷ９をオフにする（ステップＢ４１）、また、制御回路３５は、スイッチＳＷ１０３をオンにする（ステップＢ４２）。さらに、制御回路３５は、スイッチＳＷ１１をオンにする（ステップＢ４３）。このようにすることで、４つのキャパシタＣ１～Ｃ４に、基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧に応じた電荷が蓄積される。ステップＢ４１からステップＢ４３の動作は、４つのキャパシタＣ１～Ｃ３に所定電圧をサンプリングさせる動作に対応する。

制御回路３５は、所定電圧のサンプリングが終了すると、スイッチＳＷ１１をオフにし（ステップＢ４４）、スイッチＳＷ１０をオフにする（ステップＢ４５）。４つのキャパシタＣ１～Ｃ４に所定電圧がサンプリングされている場合、電荷の分配は行われない。制御回路３５は、スイッチＳＷ１０３をオフにし（ステップＢ４６）、スイッチＳＷ９をオンにする（ステップＢ４７）。このようにすることで、キャパシタＣ４に蓄積された電荷が、オンになったスイッチＳＷ９を通じて積分回路に転送される。ステップＢ４６及びステップＢ４７は、積分期間の動作に対応する。

制御回路３５は、ステップＢ９に戻り、引き続き変換を実施するか否かを判断する。制御回路３５は、ステップＢ９で変換を実施しないと判断するまで、ステップＢ４１からステップＢ４７を繰り返し実施する。制御回路３５は、ステップＢ９で変換を実施しないと判断した場合は、処理を終了する。なお、上記では、いくつかのキャパシタを用いて所定電圧をサンプリングし、電荷の分配後、ステップＢ１８、Ｂ２８、Ｂ３８、又はＢ４６でスイッチＳＷ１０３をオフにし、キャパシタＣ４から分配された電荷を出力する例を説明した。上記とは逆に、キャパシタＣ１を用いて所定電圧をサンプリングし、電荷の分配後、いくつかのキャパシタから電荷を出力してもよい。例えば、キャパシタＣ１を用いて所定電圧をサンプリングし、キャパシタＣ１に蓄積された電荷を４つのキャパシタＣ１～Ｃ４に分配した後、スイッチＳＷ１０２をオフにしてキャパシタＣ３及びＣ４から電荷を出力してもよい。電荷の出力に用いられるキャパシタの数を変えることで、可変容量回路３０ａの容量値をＣ／４、Ｃ／２、Ｃ×３／４、又はＣとすることができる。一般に、所定電圧のサンプリングに用いられるキャパシタの数をｉとし、電荷が分配されるキャパシタの数をＮとし、電荷の出力に用いられるキャパシタの数をｊとした場合で、かつ各キャパシタのキャパシタンスがＣの場合、可変容量回路３０ａの容量値は、（Ｃ×ｉ）×（１／Ｎ）×ｊで表すことができる。

［動作例１］
図１２は、可変容量回路３０ａのキャパシタンスをＣ／４とした場合のサンプリング時のディザ回路を示す。制御回路３５は、所定電圧のサンプリング時は、スイッチＳＷ１０及びＳＷ１１をオンにし、スイッチＳＷ１２及びＳＷ９をオフにする。また、制御回路３５は、キャパシタンスをＣ／４とする場合、スイッチＳＷ１０１をオフにし、スイッチＳＷ１０２及びＳＷ１０３をオンにする。この場合、スイッチＳＷ１１を介して入力される基準電圧ＶＡ１はキャパシタＣ１にのみ入力され、キャパシタＣ１は、基準電圧ＶＡ１と基準電圧ＶＡ３の差に応じた電荷を蓄積する。具体的には、所定電圧のサンプリング時にキャパシタＣ１に蓄積される電荷量Ｑｓは、Ｑｓ＝Ｃ（ＶＡ１－ＶＡ３）となる。

図１３は、電荷分配時のディザ回路を示す。制御回路３５は、電荷分配時は、スイッチＳＷ９、ＳＷ１０、ＳＷ１１、及びＳＷ１２をオフにし、スイッチＳＷ１０１～ＳＷ１０３をオンにする。キャパシタＣ１～Ｃ４は並列に接続されているため、キャパシタＣ１に蓄積された電荷は、各キャパシタの両端の電圧が等しくなるように、４つのキャパシタに分配される。電荷分配後に４つのキャパシタに蓄積される電荷量の合計は、所定電圧のサンプリング時にキャパシタＣ１に蓄積された電荷量Ｑｓと等しい。具体的には、電荷分配後に各キャパシタに分配される電荷量Ｑｄは、Ｑｄ＝（１／４）Ｑｓ＝（１／４）×Ｃ（ＶＡ１－ＶＡ３）となる。なお、電荷の分配は１回だけには限られず、電荷の分配を複数回行うこととしてもよい。例えば、可変容量回路３０ａにおいて、４つのキャパシタＣ１～Ｃ４への電荷の分配後、キャパシタＣ２～Ｃ４の電荷をリセットし、キャパシタＣ１の電荷を再度４つのキャパシタＣ１～Ｃ４に分配してもよい。

図１４は、積分期間におけるディザ回路を示す。制御回路３５は、積分期間では、スイッチＳＷ９をオンにし、スイッチＳＷ１０、ＳＷ１１、及びＳＷ１２をオフにする。また、制御回路３５は、スイッチＳＷ１０１及びＳＷ１０２をオンにし、スイッチＳＷ１０３をオフにする。スイッチＳＷ１０３がオフになることで、出力ノードにはキャパシタＣ４のみが接続され、積分回路には、キャパシタＣ４に分配された電荷が転送される。積分時に積分回路に転送される電荷量はＱｉ＝Ｑｄ＝（１／４）×Ｃ（ＶＡ１－ＶＡ３）となる。これは、可変容量回路３０ａにおいて、１／４倍のキャパシタンスのキャパシタを用いて基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧をサンプリングしたことと等価である。

［動作例２］
図１５は、可変容量回路３０ａのキャパシタンスをＣ／２とした場合のサンプリング時のディザ回路を示す。制御回路３５は、所定電圧のサンプリング時は、スイッチＳＷ１０及びＳＷ１１をオンにし、スイッチＳＷ１２及びＳＷ９をオフにする。また、制御回路３５は、キャパシタンスをＣ／２とする場合、スイッチＳＷ１０２をオフにし、スイッチＳＷ１０１及びＳＷ１０３をオンにする。この場合、スイッチＳＷ１１を介して入力される基準電圧ＶＡ１はキャパシタＣ１及びＣ２入力され、キャパシタＣ１及びＣ２は、それぞれ基準電圧ＶＡ１と基準電圧ＶＡ３の差に応じた電荷を蓄積する。所定電圧のサンプリング時にキャパシタＣ１及びＣ２のそれぞれに蓄積される電荷量Ｑｓは、Ｑｓ＝Ｃ（ＶＡ１－ＶＡ３）となり、電荷量の合計は２Ｑｓ＝２Ｃ（ＶＡ１－ＶＡ３）となる。

制御回路３５は、電荷分配時は、図１３に示されるように、スイッチＳＷ９、ＳＷ１０、ＳＷ１１、及びＳＷ１２をオフにし、スイッチＳＷ１０１～ＳＷ１０３をオンにする。この場合、２つのキャパシタＣ１及びＣ２に蓄積された計２Ｑｓの電荷が、４つのキャパシタに分配される。具体的には、電荷分配後に各キャパシタに分配される電荷量Ｑｄは、Ｑｄ＝（１／４）２Ｑｓ＝（１／２）×Ｃ（ＶＡ１－ＶＡ３）となる。

制御回路３５は、積分期間では、図１４に示されるように、スイッチＳＷ９をオンにし、スイッチＳＷ１０、ＳＷ１１、及びＳＷ１２をオフにする。また、制御回路３５は、スイッチＳＷ１０１及びＳＷ１０２をオンにし、スイッチＳＷ１０３をオフにする。この場合、キャパシタＣ４から積分回路に転送される電荷量Ｑｉは、Ｑｉ＝Ｑｄ＝（１／２）×Ｃ（ＶＡ１－ＶＡ３）となる。これは、可変容量回路３０ａにおいて、１／２倍のキャパシタンスのキャパシタを用いて基準電圧ＶＡ１と基準電圧ＶＡ３との差電圧をサンプリングしたことと等価である。

［動作波形例］
図１６は、各部の動作波形例を示す。ここでは、可変容量回路３０ａのキャパシタンスをＣ／４に制御する場合を考える。制御回路３５は、時刻ｔ２１でスイッチＳＷ１０１をオフにし（（ａ）を参照）、スイッチＳＷ１０２及びＳＷ１０３をオンにする（（ｂ）及び（ｃ）を参照）。また、制御回路３５は、スイッチＳＷ１１及びＳＷ１０をオフからオンにし（（ｅ）を参照）、スイッチＳＷ９及びＳＷ１２をオフのままとする（（ｄ）及び（ｆ）を参照）。このとき、サンプリング容量２０（図１を参照）は、アナログ入力信号をサンプリングする（（ｇ）を参照）。

制御回路３５は、時刻ｔ２２でサンプリング期間が終了すると、スイッチＳＷ１１及びスイッチＳＷ１０をオンからオフにする（（ｅ）を参照）。このとき、サンプリング容量２０におけるアナログ入力信号のサンプリングも終了する（（ｇ）を参照）。なお、図１６の例では、（ｇ）のアナログ入力信号のサンプリング（ＡＤＣのサンプリング期間）は、時刻ｔ２２で終了しているが、これには限定されない。ＡＤＣのサンプリング期間は、時刻ｔ２２から時刻ｔ２５までの間の任意の時刻に終了してもよく、例えば時刻ｔ２４に終了してもよい。時刻ｔ２１から時刻ｔ２２において、基準電圧ＶＡ１は基準電圧ＶＲＰであり、基準電圧ＶＡ２は基準電圧ＶＲＮであるとする（（ｉ）及び（ｊ）を参照）。サンプリング期間では、キャパシタＣ１に、基準電圧ＶＲＰと基準電圧ＶＡ３との差電圧に応じた電荷が蓄積される（図１２も参照）。なお、サンプリング期間においてスイッチＳＷ１１をオンにするのに代えて、サンプリング期間においてスイッチＳＷ１２をオンにしてもよい。

制御回路３５は、サンプリング期間の終了後、時刻ｔ２３でスイッチＳＷ１０１をオフからオンにする（（ａ）を参照）。このとき、スイッチＳＷ９～ＳＷ１２は全てオフである（（ｄ）～（ｆ）を参照）。可変容量回路３０ａでは、サンプリング期間においてキャパシタＣ１に蓄積された電荷が、４つのキャパシタＣ１～Ｃ４に分配される（図１３も参照）。制御回路３５は、時刻ｔ２４でスイッチＳＷ１０３をからオンからオフにする（（ｃ）を参照）。スイッチＳＷ１０３がオフになることで、キャパシタＣ４とキャパシタＣ１～Ｃ３とが分離される。

制御回路３５は、電荷分配後、時刻ｔ２５でスイッチＳＷ９オフからオンにし（（ｄ）を参照）、アンプ４０及び積分容量５０で構成される積分回路に積分を実施させる（（ｈ）を参照）。積分回路には、サンプリング容量、及びキャパシタＣ４から電荷が転送される（図１４も参照）。制御回路３５は、時刻ｔ２６で積分期間が終了すると、スイッチＳＷ９をオンからオフにする（（ｄ）を参照）。積分回路は、スイッチＳＷ９がオフになることで、積分動作を停止する（（ｈ）を参照）。

以降、同様に、時刻ｔ２１からｔ２２のサンプリング期間の動作と、時刻ｔ２３からｔ２４の電荷分配の動作と、時刻ｔ２５から２１６の積分期間の動作とが、交互に実施される。基準電圧ＶＡ１及びＶＡ２は、実施形態１と同様に、例えばサンプリング周波数の２倍の周波数で、基準電圧ＶＲＰと基準電圧ＶＲＮとの間で切り替えられる。

［まとめ］
本実施形態では、可変容量回路３０ａは、並列に接続された複数のキャパシタを有する。本実施形態では、複数のキャパシタのうちの所定数のキャパシタを用いて所定電圧をサンプリングし、所定数のキャパシタに蓄積された電荷をそれより多数のキャパシタに分配し、一部のキャパシタから積分回路に電荷を転送する。このようにすることで、実施形態１と同様に、実現したい微小容量に対して、それよりも大きなキャパシタンスを有するキャパシタを用いつつ、微小容量を実現できる。

本実施形態では、キャパシタＣ１～Ｃ４のキャパシタンスがＣの場合は、可変容量回路３０ａのキャパシタンスを、Ｃ／４、Ｃ／２、Ｃ×３／４、又はＣに制御することができる。本実施形態では、可変容量回路３０ａのキャパシタンスを、線形に制御することが可能である。

［変形例１］
実施形態１では、可変容量回路３０がディザ容量として用いられる例を説明した。ディザ容量に可変容量回路３０が用いられることに加えて、サンプリング容量２０に、可変容量回路３０と同様な回路構成の可変容量回路を用いてもよい。その場合、サンプリング容量は、図２に示される可変容量回路３０の構成において、スイッチＳＷ１１及びＳＷ１２を、図１のスイッチＳＷＶＲＰ及びＳＷＶＲＮで置き換え、更に入力ノードにスイッチＳＷＡＩＮを追加した構成とすればよい。

前述のように、システム高速化などのため、サンプリング容量の容量値は小さくなる傾向にある。サンプリング容量は、ディザ容量も含めて、積分容量５０などとも比を取る必要があり、精度が要求される。サンプリング容量が低容量化すると、ローカルばらつきが大きくなり、低容量値のサンプリング容量を精度よく実現できない場合がある。そのような場合、ディザ容量だけでなく、サンプリング容量の部分にも、実施形態１で説明した可変容量回路３０と同様な回路を用いることで、低容量値のサンプリング容量を、高い精度で実現できる。サンプリング容量を低容量化した場合、アナログ入力信号を出力するアナログデジタル変換器１０の前段のアンプなどの駆動能力が低い場合でも、サンプリング容量に、アナログ入力信号に応じた電荷をサンプリングすることができる。

上記に代えて、サンプリング容量２０に、実施形態２で説明した可変容量回路３０ａと同様な回路構成の可変容量回路を用いてもよい。その場合でも、低容量値のサンプリング容量を、高い精度で実現できる。また、熱ノイズを低減できる効果もある。

［変形例２］
上記変形例１では、ΔΣＡＤＣとして構成されるアナログデジタル変換器１０のサンプリング容量に、可変容量回路３０又は可変容量回路３０ａと同様な回路を用いる例を説明したが、これには限定されない。信号をサンプリングして後段の変換器や検出器に出力するサンプリング回路において、可変容量回路３０又は可変容量回路３０ａと同様な回路を採用してもよい。例えば、通常のスイッチトキャパシタとして構成されるサンプリング回路において、サンプリング容量を、可変容量回路３０又は可変容量回路３０ａと同様な構成の容量回路で置き換えることで、低容量値のサンプリング容量を高い精度で実現することができる。

以上、本開示を実施の形態に基づき具体的に説明したが、本開示は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。

［付記１］
入力された信号を量子化し、量子化信号を出力する量子化器と、
アナログ入力信号をサンプリングし、該サンプリングしたアナログ入力信号と、前記量子化信号に応じたフィードバック信号との差分を差分信号として出力するサンプリング回路と、
前記差分信号に重畳される加算電圧を生成するディザ回路と、
前記加算電圧が重畳された前記差分信号を積分し、該積分の結果を前記量子化器に出力する積分回路とを備え、
前記ディザ回路は、
複数のキャパシタを含むキャパシタ回路と、
前記キャパシタ回路のキャパシタンスを、前記複数のキャパシタのうちでキャパシタンスが最大のキャパシタのキャパシタンスよりも小さなキャパシタンスに制御しつつ、前記キャパシタ回路に前記加算電圧を生成させる制御回路とを有する、
アナログデジタル変換器。

［付記２］
前記複数のキャパシタは、前記キャパシタ回路の入力ノードと出力ノードとの間に直列に接続されており、
前記制御回路は、前記複数のキャパシタのうち、所定数のキャパシタを用いて前記キャパシタ回路に前記加算電圧を生成させる付記１に記載のアナログデジタル変換器。

［付記３］
前記サンプリング回路は、前記積分回路が前記差分信号を積分する積分期間において、前記アナログ入力信号と前記フィードバック信号との差を前記差分信号として出力し、
前記制御回路は、前記サンプリング回路において前記アナログ入力信号のサンプリングが行われるサンプリング期間において前記所定数のキャパシタに所定電圧をサンプリングさせ、前記積分期間において、前記所定数のキャパシタから前記所定電圧に応じた電圧を前記加算電圧として出力させる付記２に記載のアナログデジタル変換器。

［付記４］
前記制御回路は、前記サンプリング期間では、前記所定数のキャパシタに、前記入力ノードから入力される第１の基準電圧及び第２の基準電圧の一方と前記出力ノードに入力される第３の基準電圧との差電圧をサンプリングさせ、前記積分期間では、前記入力ノードから入力される前記第１の基準電圧及び前記第２の基準電圧の他方と前記差電圧との差に応じた電圧を前記加算電圧として前記出力ノードから出力させる付記３に記載のアナログデジタル変換器。

［付記５］
前記キャパシタ回路は、前記複数のキャパシタの前記入力ノード側の端子のそれぞれと前記入力ノードとの間に配置される複数の容量切替えスイッチを更に有し、
ｎを前記加算電圧の生成に用いられるキャパシタの数を示す整数とした場合、前記制御回路は、前記サンプリング期間及び前記積分期間において、前記入力ノード側から見てｎ番目のキャパシタの前記入力ノード側の端子と前記入力ノードとの間に配置される容量切替えスイッチをオンにし、残りの容量切替えスイッチをオフに制御する付記４に記載のアナログデジタル変換器。

［付記６］
前記ディザ回路は、前記キャパシタ回路の入力ノードと前記第１の基準電圧との間に配置された第１の電圧切替えスイッチと、前記キャパシタ回路の入力ノードと前記第２の基準電圧との間に配置された第２の電圧切替えスイッチとを更に有し、
前記制御回路は、前記サンプリング期間では前記第１の電圧切替えスイッチ及び前記第２の電圧切替えスイッチの一方をオン、他方をオフにし、前記積分期間では前記第１の電圧切替えスイッチ及び前記第２の電圧切替えスイッチの他方をオン、一方をオンにする付記４に記載のアナログデジタル変換器。

［付記７］
前記第１の基準電圧及び前記第２の基準電圧は、それぞれ所定の周期で所定の電圧ＶＲＰと電圧ＶＲＮとの間で切り替えられ、前記第２の基準電圧は、前記第１の基準電圧が電圧ＶＲＰの場合は電圧ＶＲＮであり、前記第１の基準電圧がＶＲＮの場合は電圧ＶＲＰとなる付記４に記載のアナログデジタル変換器。

［付記８］
前記キャパシタ回路は、前記複数のキャパシタの前記入力ノード側の端子のそれぞれと所定の初期化用電圧との間に配置される複数の初期化用スイッチを更に有し、
前記制御回路は、動作開始時に、前記複数の初期化用スイッチをオンにする付記４に記載のアナログデジタル変換器。

［付記９］
前記初期化用電圧は前記第３の基準電圧であり、前記制御回路は、前記キャパシタ回路の出力ノードが前記第３の基準電圧に接続されている状態で、前記複数の初期化用スイッチをオンにする付記８に記載のアナログデジタル変換器。

［付記１０］
前記複数のキャパシタのキャパシタンスは相互に等しい付記１に記載のアナログデジタル変換器。

［付記１１］
前記複数のキャパシタは、互いに並列に接続されており、
前記制御回路は、前記複数のキャパシタのうち、所定数のキャパシタに所定電圧をサンプリングさせ、前記所定数のキャパシタに蓄積された電荷を、前記複数のキャパシタに分配させ、かつ前記複数のキャパシタのうちの１つから前記分配された電荷を出力させることで、前記キャパシタ回路に前記加算電圧を生成させる付記１に記載のアナログデジタル変換器。

［付記１２］
前記サンプリング回路は、前記積分回路が前記差分信号を積分する積分期間において、前記アナログ入力信号と前記フィードバック信号との差を前記差分信号として出力し、
前記制御回路は、前記サンプリング回路において前記アナログ入力信号のサンプリングが行われるサンプリング期間において前記所定電圧のサンプリングを前記キャパシタ回路に実施させ、前記サンプリング期間と前記積分期間との間で前記蓄積された電荷の分配を前記キャパシタ回路に実施させ、前記積分期間において前記分配された電荷の出力を前記キャパシタ回路に実施させる付記１１に記載のアナログデジタル変換器。

［付記１３］
前記制御回路は、前記所定電圧のサンプリングでは、前記所定数のキャパシタに、前記キャパシタ回路の入力ノードから入力される第１の基準電圧及び第２の基準電圧の一方と第３の基準電圧との差電圧をサンプリングさせる付記１１に記載のアナログデジタル変換器。

［付記１４］
前記キャパシタ回路は、前記キャパシタ回路の入力ノードに接続された複数のキャパシタの一端同士を相互に接続する配線間に挿入された複数の並列数制御スイッチを更に有し、
ｉを前記所定数を示す整数とした場合、前記制御回路は、前記所定電圧のサンプリングでは、ｉが１よりも大きい場合は前記入力ノード側から見て１番目のキャパシタからｉ番目のキャパシタまでのキャパシタの間に配置される並列数制御スイッチのそれぞれをオンにし、ｉ番目のキャパシタの出力ノード側に配置される並列数制御スイッチをオフに制御する付記１１に記載のアナログデジタル変換器。

［付記１５］
前記制御回路は、前記蓄積された電荷の分配では、複数の並列数制御スイッチのそれぞれをオンにする付記１４に記載のアナログデジタル変換器。

［付記１６］
前記制御回路は、前記分配された電荷の出力では、ｊを１以上でかつ前記キャパシタの総数より１つ小さい数を表す整数として、前記キャパシタ回路の出力ノード側から見てｊ番目のキャパシタとｊ＋１番目のキャパシタとの間に配置された並列数制御スイッチをオフにする付記１４に記載のアナログデジタル変換器。

［付記１７］
前記ディザ回路は、前記キャパシタ回路の入力ノードと前記第１の基準電圧との間に配置された第１の電圧切替えスイッチと、前記キャパシタ回路の入力ノードと前記第２の基準電圧との間に配置された第２の電圧切替えスイッチとを更に有し、
前記制御回路は、前記所定電圧のサンプリングでは、前記第１の電圧切替えスイッチ及び前記第２の電圧切替えスイッチの一方をオン、他方をオフにする付記１３に記載のアナログデジタル変換器。

［付記１８］
前記第１の基準電圧及び前記第２の基準電圧は、それぞれ所定の周期で所定の電圧ＶＲＰと電圧ＶＲＮとの間で切り替えられ、前記第２の基準電圧は、前記第１の基準電圧が電圧ＶＲＰの場合は電圧ＶＲＮであり、前記第１の基準電圧がＶＲＮの場合は電圧ＶＲＰとなる付記１７に記載のアナログデジタル変換器。

［付記１９］
入力された信号を量子化し、量子化信号を出力する量子化器と、
アナログ入力信号をサンプリングし、該サンプリングしたアナログ入力信号と、前記量子化信号に応じたフィードバック信号との差分を差分信号として出力するサンプリング回路と、
前記差分信号に重畳される加算電圧を生成するディザ回路であって、複数のキャパシタを含むキャパシタ回路と、該キャパシタ回路のキャパシタンスを、前記複数のキャパシタのうちでキャパシタンスが最大のキャパシタのキャパシタンスよりも小さなキャパシタンスに制御しつつ、前記キャパシタ回路に前記加算電圧を生成させる制御回路とを有するディザ回路と、
前記加算電圧が重畳された前記差分信号を積分し、該積分の結果を前記量子化器に出力する積分回路とを備えるアナログデジタル変換器を含む半導体装置。

［付記２０］
前記複数のキャパシタは、それぞれ第１の電極と、該第１の電極と誘電体層を介して対向する第２の電極とを用いて形成される付記１９に記載の半導体装置。

［付記２１］
前記複数のキャパシタは、それぞれ同一配線層内で互いに対向するように配置された第１の配線と第２の配線とを用いて形成される付記１９に記載の半導体装置。

［付記２２］
複数のキャパシタを含むキャパシタ回路と、
前記キャパシタ回路のキャパシタンスを、前記複数のキャパシタのうちでキャパシタンスが最大のキャパシタのキャパシタンスよりも小さなキャパシタンスに制御する制御回路とを含むサンプリング回路。

［付記２３］
前記複数のキャパシタは、前記キャパシタ回路の入力ノードと出力ノードとの間に直列に接続されており、
前記制御回路は、前記複数のキャパシタのうち、所定数のキャパシタを用いて前記キャパシタ回路に入力信号をサンプリングさせる付記項２２に記載のサンプリング回路。

［付記２４］
前記複数のキャパシタは互いに並列に接続されており、
前記制御回路は、前記複数のキャパシタのうちの、所定数のキャパシタに入力信号をサンプリングさせ、前記所定数のキャパシタに蓄積された電荷を、前記複数のキャパシタに分配させ、かつ前記複数のキャパシタのうちの１つから前記分配された電荷を出力させる付記２２に記載のサンプリング回路。

［付記２５］
スイッチトキャパシタとして構成される付記２２に記載のサンプリング回路。

［付記２６］
前記キャパシタ回路は、アナログデジタル変換器にサンプリングした入力信号を出力する付記２２に記載のサンプリング回路。

［付記２７］
入力ノードと出力ノードとの間に直列に接続された複数のキャパシタを含むキャパシタ回路において、前記複数のキャパシタのうち、前記キャパシタの総数よりも少ない所定数のキャパシタに入力信号に応じた電荷を蓄積し、
前記キャパシタ回路から前記蓄積した電荷を出力する電圧信号発生方法。

［付記２８］
互いに並列に接続された複数のキャパシタを含むキャパシタ回路において、前記複数のキャパシタのうちの所定数のキャパシタに入力信号に応じた電荷を蓄積し、
前記所定数のキャパシタに蓄積された電荷を、前記複数のキャパシタに分配し、
前記複数のキャパシタのうちの１つから前記分配された電荷を出力する電圧信号発生方法。

１０：アナログデジタル変換器
２０：サンプリング容量
３０：可変容量回路
３５：制御回路
４０：アンプ
５０：積分容量
６０：量子化器
２００、３００：平行平板電極
２０１、２０２、３０１、３０２：配線
Ｃ１～Ｃ４：キャパシタ
ＳＷ１～ＳＷ１２：スイッチ
ＳＷ１０１～ＳＷ１０３：スイッチ

Claims (11)

1. 入力された信号を量子化し、量子化信号を出力する量子化器と、
   アナログ入力信号をサンプリングし、該サンプリングしたアナログ入力信号と、前記量子化信号に応じたフィードバック信号との差分を差分信号として出力するサンプリング回路と、
   前記差分信号に重畳される加算電圧を生成するディザ回路と、
   前記加算電圧が重畳された前記差分信号を積分し、該積分の結果を前記量子化器に出力する積分回路とを備え、
   前記ディザ回路は、
   複数のキャパシタを含むキャパシタ回路と、
   前記キャパシタ回路のキャパシタンスを、前記複数のキャパシタのうちでキャパシタンスが最大のキャパシタのキャパシタンスよりも小さなキャパシタンスに制御しつつ、前記キャパシタ回路に前記加算電圧を生成させる制御回路とを有し、
   前記複数のキャパシタは、前記キャパシタ回路の入力ノードと出力ノードとの間に直列に接続されており、
   前記制御回路は、前記複数のキャパシタのうち、所定数のキャパシタを用いて前記キャパシタ回路に前記加算電圧を生成させ、
   前記サンプリング回路は、前記積分回路が前記差分信号を積分する積分期間において、前記アナログ入力信号と前記フィードバック信号との差を前記差分信号として出力し、
   前記制御回路は、前記サンプリング回路において前記アナログ入力信号のサンプリングが行われるサンプリング期間において前記所定数のキャパシタに所定電圧をサンプリングさせ、前記積分期間において、前記所定数のキャパシタから前記所定電圧に応じた電圧を前記加算電圧として出力させ、
   前記制御回路は、前記サンプリング期間では、前記所定数のキャパシタに、前記入力ノードから入力される第１の基準電圧及び第２の基準電圧の一方と前記出力ノードに入力される第３の基準電圧との差電圧をサンプリングさせ、前記積分期間では、前記入力ノードから入力される前記第１の基準電圧及び前記第２の基準電圧の他方と前記差電圧との差に応じた電圧を前記加算電圧として前記出力ノードから出力させる、
   アナログデジタル変換器。
2. 前記キャパシタ回路は、前記複数のキャパシタの前記入力ノード側の端子のそれぞれと前記入力ノードとの間に配置される複数の容量切替えスイッチを更に有し、
   ｎを前記加算電圧の生成に用いられるキャパシタの数を示す整数とした場合、前記制御回路は、前記サンプリング期間及び前記積分期間において、前記入力ノード側から見てｎ番目のキャパシタの前記入力ノード側の端子と前記入力ノードとの間に配置される容量切替えスイッチをオンにし、残りの容量切替えスイッチをオフに制御する請求項１に記載のアナログデジタル変換器。
3. 前記ディザ回路は、前記キャパシタ回路の入力ノードと前記第１の基準電圧との間に配置された第１の電圧切替えスイッチと、前記キャパシタ回路の入力ノードと前記第２の基準電圧との間に配置された第２の電圧切替えスイッチとを更に有し、
   前記制御回路は、前記サンプリング期間では前記第１の電圧切替えスイッチ及び前記第２の電圧切替えスイッチの一方をオン、他方をオフにし、前記積分期間では前記第１の電圧切替えスイッチ及び前記第２の電圧切替えスイッチの他方をオン、一方をオンにする請求項１に記載のアナログデジタル変換器。
4. 前記第１の基準電圧及び前記第２の基準電圧は、それぞれ所定の周期で所定の電圧ＶＲＰと電圧ＶＲＮとの間で切り替えられ、前記第２の基準電圧は、前記第１の基準電圧が電圧ＶＲＰの場合は電圧ＶＲＮであり、前記第１の基準電圧がＶＲＮの場合は電圧ＶＲＰとなる請求項１に記載のアナログデジタル変換器。
5. 前記キャパシタ回路は、前記複数のキャパシタの前記入力ノード側の端子のそれぞれと所定の初期化用電圧との間に配置される複数の初期化用スイッチを更に有し、
   前記制御回路は、動作開始時に、前記複数の初期化用スイッチをオンにする請求項１に記載のアナログデジタル変換器。
6. 前記初期化用電圧は前記第３の基準電圧であり、前記制御回路は、前記キャパシタ回路の出力ノードが前記第３の基準電圧に接続されている状態で、前記複数の初期化用スイッチをオンにする請求項５に記載のアナログデジタル変換器。
7. 入力された信号を量子化し、量子化信号を出力する量子化器と、
   アナログ入力信号をサンプリングし、該サンプリングしたアナログ入力信号と、前記量子化信号に応じたフィードバック信号との差分を差分信号として出力するサンプリング回路と、
   前記差分信号に重畳される加算電圧を生成するディザ回路と、
   前記加算電圧が重畳された前記差分信号を積分し、該積分の結果を前記量子化器に出力する積分回路とを備え、
   前記ディザ回路は、
   複数のキャパシタを含むキャパシタ回路と、
   前記キャパシタ回路のキャパシタンスを、前記複数のキャパシタのうちでキャパシタンスが最大のキャパシタのキャパシタンスよりも小さなキャパシタンスに制御しつつ、前記キャパシタ回路に前記加算電圧を生成させる制御回路とを有し、
   前記複数のキャパシタのキャパシタンスは相互に等しい、
   アナログデジタル変換器。
8. 入力された信号を量子化し、量子化信号を出力する量子化器と、
   アナログ入力信号をサンプリングし、該サンプリングしたアナログ入力信号と、前記量子化信号に応じたフィードバック信号との差分を差分信号として出力するサンプリング回路と、
   前記差分信号に重畳される加算電圧を生成するディザ回路と、
   前記加算電圧が重畳された前記差分信号を積分し、該積分の結果を前記量子化器に出力する積分回路とを備え、
   前記ディザ回路は、
   複数のキャパシタを含むキャパシタ回路と、
   前記キャパシタ回路のキャパシタンスを、前記複数のキャパシタのうちでキャパシタンスが最大のキャパシタのキャパシタンスよりも小さなキャパシタンスに制御しつつ、前記キャパシタ回路に前記加算電圧を生成させる制御回路とを有し、
   前記複数のキャパシタは互いに並列に接続されており、
   前記制御回路は、前記複数のキャパシタのうち、所定数のキャパシタに所定電圧をサンプリングさせ、前記所定数のキャパシタに蓄積された電荷を、前記複数のキャパシタに分配させ、かつ前記複数のキャパシタのうちの１つから前記分配された電荷を出力させることで、前記キャパシタ回路に前記加算電圧を生成させ、
   前記制御回路は、前記所定電圧のサンプリングでは、前記所定数のキャパシタに、前記キャパシタ回路の入力ノードから入力される第１の基準電圧及び第２の基準電圧の一方と第３の基準電圧との差電圧をサンプリングさせる、
   アナログデジタル変換器。
9. 入力された信号を量子化し、量子化信号を出力する量子化器と、
   アナログ入力信号をサンプリングし、該サンプリングしたアナログ入力信号と、前記量子化信号に応じたフィードバック信号との差分を差分信号として出力するサンプリング回路と、
   前記差分信号に重畳される加算電圧を生成するディザ回路と、
   前記加算電圧が重畳された前記差分信号を積分し、該積分の結果を前記量子化器に出力する積分回路とを備え、
   前記ディザ回路は、
   複数のキャパシタを含むキャパシタ回路と、
   前記キャパシタ回路のキャパシタンスを、前記複数のキャパシタのうちでキャパシタンスが最大のキャパシタのキャパシタンスよりも小さなキャパシタンスに制御しつつ、前記キャパシタ回路に前記加算電圧を生成させる制御回路とを有し、
   前記複数のキャパシタは互いに並列に接続されており、
   前記制御回路は、前記複数のキャパシタのうち、所定数のキャパシタに所定電圧をサンプリングさせ、前記所定数のキャパシタに蓄積された電荷を、前記複数のキャパシタに分配させ、かつ前記複数のキャパシタのうちの１つから前記分配された電荷を出力させることで、前記キャパシタ回路に前記加算電圧を生成させ、
   前記キャパシタ回路は、前記キャパシタ回路の入力ノードに接続された複数のキャパシタの一端同士を相互に接続する配線間に挿入された複数の並列数制御スイッチを更に有し、
   ｉを前記所定数を示す整数とした場合、前記制御回路は、前記所定電圧のサンプリングでは、ｉが１よりも大きい場合は前記入力ノード側から見て１番目のキャパシタからｉ番目のキャパシタまでのキャパシタの間に配置される並列数制御スイッチのそれぞれをオンにし、ｉ番目のキャパシタの出力ノード側に配置される並列数制御スイッチをオフに制御する、
   アナログデジタル変換器。
10. 前記制御回路は、前記蓄積された電荷の分配では、複数の並列数制御スイッチのそれぞれをオンにする請求項９に記載のアナログデジタル変換器。
11. 前記制御回路は、前記分配された電荷の出力では、ｊを１以上でかつ前記キャパシタの総数より１つ小さい数を表す整数として、前記キャパシタ回路の出力ノード側から見てｊ番目のキャパシタとｊ＋１番目のキャパシタとの間に配置された並列数制御スイッチをオフにする請求項９に記載のアナログデジタル変換器。

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