WO2021261072A1 - 電流源回路および電子装置 - Google Patents

電流源回路および電子装置 Download PDF

Info

Publication number
WO2021261072A1
WO2021261072A1 PCT/JP2021/016719 JP2021016719W WO2021261072A1 WO 2021261072 A1 WO2021261072 A1 WO 2021261072A1 JP 2021016719 W JP2021016719 W JP 2021016719W WO 2021261072 A1 WO2021261072 A1 WO 2021261072A1
Authority
WO
WIPO (PCT)
Prior art keywords
current source
pair
voltage
current
source circuit
Prior art date
Application number
PCT/JP2021/016719
Other languages
English (en)
French (fr)
Inventor
正寛 一橋
雅幸 片倉
和将 西村
哲也 田代
信彦 執行
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US18/001,846 priority Critical patent/US20230261623A1/en
Publication of WO2021261072A1 publication Critical patent/WO2021261072A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45551—Indexing scheme relating to differential amplifiers the IC comprising one or more switched capacitors

Definitions

  • This technology relates to a current source circuit. More specifically, the present invention relates to a current source circuit and an electronic device using a capacitance.
  • a current source circuit that generates the current as a reference current.
  • a resistance type circuit in which a transistor and a resistance element are connected in series and the difference between the connection node and the constant voltage is amplified by an operational capacitor and fed back to the gate of the transistor is often used.
  • the product variation of the resistance element is larger than that of the capacitive element. Therefore, when high accuracy is required, a switched capacitor type current source circuit provided with a switched capacitor circuit is used instead of the resistance element.
  • the switched capacitor circuit is switched, the voltage of the connection node between the circuit and the operational amplifier fluctuates (ripple), and the ripple causes an error in the reference current. Therefore, a current source circuit in which a filter circuit composed of a capacitance and a resistor is added between a connection node and an input terminal of an operational amplifier has been proposed (see, for example, Patent Document 1).
  • ripple is suppressed by adding a filter circuit.
  • the larger the capacitance in the filter circuit the higher the possibility that the operational amplifier oscillates, and the stability of the current source circuit may decrease. If the capacitance is reduced, there is no risk of oscillation, but ripple cannot be sufficiently suppressed, which is not preferable.
  • This technology was created in view of this situation, and aims to improve the stability of the circuit in a current source circuit that generates a reference current using capacitance.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is to charge one of the pair of capacities and the pair of capacities with a predetermined charging current to charge the pair of capacities.
  • a switching circuit that transfers charge from one of the above to the other, an operational capacitor that amplifies the difference between the terminal voltage of the other of the pair of capacitances and a predetermined reference voltage, and outputs the voltage as an output voltage, depending on the output voltage.
  • It is a current source circuit including an output transistor that outputs the current as a reference current. This has the effect of improving the stability of the circuit.
  • the switching circuit may further control to discharge one of the pair of capacitances. This has the effect of allowing the capacity to be recharged.
  • the switching circuit may alternately perform the control of charging the one and the control of transferring the charge to the other and discharging the other. This has the effect that the terminal voltage of the capacitance gradually fluctuates.
  • a current source transistor that supplies a current corresponding to the output voltage as the charging current may be further provided. This has the effect of charging the capacitance with a current that corresponds to the output voltage of the operational amplifier.
  • the switching circuit defines a first switch that opens and closes a path between the current source transistor and one of the pair of capacitances, the current source transistor, and one of the connection nodes.
  • a second switch that opens and closes the path between the ground terminals, a third switch that opens and closes the path between the pair of capacitances, and the first switch and between one of the connection nodes and the ground terminal. It may be provided with a fourth switch that opens and closes the path. This has the effect of charging and discharging the capacitance and transferring charges.
  • a comparator that compares the variable resistance connected in series with the output transistor with the voltage of the output transistor and the connection node of the variable resistance and the reference voltage, and outputs a comparison result.
  • a resistance value control unit that controls the resistance value of the variable resistance based on the comparison result may be further provided. This has the effect of controlling the resistance value to the optimum value.
  • the resistance value control unit may obtain the resistance value when the voltage of the connection node of the variable resistance and the reference voltage substantially match by using the two-minute search algorithm. good. As a result, there is no need to keep the capacitive circuit running, it can be used as a conventional resistance mode, and ripple is suppressed.
  • the second aspect of the present technology is a pair of capacitances, a switching circuit that charges one of the pair of capacitances with a predetermined charging current and transfers a charge from one of the pair of capacitances to the other, and the above.
  • An operational capacitor that amplifies the difference between the other terminal voltage of a pair of capacitances and a predetermined reference voltage and outputs it as an output voltage, an output transistor that outputs a current corresponding to the output voltage as a reference current, and the reference current.
  • It is an electronic device including a receiving circuit that receives and operates. This has the effect of improving the stability of the device.
  • the receiving circuit may be an integral type digital-to-analog converter. This has the effect of improving accuracy.
  • the integral type DAC Digital to Analog Converter
  • FIG. 1 is a block diagram showing a configuration example of an electronic device 100 according to a first embodiment of the present technology.
  • the electronic device 100 includes a control circuit 110, a current source circuit 200, and an integral DAC 120.
  • the control circuit 110 controls the current source circuit 200 to generate a predetermined reference current IREF.
  • the current source circuit 200 generates a reference current IREF and supplies it to the integral DAC 120 via the signal line 209.
  • the integral type DAC 120 is a receiving circuit that receives a reference current IREF and performs digital-to-analog conversion.
  • integral type DAC120 is provided as a receiving circuit that receives the reference current IREF and operates, the present invention is not limited to this configuration, and various receiving circuits other than the integral type DAC120 may be provided. Further, the integral type DAC 120 is an example of the receiving circuit described in the claims.
  • FIG. 2 is a circuit diagram showing a configuration example of the current source circuit 200 according to the first embodiment of the present technology.
  • the current source circuit 200 includes a plurality of pMOS transistors such as pMOS (p-channel Metal Oxide Semiconductor) transistors 211 to 213, a switching circuit 220, capacitances 231 and 232, and an operational amplifier 240. Further, the switching circuit 220 includes switches 221 to 224.
  • a plurality of pMOS transistors such as pMOS transistors 211 to 213 are connected in parallel to the power supply terminal. Further, a switch 221 and a capacitance 231 are connected in series between the pMOS transistor 211 and the ground terminal. One end of the capacitance 232 is connected to the ground terminal, and the other end is connected to the switch 223 and the non-inverting input terminal (+) of the operational amplifier 240.
  • the switch 221 opens and closes the path between the pMOS transistor 211 and the capacitance 231 according to the control signal SW1 from the control circuit 110.
  • the switch 222 opens and closes the path between the connection node of the pMOS transistor 211 and the switch 221 and the ground terminal according to the control signal SW2 from the control circuit 110.
  • the switches 221 and 222 are examples of the first switch and the second switch described in the claims.
  • the switch 223 opens and closes a path between the connection node 251 of the switch 221 and the capacity 231 and the connection node 252 of the operational amplifier 240 and the capacity 232 according to the control signal SW3 from the control circuit 110.
  • the switch 224 opens and closes the path between the connection node 251 and the ground terminal according to the control signal SW4 from the control circuit 110.
  • the voltage of the connection node 251 be VREF_EMU1
  • the voltage of the connection node 252 be VREF_EMU2.
  • the switches 223 and 224 are examples of the third switch and the fourth switch described in the claims.
  • a voltage obtained by inverting the reference voltage VREF is input to the inverting input terminal (-) of the operational amplifier 240.
  • This reference voltage VREF is a constant voltage generated by a BGR (Band Gap Reference) circuit or the like.
  • the output terminal of the operational amplifier 240 is connected to each gate terminal of a plurality of pMOS transistors such as the pMOS transistors 211 to 213.
  • the output voltage of this operational amplifier 240 is AMPOUT.
  • the pMOS transistor 211 supplies a current corresponding to the output voltage AMPOUT to the switching circuit 220 as a charging current I0.
  • the pMOS transistor 211 is an example of the current source transistor described in the claims.
  • the pMOS transistors such as the pMOS transistors 211 and 212 output the current corresponding to the output voltage AMPOUT to various circuits as the reference current IREF.
  • the pMOS transistor 211 outputs the reference current IREF to the integral DAC 120 via the signal line 209.
  • the pMOS transistors 211 and 212 are examples of output transistors described in the claims.
  • the switching circuit 220 controls to charge and discharge the capacity 231 by opening and closing the switches 221 to 224, and controls to transfer the charge from the capacity 231 to the capacity 232.
  • the switching circuit 220 controls to charge and discharge the capacity 231 by opening and closing the switches 221 to 224, and controls to transfer the charge from the capacity 231 to the capacity 232.
  • the capacity 231 only the switch 221 is closed and the remaining switches are open.
  • the switches 222 and 223 are closed and the switches 221 and 224 are open.
  • the switches 222 and 224 are closed and the switches 221 and 223 are open.
  • the switching circuit 220 periodically periodically performs the charge control described above and the charge transfer and discharge control. Details of the timing of these controls will be described later.
  • the control circuit 110 supplies a predetermined periodic signal (clock signal or the like) as a control signal SW1, and supplies a signal obtained by inverting the control signal SW1 as a control signal SW2. Further, the control circuit 110 supplies a signal having a high level only from the falling edge of the control signal SW1 to a predetermined time point before the rising edge of the control signal SW1 as the control signal SW3 during the low level period. The control circuit 110 supplies a high-level signal as the control signal SW4 only from the falling edge of the control signal SW3 to the rising edge of the control signal SW1.
  • the discharge period In the period when the control signal SW4 is at a high level such as the period of timings T2 to T3, the switches 222 and 224 are closed and the switches 221 and 223 are open. As a result, the capacity 231 is discharged. This period is called the discharge period.
  • the period from timing T3 to T4 is a charging period, and the capacity 231 is charged.
  • the same control is periodically and repeatedly executed.
  • the reference current IREF is expressed by the following equation.
  • IREF C 0 ⁇ (dV / dt)
  • C 0 is the capacity value of the capacity 231 and the unit is, for example, farad (F).
  • V is the value of the reference voltage VREF, and the unit is, for example, volt (V).
  • DV / dt indicates the amount of fluctuation of the reference voltage VREF per unit time.
  • the error of the reference current IREF caused by the ripple can be reduced and the accuracy thereof can be improved.
  • the accuracy it is possible to easily achieve a low voltage of the entire system.
  • FIG. 4 is a circuit diagram showing an example of the state of the current source circuit 200 within the charging period in the first embodiment of the present technology. As illustrated in the figure, only the switch 221 is in the closed state. As a result, the charging current I0 from the pMOS transistor 211 flows to the capacity 231 via the switch 221 to charge the capacity 231.
  • FIG. 5 is a circuit diagram showing an example of the state of the current source circuit 200 within the transfer period in the first embodiment of the present technology. As illustrated in the figure, the switches 222 and 223 are in the closed state, and the switches 221 and 224 are in the open state. As a result, the electric charge stored in the capacity 231 is transferred to the capacity 232.
  • FIG. 6 is a circuit diagram showing an example of the state of the current source circuit 200 within the discharge period in the first embodiment of the present technology.
  • the switches 222 and 224 are in the closed state, and the switches 221 and 223 are in the open state.
  • the capacity 231 is discharged.
  • the switch 222 since the switch 222 is in the closed state, the charging current I0 from the pMOS transistor 211 flows to the ground terminal. As a result, it is possible to prevent the drain potential of the pMOS transistor 211 from rapidly rising and the operating point from collapsing. This operation is called the current steering operation.
  • FIG. 7 is a circuit diagram showing an example of the state of the current source circuit 200 during the second charging period in the first embodiment of the present technology. As illustrated in the figure, only the switch 221 is in the closed state. As a result, the capacity 231 is charged again.
  • FIG. 8 is a flowchart showing an example of the operation of the current source circuit 200 according to the first embodiment of the present technology. This operation is started at a predetermined timing before the circuit that receives the reference current IREF (such as the integral DAC120) operates.
  • the reference current IREF such as the integral DAC120
  • the current source circuit 200 charges the capacity 231 within the charging period (step S901). Next, the current source circuit 200 transfers the charge from the capacity 231 to the capacity 232 within the transfer period (step S902). Then, the current source circuit 200 discharges the capacity 231 within the discharge period (step S903).
  • the current source circuit 200 determines whether or not to stop the supply of the reference current IREF (step S904). When the supply of the reference current IREF is not stopped (step S904: No), the current source circuit 200 repeats steps S901 and subsequent steps. On the other hand, when the supply of the reference current IREF is stopped (step S904: Yes), the current source circuit 200 ends the operation.
  • FIG. 9 is a circuit diagram showing a configuration example of the integral type DAC 120 according to the first embodiment of the present technology.
  • the integral type DAC 120 includes nMOS (n-channel MOS) transistors 121 and 122, a switch 123, a variable capacitance 124, and an operational amplifier 125.
  • nMOS n-channel MOS
  • the drain of the nMOS transistor 121 is connected to the current source circuit 200.
  • the drain of the nMOS transistor 121 is also connected to the gate.
  • the source of the nMOS transistor 121 is grounded.
  • the nMOS transistor 122 is inserted between the input terminal of the operational amplifier 125 and the ground terminal. Further, the gate of the nMOS transistor 122 is connected to the gate of the nMOS transistor 121.
  • the switch 123 opens and closes the path between the output terminal of the operational amplifier 125 and the drain terminal of the nMOS transistor 122 according to a predetermined clock signal CLK.
  • the clock signal CLK is input over a period during which digital-to-analog conversion is performed.
  • variable capacitance 124 is inserted between the output terminal of the operational amplifier 125 and the drain terminal of the nMOS transistor 122. Further, the capacitance value of the variable capacitance 124 is controlled by the digital signal Din.
  • a reference voltage VREF is input to one of the two input terminals of the operational amplifier 125, and the other is connected to the drain of the nMOS transistor 122. Further, the operational amplifier 125 outputs a voltage obtained by amplifying the difference between those terminals as an output voltage Vout.
  • FIG. 10 is a diagram showing an example of the output waveform of the integral type DAC in the first embodiment of the present technology.
  • the vertical axis indicates the output voltage Vout
  • the horizontal axis indicates time. As illustrated in the figure, the output voltage Vout increases linearly with time.
  • the output voltage Vout is determined by the capacitance ratio of C 0 and C 1 , and an arbitrary slope can be obtained by changing the capacitance ratio or the current mirror ratio.
  • the frequency of the clock signal required for control must be increased, and the current consumption increases.
  • the output waveform of the resistance type DAC is stepped, it is necessary to examine the error due to differential nonlinearity (DNL).
  • the output voltage of the resistance type DAC is determined by the ratio of the resistance values of the resistance type current source circuit and the resistance type DAC, but in general, the error due to the resistance mismatch is larger than the error due to the capacitance mismatch. Is also large, and the accuracy of the resistance type DAC becomes low.
  • the slope of the output waveform is determined by the current and capacitance, so it is not necessary to increase the frequency of the clock signal, and the current consumption is smaller than in the comparative example.
  • the output waveform does not have a stepped shape, there is no problem of error due to DNL.
  • the value of the output voltage Vout is determined by the capacitance ratio, but in general, the error due to the capacitance mismatch is smaller than the error due to the resistance mismatch, and the accuracy of the integral type DAC 120 is higher than that in the comparative example.
  • the circuit to which the current source circuit is supplied is a circuit determined by the capacitance (integral DAC or the like), the circuit design with extremely high accuracy can be achieved. It is possible.
  • the switching circuit 220 transfers the electric charge to the capacity 232 after charging the capacity 231, it is possible to suppress the fluctuation (ripple) of the terminal voltage of the capacity 232. can. As a result, it is not necessary to add a filter circuit for suppressing ripple, and there is no possibility that the operational amplifier 240 oscillates due to the capacitance in the filter circuit. Therefore, the stability of the current source circuit 200 can be improved.
  • the switching circuit 220 has reduced the ripple by controlling the charge transfer between the capacitances 231 and 232. However, due to charge injection and parasitic capacitance during switching, ripples on the order of microvolts ( ⁇ V) may remain.
  • the current source circuit 200 of the second embodiment is different from the first embodiment in that a variable resistor is used to reduce an error due to residual ripple.
  • FIG. 11 is a circuit diagram showing a configuration example of the current source circuit 200 according to the second embodiment of the present technology.
  • the current source circuit 200 of the second embodiment is different from the first embodiment in that it further includes a variable resistor 260, a comparator 270, and a resistance value control unit 280.
  • the pMOS transistor after the pMOS transistor 213 is omitted.
  • the variable resistor 260 is connected in series with the pMOS transistor 212 between the power supply terminal and the ground terminal.
  • the reference current IREF is output from the connection node of the pMOS transistor 212 and the variable resistor 260. Further, the voltage VC of this connection node is input to the non-inverting input terminal (+) of the comparator 270.
  • the comparator 270 compares the voltage VC and the reference voltage VREF, and outputs the comparison result CMP to the resistance value control unit 280.
  • the resistance value control unit 280 controls the resistance value of the variable resistance 260 based on the comparison result CMP.
  • the resistance value control unit 280 uses, for example, a two-minute search algorithm to obtain a resistance value when the voltage VC and the reference voltage VREF substantially match.
  • the product variation of resistance is ⁇ 15% and the product variation of capacity is ⁇ 5%.
  • the value of the variable resistance 260 is adjusted to the value of the transmission resistance of the circuit including the capacitances 231 and 232 and the switch 223. Therefore, the accuracy after calibration is ideally improved from ⁇ 15% to ⁇ 5%.
  • the reason why "ideally” is added is that the accuracy is actually lowered by about several percent due to the quantization error of the variable resistor 260, the mismatch of the comparator 270, and the like.
  • the resistance value control unit 280 can be easily realized by assembling a sequencer with a digital circuit, and the calibration algorithm is not limited to the 2-minute search.
  • FIG. 12 is a diagram showing an example of a calibration operation in the second embodiment of the present technology.
  • the vertical axis indicates the voltage VC to be controlled, and the horizontal axis indicates time.
  • the control signal is a 6-bit signal, and the larger the value obtained by converting the 6 bits into a decimal number, the higher the voltage VC is controlled (that is, the lower the resistance value of the variable resistor 260). Further, the comparator 270 outputs "0" as the comparison result CMP when the voltage VC is lower than the reference voltage VREF. Further, the value at the start of calibration of the voltage VC is set to the value corresponding to the control signal "100000" (decimal number "32").
  • the dotted line value in the figure indicates the reference voltage VREF.
  • the reference voltage VREF is, for example, a value corresponding to the control signal “101010” (decimal number “42”). In this case, since the voltage VC (32) is lower than the reference voltage VREF (42), the comparator 270 outputs "0" as the first comparison result CMP.
  • the resistance value control unit 280 Since the comparison result CMP is "0", the resistance value control unit 280 outputs a control signal "110,000" (decimal number "48") to raise the voltage VC. As a result, since the voltage VC (48) becomes equal to or higher than the reference voltage VREF (42), the comparator 270 outputs "1" as the first comparison result CMP.
  • the resistance value control unit 280 Since the comparison result CMP is "1", the resistance value control unit 280 outputs a control signal "101000" (decimal number "40") to lower the voltage VC.
  • the absolute value of the control amount of the voltage VC in the second time is half of that in the first time.
  • the voltage VC (40) becomes lower than the reference voltage VREF (42), so that the comparator 270 outputs "0" as the third comparison result CMP.
  • the resistance value control unit 280 Since the comparison result CMP is "0", the resistance value control unit 280 outputs a control signal "101100" (decimal number "44") to raise the voltage VC.
  • the absolute value of the control amount of the voltage VC of the third time is half of that of the second time.
  • the resistance value control unit 280 outputs the control signals "101010", “101101” and “101010” (decimal number "42") in order. As a result, the resistance value of the variable resistor 260 is calibrated.
  • FIG. 13 is a diagram showing another example of the calibration operation in the second embodiment of the present technology.
  • the reference voltage VREF is, for example, a value corresponding to the control signal “100000” (decimal number “32”).
  • the resistance value control unit 280 outputs the control signals "010000”, "011000”, “011100”, “011110”, “011111” and "1000000” in this order to control the resistance value.
  • the current source circuit 200 controls the value of the variable resistance 260 so that the resistance value control unit 280 controls the value of the variable resistance 260 to a value at which the voltage VC and the reference voltage substantially match.
  • the reference current IREF corresponding to the variable resistance 260 can be output.
  • the present technology can have the following configurations.
  • a pair of capacities and A switching circuit that charges one of the pair of capacities with a predetermined charging current and transfers a charge from the one of the pair of capacities to the other.
  • An operational amplifier that amplifies the difference between the terminal voltage of the other of the pair of capacitances and a predetermined reference voltage and outputs it as an output voltage.
  • a current source circuit including an output transistor that outputs a current corresponding to the output voltage as a reference current.
  • the current source circuit according to any one of (1) to (3), further comprising a current source transistor that supplies a current corresponding to the output voltage as the charging current.
  • the switching circuit is A first switch that opens and closes a path between the current source transistor and one of the pair of capacitances.
  • a second switch that opens and closes the path between the current source transistor and one of the connection nodes and a predetermined ground terminal.
  • a third switch that opens and closes the path between the pair of capacitances,
  • the current source circuit according to (4) above comprising the first switch and a fourth switch that opens and closes a path between the one connection node and the ground terminal.
  • a variable resistor connected in series with the output transistor and A comparator that compares the voltage of the output transistor and the connection node of the variable resistor with the reference voltage and outputs a comparison result.
  • the current source circuit according to any one of (1) to (5), further comprising a resistance value control unit that controls the resistance value of the variable resistor based on the comparison result.
  • a pair of capacities and A switching circuit that charges one of the pair of capacities with a predetermined charging current and transfers a charge from the one of the pair of capacities to the other.
  • An operational amplifier that amplifies the difference between the other terminal voltage of the pair of capacitances and a predetermined reference voltage and outputs it as an output voltage.
  • An output transistor that outputs a current corresponding to the output voltage as a reference current,
  • An electronic device including a receiving circuit that receives and operates the reference current. (9) The electronic device according to (8) above, wherein the receiving circuit is an integral digital-to-analog converter.
  • Control circuit 120 Integral DAC 121, 122 nMOS transistor 123, 221 to 224 switch 124 variable capacitance 125, 240 operational amplifier 200 current source circuit 211 to 213 pMOS transistor 220 switching circuit 231 to 232 capacitance 260 variable resistance 270 comparator 280 resistance value control unit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)

Abstract

容量を用いて参照電流を生成する電流源回路において、参照電流の安定性を向上させる。　電流源回路は、一対の容量と、スイッチング回路と、オペアンプと、出力トランジスタとを具備する。スイッチング回路は、一対の容量の一方を所定の充電電流により充電して、その一対の容量の前記一方から他方へ電荷を転送する。オペアンプは、一対の容量のうち他方の端子電圧と所定の参照電圧との差分を増幅して出力電圧として出力する。出力トランジスタは、出力電圧に応じた電流を参照電流として出力する。

Description

電流源回路および電子装置
　本技術は、電流源回路に関する。詳しくは、容量を用いる電流源回路および電子装置に関する。
　従来より、一定の電流を用いる様々な装置においては、その電流を参照電流として生成する電流源回路が設けられている。この電流源回路として、トランジスタおよび抵抗素子を直列に接続し、それらの接続ノードと定電圧との差分をオペアンプが増幅してトランジスタのゲートに帰還する構成の抵抗型の回路がよく用いられるが、抵抗素子の製品ばらつきは容量素子よりも大きい。このため、高い精度が要求される際には、抵抗素子の代わりにスイッチトキャパシタ回路を設けたスイッチトキャパシタ型の電流源回路が用いられる。ただし、スイッチトキャパシタ回路がスイッチング動作する際に、その回路とオペアンプとの接続ノードの電圧に揺れ（リップル）が生じ、そのリップルにより、参照電流に誤差が生じる。そこで、容量および抵抗からなるフィルタ回路を、接続ノードとオペアンプの入力端子との間に追加した電流源回路が提案されている（例えば、特許文献１参照。）。
特表２０１２－５０３４４１号公報
　上述の従来技術では、フィルタ回路の追加により、リップルの抑制を図っている。しかしながら、上述の電流源回路では、フィルタ回路内の容量を大きくするほど、オペアンプが発振する可能性が高くなり、電流源回路の安定性が低下するおそれがある。容量を小さくすれば発振のおそれがなくなるが、リップルを十分に抑制することができなくなり、好ましくない。
　本技術はこのような状況に鑑みて生み出されたものであり、容量を用いて参照電流を生成する電流源回路において、回路の安定性を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、一対の容量と、上記一対の容量の一方を所定の充電電流により充電して上記一対の容量の上記一方から他方へ電荷を転送するスイッチング回路と、上記一対の容量のうち上記他方の端子電圧と所定の参照電圧との差分を増幅して出力電圧として出力するオペアンプと、上記出力電圧に応じた電流を参照電流として出力する出力トランジスタとを具備する電流源回路である。これにより、回路の安定性が向上するという作用をもたらす。
　また、この第１の側面において、上記スイッチング回路は、上記一対の容量の一方を放電する制御をさらに行ってもよい。これにより、容量の再充電が可能になるという作用をもたらす。
　また、この第１の側面において、上記スイッチング回路は、上記一方を充電する制御と上記他方へ上記電荷を転送して上記一方を放電する制御とを交互に行ってもよい。これにより、容量の端子電圧が徐々に変動するという作用をもたらす。
　また、この第１の側面において、上記出力電圧に応じた電流を上記充電電流として供給する電流源トランジスタをさらに具備してもよい。これにより、オペアンプの出力電圧に応じた電流により容量が充電されるという作用をもたらす。
　また、この第１の側面において、上記スイッチング回路は、上記電流源トランジスタと上記一対の容量の一方との間の経路を開閉する第１スイッチと、上記電流源トランジスタおよび上記一方の接続ノードと所定の接地端子との間の経路を開閉する第２スイッチと、上記一対の容量の間の経路を開閉する第３スイッチと、上記第１スイッチおよび上記一方の接続ノードと上記接地端子との間の経路を開閉する第４スイッチとを備えてもよい。これにより、容量の充放電と電荷転送とが行われるという作用をもたらす。
　また、この第１の側面において、上記出力トランジスタに直列に接続された可変抵抗と、上記出力トランジスタおよび上記可変抵抗の接続ノードの電圧と上記参照電圧とを比較して比較結果を出力する比較器と、上記比較結果に基づいて上記可変抵抗の抵抗値を制御する抵抗値制御部とをさらに具備してもよい。これにより、抵抗値が最適値に制御されるという作用をもたらす。
　また、この第１の側面において、上記抵抗値制御部は、上記可変抵抗の接続ノードの電圧と上記参照電圧とが略一致するときの上記抵抗値を、２分探索アルゴリズムを用いて求めてもよい。その結果、容量回路を動かし続ける必要性がなくなり、従来の抵抗モードとして使用でき、リップルが抑制されるという作用をもたらす。
　また、本技術の第２の側面は、一対の容量と、上記一対の容量の一方を所定の充電電流により充電して上記一対の容量の上記一方から他方へ電荷を転送するスイッチング回路と、上記一対の容量の上記他方の端子電圧と所定の参照電圧との差分を増幅して出力電圧として出力するオペアンプと、上記出力電圧に応じた電流を参照電流として出力する出力トランジスタと、上記参照電流を受け取って動作する受信回路とを具備する電子装置である。これにより、装置の安定性が向上するという作用をもたらす。
　また、この第１の側面において、上記受信回路は、積分型デジタルアナログ変換器であってもよい。これにより、精度が向上するという作用をもたらす。
本技術の第１の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における電流源回路の一構成例を示す回路図である。 本技術の第１の実施の形態における電流源回路の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるチャージ期間内の電流源回路の状態の一例を示す回路図である。 本技術の第１の実施の形態における転送期間内の電流源回路の状態の一例を示す回路図である。 本技術の第１の実施の形態におけるディスチャージ期間内の電流源回路の状態の一例を示す回路図である。 本技術の第１の実施の形態における２回目のチャージ期間内の電流源回路の状態の一例を示す回路図である。 本技術の第１の実施の形態における電流源回路の動作の一例を示すフローチャートである。 本技術の第１の実施の形態における積分型ＤＡＣ（Digital to Analog Converter）の一構成例を示す回路図である。 本技術の第１の実施の形態における積分型ＤＡＣの出力波形の一例を示す図である。 本技術の第２の実施の形態における電流源回路の一構成例を示す回路図である。 本技術の第２の実施の形態におけるキャリブレーション動作の一例を示す図である。 本技術の第２の実施の形態におけるキャリブレーション動作の別の例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（一対の容量間で電荷を転送する例）
　２．第２の実施の形態（一対の容量間で電荷を転送し、可変抵抗を制御する例）
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、本技術の第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、制御回路１１０、電流源回路２００および積分型ＤＡＣ１２０を備える。
　制御回路１１０は、電流源回路２００を制御して所定の参照電流ＩＲＥＦを生成させるものである。電流源回路２００は、参照電流ＩＲＥＦを生成し、信号線２０９を介して積分型ＤＡＣ１２０に供給するものである。積分型ＤＡＣ１２０は、参照電流ＩＲＥＦを受け取って、デジタルアナログ変換を行う受信回路である。
　なお、参照電流ＩＲＥＦを受け取って動作する受信回路として、積分型ＤＡＣ１２０を設けているが、この構成に限定されず、積分型ＤＡＣ１２０以外の各種の受信回路を設けることもできる。また、積分型ＤＡＣ１２０は、特許請求の範囲に記載の受信回路の一例である。
　［電流源回路の構成例］
　図２は、本技術の第１の実施の形態における電流源回路２００の一構成例を示す回路図である。この電流源回路２００は、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ２１１乃至２１３などの複数のｐＭＯＳトランジスタと、スイッチング回路２２０と、容量２３１および２３２と、オペアンプ２４０とを備える。また、スイッチング回路２２０は、スイッチ２２１乃至２２４を備える。
　ｐＭＯＳトランジスタ２１１乃至２１３などの複数のｐＭＯＳトランジスタは、電源端子に並列に接続される。また、ｐＭＯＳトランジスタ２１１と接地端子との間にスイッチ２２１および容量２３１が直列に接続される。容量２３２の一端は、接地端子に接続され、他端は、スイッチ２２３とオペアンプ２４０の非反転入力端子（＋）とに接続される。
　スイッチ２２１は、制御回路１１０からの制御信号ＳＷ１に従って、ｐＭＯＳトランジスタ２１１と容量２３１との間の経路を開閉するものである。スイッチ２２２は、制御回路１１０からの制御信号ＳＷ２に従って、ｐＭＯＳトランジスタ２１１およびスイッチ２２１の接続ノードと、接地端子との間の経路を開閉するものである。
　なお、スイッチ２２１および２２２は、特許請求の範囲に記載の第１スイッチおよび第２スイッチの一例である。
　スイッチ２２３は、制御回路１１０からの制御信号ＳＷ３に従って、スイッチ２２１および容量２３１の接続ノード２５１とオペアンプ２４０および容量２３２の接続ノード２５２との間の経路を開閉するものである。スイッチ２２４は、制御回路１１０からの制御信号ＳＷ４に従って、接続ノード２５１と接地端子との間の経路を開閉するものである。接続ノード２５１の電圧をＶＲＥＦ＿ＥＭＵ１とし、接続ノード２５２の電圧をＶＲＥＦ＿ＥＭＵ２とする。
　なお、スイッチ２２３および２２４は、特許請求の範囲に記載の第３スイッチおよび第４スイッチの一例である。
　オペアンプ２４０の反転入力端子（－）には、参照電圧ＶＲＥＦを反転した電圧が入力される。この参照電圧ＶＲＥＦは、ＢＧＲ（Band Gap Reference）回路になどにより生成される一定の電圧である。また、オペアンプ２４０の出力端子は、ｐＭＯＳトランジスタ２１１乃至２１３などの複数のｐＭＯＳトランジスタのそれぞれのゲート端子に接続される。このオペアンプ２４０の出力電圧をＡＭＰＯＵＴとする。
　上述の接続により、オペアンプ２４０の出力電圧ＡＭＰＯＵＴは、容量２３２の電源側の端子電圧（すなわち、接続ノード２５２の電圧ＶＲＥＦ＿ＥＭＵ２）と、参照電圧ＶＲＥＦとの差分を増幅した電圧となる。
　ｐＭＯＳトランジスタ２１１は、出力電圧ＡＭＰＯＵＴに応じた電流を充電電流Ｉ０としてスイッチング回路２２０に供給するものである。なお、ｐＭＯＳトランジスタ２１１は、特許請求の範囲に記載の電流源トランジスタの一例である。
　ｐＭＯＳトランジスタ２１１および２１２などのｐＭＯＳトランジスタは、出力電圧ＡＭＰＯＵＴに応じた電流を参照電流ＩＲＥＦとして様々な回路に出力するものである。例えば、ｐＭＯＳトランジスタ２１１は、信号線２０９を介して参照電流ＩＲＥＦを積分型ＤＡＣ１２０へ出力する。なお、ｐＭＯＳトランジスタ２１１および２１２は、特許請求の範囲に記載の出力トランジスタの一例である。
　また、スイッチング回路２２０は、スイッチ２２１乃至２２４の開閉により、容量２３１を充放電する制御と、容量２３１から容量２３２へ電荷を転送する制御とを行う。容量２３１を充電する場合、スイッチ２２１のみが閉状態となり、残りのスイッチは開状態となる。容量２３１から容量２３２へ電荷を転送する場合、スイッチ２２２および２２３が閉状態となり、スイッチ２２１および２２４は開状態となる。容量２３１を放電する場合、スイッチ２２２および２２４が閉状態となり、スイッチ２２１および２２３が開状態となる。
　また、スイッチング回路２２０は、上述した充電の制御と、電荷転送および放電の制御とを交互に周期的に行う。これらの制御のタイミングの詳細については、後述する。
　［電流源回路の動作例］
　図３は、本技術の第１の実施の形態における電流源回路２００の動作の一例を示すタイミングチャートである。スイッチ２２１乃至２２４は、対応する制御信号がハイレベルである場合に閉状態となり、ローレベルである場合に開状態になるものとする。
　制御回路１１０は、所定の周期信号（クロック信号など）を制御信号ＳＷ１として供給し、その制御信号ＳＷ１を反転させた信号を制御信号ＳＷ２として供給する。また、制御回路１１０は、制御信号ＳＷ１がローレベルの期間において、制御信号ＳＷ１の立下りから、その立上り前の所定時点までの間のみハイレベルとなる信号を制御信号ＳＷ３として供給する。制御回路１１０は、制御信号ＳＷ３の立下りから、制御信号ＳＷ１の立上りまでの間のみハイレベルとなる信号を制御信号ＳＷ４として供給する。
　タイミングＴ０乃至Ｔ１の期間などの制御信号ＳＷ１がハイレベルの期間において、スイッチ２２１のみが閉状態となり、残りのスイッチは開状態となる。これにより、容量２３１が充電電流Ｉ０により充電される。この期間をチャージ期間と称する。
　また、タイミングＴ１乃至Ｔ２の期間などの制御信号ＳＷ３がハイレベルの期間において、スイッチ２２２および２２３が閉状態となり、スイッチ２２１および２２４は開状態となる。これにより、容量２３１に蓄積された電荷が容量２３２へ転送される。この期間を転送期間と称する。
　また、タイミングＴ２乃至Ｔ３の期間などの制御信号ＳＷ４がハイレベルの期間において、スイッチ２２２および２２４が閉状態となり、スイッチ２２１および２２３が開状態となる。これにより、容量２３１が放電される。この期間をディスチャージ期間と称する。
　タイミングＴ３乃至Ｔ４の期間は、チャージ期間となり、容量２３１が充電される。以下、同様の制御が周期的に繰り返し実行される。
　また、同図において、一点鎖線は、接続ノード２５１の電圧ＶＲＥＦ＿ＥＭＵ１の変動を示し、太線は、接続ノード２５２の電圧ＶＲＥＦ＿ＥＭＵ２の変動を示す。チャージ期間において、電圧ＶＲＥＦ＿ＥＭＵ１が上昇する。転送期間において、電圧ＶＲＥＦ＿ＥＭＵ１が低下する一方で、電圧ＶＲＥＦ＿ＥＭＵ２が上昇して、それらの値が同程度となる。ディスチャージ期間において、電圧ＶＲＥＦ＿ＥＭＵ１が低下する。これらの動作を繰り返し、最終的には、電圧ＶＲＥＦ＿ＥＭＵ１と電圧ＶＲＥＦ＿ＥＭＵ２とが同程度かつＶＲＥＦと同レベルになった時点で安定化する。
　また、参照電流ＩＲＥＦは、次の式により表される。
　　ＩＲＥＦ＝Ｃ０・（ｄＶ／ｄｔ）
上式において、Ｃ０は、容量２３１の容量値であり、単位は、例えば、ファラッド（Ｆ）である。Ｖは、参照電圧ＶＲＥＦの値であり、単位は、例えば、ボルト（Ｖ）である。「ｄＶ／ｄｔ」は、参照電圧ＶＲＥＦの単位時間当たりの変動量を示す。
　一点鎖線が示すように、容量２３１の端子電圧である電圧ＶＲＥＦ＿ＥＭＵ１は、タイミングＴ１の付近などで揺れが生じ、この揺れはリップルと呼ばれる。一方、太線に示すように、転送期間内に、容量２３２の端子電圧である電圧ＶＲＥＦ＿ＥＭＵ２が上昇し、次の転送まではスイッチ２２３が開状態となるため、電圧ＶＲＥＦ＿ＥＭＵ２が一定となる。このように、電圧ＶＲＥＦ＿ＥＭＵ２は電荷転送のたびに少しずつ上昇し、その後は安定するため、リップルが生じない。
　リップルを抑制することにより、リップルにより生じる参照電流ＩＲＥＦの誤差を低減し、その精度を向上させることができる。精度の向上により、システム全体の低電圧化を容易に達成することができる。また、リップル抑制のためにフィルタ回路を追加する必要がなくなる。フィルタ回路が不要となったため、フィルタ回路の追加によりオペアンプが発振するおそれがなくなり、電流源回路２００の安定性が向上する。
　また、抵抗型の電流源回路では、抵抗素子の製品ばらつきをテストでキャリブレーションする必要があり、テストコストが上昇するおそれがある。しかし、同図の電流源回路２００では、抵抗素子を用いないため、抵抗型と比較してテストコストを削減することができる。
　また、副次的な効果に関して、参照電流ＩＲＥＦは、電子装置１００内のチップのあらゆるブロックに分配される。受信側の回路（積分型ＤＡＣ１２０など）は、ばらつきによる設計マージンを緩和することができるため、回路設計を簡素化することができる。また、近年のサブミクロンプロセスでは、デジタル回路がシュリンクされる傾向にあるが、アナログ回路は、その恩恵を受けられない。しかし、上述の電流源回路２００は、クロック信号を用いており、また、低電圧化が可能なことから、デジタルシステムとの親和性が高く、小面積化の際の寄与度も高いという特徴を持つ。
　図４は、本技術の第１の実施の形態におけるチャージ期間内の電流源回路２００の状態の一例を示す回路図である。同図に例示するように、スイッチ２２１のみが閉状態となる。これにより、ｐＭＯＳトランジスタ２１１からの充電電流Ｉ０がスイッチ２２１を介して容量２３１に流れ、容量２３１が充電される。
　図５は、本技術の第１の実施の形態における転送期間内の電流源回路２００の状態の一例を示す回路図である。同図に例示するように、スイッチ２２２および２２３が閉状態となり、スイッチ２２１および２２４は開状態となる。これにより、容量２３１に蓄積された電荷が容量２３２へ転送される。
　図６は、本技術の第１の実施の形態におけるディスチャージ期間内の電流源回路２００の状態の一例を示す回路図である。同図に例示するように、スイッチ２２２および２２４が閉状態となり、スイッチ２２１および２２３が開状態となる。これより、容量２３１が放電される。また、スイッチ２２２が閉状態であるため、ｐＭＯＳトランジスタ２１１からの充電電流Ｉ０は、接地端子に流れる。これにより、ｐＭＯＳトランジスタ２１１のドレイン電位が急激に上昇し、動作点が崩れるのを防止することができる。この動作は、カレントステアリング動作と呼ばれる。
　図７は、本技術の第１の実施の形態における２回目のチャージ期間内の電流源回路２００の状態の一例を示す回路図である。同図に例示するように、スイッチ２２１のみが閉状態となる。これにより、容量２３１が再度、充電される。
　図８は、本技術の第１の実施の形態における電流源回路２００の動作の一例を示すフローチャートである。この動作は、参照電流ＩＲＥＦを受け取る回路（積分型ＤＡＣ１２０など）が動作する前の所定タイミングで開始される。
　電流源回路２００は、充電期間内に容量２３１を充電する（ステップＳ９０１）。次に、電流源回路２００は、転送期間内に容量２３１から容量２３２へ電荷を転送する（ステップＳ９０２）。そして、電流源回路２００は、放電期間内に容量２３１を放電する（ステップＳ９０３）。
　電流源回路２００は、参照電流ＩＲＥＦの供給を停止するか否かを判断する（ステップＳ９０４）。参照電流ＩＲＥＦの供給を停止しない場合に（ステップＳ９０４：Ｎｏ）、電流源回路２００は、ステップＳ９０１以降を繰り返す。一方、参照電流ＩＲＥＦの供給を停止する場合に（ステップＳ９０４：Ｙｅｓ）、電流源回路２００は、動作を終了する。
　［積分型ＤＡＣの構成例］
　図９は、本技術の第１の実施の形態における積分型ＤＡＣ１２０の一構成例を示す回路図である。この積分型ＤＡＣ１２０は、ｎＭＯＳ（n-channel MOS）トランジスタ１２１および１２２と、スイッチ１２３と、可変容量１２４と、オペアンプ１２５とを備える。
　ｎＭＯＳトランジスタ１２１のドレインは、電流源回路２００に接続される。また、ｎＭＯＳトランジスタ１２１のドレインは、ゲートにも接続される。ｎＭＯＳトランジスタ１２１のソースは接地される。
　ｎＭＯＳトランジスタ１２２は、オペアンプ１２５の入力端子と、接地端子との間に挿入される。また、ｎＭＯＳトランジスタ１２２のゲートは、ｎＭＯＳトランジスタ１２１のゲートと接続される。
　スイッチ１２３は、所定のクロック信号ＣＬＫに従って、オペアンプ１２５の出力端子とｎＭＯＳトランジスタ１２２のドレイン端子との間の経路を開閉するものである。クロック信号ＣＬＫは、デジタルアナログ変換を行う期間に亘って入力される。
　可変容量１２４は、オペアンプ１２５の出力端子とｎＭＯＳトランジスタ１２２のドレイン端子との間に挿入される。また、可変容量１２４の容量値は、デジタル信号Ｄｉｎにより制御される。
　オペアンプ１２５の２つの入力端子の一方には、参照電圧ＶＲＥＦが入力され、他方は、ｎＭＯＳトランジスタ１２２のドレインに接続される。また、オペアンプ１２５は、それらの端子間の差分を増幅した電圧を出力電圧Ｖｏｕｔとして出力する。
　出力電圧Ｖｏｕｔの値は、例えば、次の式により表される。
　　Ｖｏｕｔ＝（Ｃ０／Ｃ１）・（ｄＶ／ｄｔ）　　　　　　・・・式１
上式において、Ｃ１は、可変容量１２４の容量値であり、単位は、例えば、ファラッド（Ｆ）である。
　図１０は、本技術の第１の実施の形態における積分型ＤＡＣの出力波形の一例を示す図である。同図における縦軸は、出力電圧Ｖｏｕｔを示し、横軸は、時間を示す。同図に例示するように、時間とともに出力電圧Ｖｏｕｔが線形に上昇する。
　式１より、出力電圧Ｖｏｕｔは、Ｃ０およびＣ１の容量比により決まり、その容量比またはカレントミラー比を変えることにより、任意のスロープを得ることができる。
　ここで、抵抗型の電流源回路からの参照電流を、抵抗型ＤＡＣに供給する構成を比較例として想定する。この比較例は、次の問題点を持つ。
　第１に、分解能を上げるほど、制御に必要なクロック信号の周波数を高くしなければならず、消費電流が増大する。第２に、抵抗型ＤＡＣの出力波形が階段状になるため、微分非直線性（DNL：Differential NonLinearity）による誤差を検討する必要がある。第３に、抵抗型ＤＡＣの出力電圧は、抵抗型の電流源回路と抵抗型ＤＡＣとのそれぞれの抵抗値の比率で決まるが、一般的に抵抗のミスマッチによる誤差は、容量のミスマッチによる誤差よりも大きく、抵抗型ＤＡＣの精度が低くなる。
　これに対して、容量を用いる電流源回路２００と、積分型ＤＡＣ１２０とを組み合わせた場合、式１より出力電圧Ｖｏｕｔの値は容量比により決まる。この構成は、次の利点を持つ。
　第１に、分解能が上がっても、出力波形の傾きは、電流および容量によって決まるため、クロック信号の周波数を高くする必要がなくなり、比較例よりも消費電流が小さくなる。第２に、出力波形が階段状にならないため、ＤＮＬによる誤差の問題がない。第３に、出力電圧Ｖｏｕｔの値は容量比により決まるが、一般的に容量のミスマッチによる誤差は、抵抗のミスマッチによる誤差よりも小さく、積分型ＤＡＣ１２０の精度が比較例より高くなる。
　このように、電流源回路２００では、参照電流ＩＲＥＦを容量により生成しているため、その供給先の回路が容量で決まる回路（積分型ＤＡＣなど）である場合、極めて高い精度を持つ回路設計が可能である。
　このように、本技術の第１の実施の形態によれば、スイッチング回路２２０が容量２３１の充電後に容量２３２へ電荷を転送するため、容量２３２の端子電圧の揺れ（リップル）を抑制することができる。これにより、リップルの抑制のためにフィルタ回路を追加する必要がなくなり、フィルタ回路内の容量に起因してオペアンプ２４０が発振するおそれがなくなる。このため、電流源回路２００の安定性を向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、スイッチング回路２２０が容量２３１および２３２の間の電荷転送を制御することによりリップルを低減していた。しかし、スイッチングの際のチャージインジェクションや寄生容量などにより、マイクロボルト（μＶ）オーダーのリップルが残留する可能性がある。この第２の実施の形態の電流源回路２００は、可変抵抗を用いて、残留したリップルによる誤差を低減する点において第１の実施の形態と異なる。
　図１１は、本技術の第２の実施の形態における電流源回路２００の一構成例を示す回路図である。この第２の実施の形態の電流源回路２００は、可変抵抗２６０、比較器２７０および抵抗値制御部２８０をさらに備える点において第１の実施の形態と異なる。なお、同図において、ｐＭＯＳトランジスタ２１３以降のｐＭＯＳトランジスタは省略されている。
　可変抵抗２６０は、電源端子および接地端子の間において、ｐＭＯＳトランジスタ２１２に直列に接続される。ｐＭＯＳトランジスタ２１２および可変抵抗２６０の接続ノードからは、参照電流ＩＲＥＦが出力される。また、この接続ノードの電圧ＶＣは、比較器２７０の非反転入力端子（＋）に入力される。
　比較器２７０は、電圧ＶＣと参照電圧ＶＲＥＦとを比較し、比較結果ＣＭＰを抵抗値制御部２８０に出力するものである。
　抵抗値制御部２８０は、比較結果ＣＭＰに基づいて可変抵抗２６０の抵抗値を制御するものである。この抵抗値制御部２８０は、例えば、２分探索アルゴリズムを用いて、電圧ＶＣと参照電圧ＶＲＥＦとが略一致するときの抵抗値を求める。
　同図の構成により、第１の実施の形態と同様の回路により生成した高精度の参照電流ＩＲＥＦを用いて、可変抵抗２６０の製品ばらつきをキャリブレーションすることができる。そして、キャリブレーション後に制御回路１１０は、スイッチング回路２２０を停止させる。これにより、電流源回路２００は、抵抗型の回路に切り替わり、リップルによる誤差が生じなくなる。
　効果について検証するために、抵抗の製品ばらつきを±１５％とし、容量の製品ばらつきを±５％と仮定する。キャリブレーションにより、容量２３１および２３２とスイッチ２２３とからなる回路の透過抵抗の値に、可変抵抗２６０の値が調整される。このため、キャリブレーション後の精度は、理想的には、±１５％から、±５％に改善する。ここで、「理想的には」と付け加えたのは、実際には、可変抵抗２６０の量子化誤差、比較器２７０のミスマッチなどにより、数％程度、精度が低下するためである。
　抵抗値制御部２８０は、デジタル回路でシーケンサーを組むことにより容易に実現することができ、キャリブレーションのアルゴリズムは、２分探索に限定されない。
　図１２は、本技術の第２の実施の形態におけるキャリブレーション動作の一例を示す図である。同図における縦軸は、制御対象の電圧ＶＣを示し、横軸は時間を示す。
　制御信号を６ビットの信号とし、その６ビットを１０進数に換算した値が大きいほど、電圧ＶＣが高い値（すなわち、可変抵抗２６０の抵抗値が低い値）に制御されるものとする。また、比較器２７０は、電圧ＶＣが参照電圧ＶＲＥＦより低い場合に比較結果ＣＭＰとして「０」を出力するものとする。また、電圧ＶＣのキャリブレーション開始時の値を、制御信号「１０００００」（１０進数で「３２」）に対応する値とする。
　同図における点線の値は、参照電圧ＶＲＥＦを示す。参照電圧ＶＲＥＦを、例えば、制御信号「１０１０１０」（１０進数で「４２」）に対応する値とする。この場合、電圧ＶＣ（３２）が参照電圧ＶＲＥＦ（４２）より低いため、比較器２７０は、１回目の比較結果ＣＭＰとして「０」を出力する。
　比較結果ＣＭＰが「０」であるため、抵抗値制御部２８０は、制御信号「１１００００」（１０進数で「４８」）を出力し、電圧ＶＣを上昇させる。この結果、電圧ＶＣ（４８）が参照電圧ＶＲＥＦ（４２）以上になるため、比較器２７０は、１回目の比較結果ＣＭＰとして「１」を出力する。
　比較結果ＣＭＰが「１」であるため、抵抗値制御部２８０は、制御信号「１０１０００」（１０進数で「４０」）を出力し、電圧ＶＣを下降させる。２回目の電圧ＶＣの制御量の絶対値は、１回目の半分である。この結果、電圧ＶＣ（４０）が参照電圧ＶＲＥＦ（４２）より低くなるため、比較器２７０は、３回目の比較結果ＣＭＰとして「０」を出力する。
　比較結果ＣＭＰが「０」であるため、抵抗値制御部２８０は、制御信号「１０１１００」（１０進数で「４４」）を出力し、電圧ＶＣを上昇させる。３回目の電圧ＶＣの制御量の絶対値は、２回目の半分である。この結果、電圧ＶＣ（４４）が参照電圧ＶＲＥＦ（４２）以上になるため、比較器２７０は、４回目の比較結果ＣＭＰとして「１」を出力する。
　以下、同様の制御により、抵抗値制御部２８０は、制御信号「１０１０１０」、「１０１０１１」および「１０１０１０」（１０進数で「４２」）を順に出力する。これにより、可変抵抗２６０の抵抗値がキャリブレーションされる。
　図１３は、本技術の第２の実施の形態におけるキャリブレーション動作の別の例を示す図である。この例では、参照電圧ＶＲＥＦを、例えば、制御信号「１０００００」（１０進数で「３２」）に対応する値とする。
　この場合に抵抗値制御部２８０は、制御信号「０１００００」、「０１１０００」、「０１１１００」、「０１１１１０」、「０１１１１１」および「１０００００」を順に出力し、抵抗値を制御する。
　このように、本技術の第２の実施の形態によれば、抵抗値制御部２８０が、電圧ＶＣおよび参照電圧が略一致する値に可変抵抗２６０の値を制御するため、電流源回路２００は、その可変抵抗２６０に応じた参照電流ＩＲＥＦを出力することができる。これにより、可変抵抗２６０の制御後に、スイッチング回路２２０のスイッチングを停止して、リップルをさらに抑制することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）一対の容量と、
　前記一対の容量の一方を所定の充電電流により充電して前記一対の容量の前記一方から他方へ電荷を転送するスイッチング回路と、
　前記一対の容量のうち前記他方の端子電圧と所定の参照電圧との差分を増幅して出力電圧として出力するオペアンプと、
　前記出力電圧に応じた電流を参照電流として出力する出力トランジスタと
を具備する電流源回路。
（２）前記スイッチング回路は、前記一対の容量の一方を放電する制御をさらに行う
前記（１）記載の電流源回路。
（３）前記スイッチング回路は、前記一方を充電する制御と前記他方へ前記電荷を転送して前記一方を放電する制御とを交互に行う
前記（２）記載の電流源回路。
（４）前記出力電圧に応じた電流を前記充電電流として供給する電流源トランジスタをさらに具備する
前記（１）から（３）のいずれかに記載の電流源回路。
（５）前記スイッチング回路は、
　前記電流源トランジスタと前記一対の容量の一方との間の経路を開閉する第１スイッチと、
　前記電流源トランジスタおよび前記一方の接続ノードと所定の接地端子との間の経路を開閉する第２スイッチと、
　前記一対の容量の間の経路を開閉する第３スイッチと、
　前記第１スイッチおよび前記一方の接続ノードと前記接地端子との間の経路を開閉する第４スイッチと
を備える前記（４）記載の電流源回路。
（６）前記出力トランジスタに直列に接続された可変抵抗と、
　前記出力トランジスタおよび前記可変抵抗の接続ノードの電圧と前記参照電圧とを比較して比較結果を出力する比較器と、
　前記比較結果に基づいて前記可変抵抗の抵抗値を制御する抵抗値制御部と
をさらに具備する前記（１）から（５）のいずれかに記載の電流源回路。
（７）前記抵抗値制御部は、前記可変抵抗の接続ノードの電圧と前記参照電圧とが略一致するときの前記抵抗値を、２分探索アルゴリズムを用いて求める
前記（６）記載の電流源回路。
（８）一対の容量と、
　前記一対の容量の一方を所定の充電電流により充電して前記一対の容量の前記一方から他方へ電荷を転送するスイッチング回路と、
　前記一対の容量の前記他方の端子電圧と所定の参照電圧との差分を増幅して出力電圧として出力するオペアンプと、
　前記出力電圧に応じた電流を参照電流として出力する出力トランジスタと、
　前記参照電流を受け取って動作する受信回路と
を具備する電子装置。
（９）前記受信回路は、積分型デジタルアナログ変換器である
前記（８）記載の電子装置。
　１００　電子装置
　１１０　制御回路
　１２０　積分型ＤＡＣ
　１２１、１２２　ｎＭＯＳトランジスタ
　１２３、２２１～２２４　スイッチ
　１２４　可変容量
　１２５、２４０　オペアンプ
　２００　電流源回路
　２１１～２１３　ｐＭＯＳトランジスタ
　２２０　スイッチング回路
　２３１、２３２　容量
　２６０　可変抵抗
　２７０　比較器
　２８０　抵抗値制御部

Claims (9)

  1. 　一対の容量と、
    　前記一対の容量の一方を所定の充電電流により充電して前記一対の容量の前記一方から他方へ電荷を転送するスイッチング回路と、
    　前記一対の容量のうち前記他方の端子電圧と所定の参照電圧との差分を増幅して出力電圧として出力するオペアンプと、
    　前記出力電圧に応じた電流を参照電流として出力する出力トランジスタと
    を具備する電流源回路。
  2. 　前記スイッチング回路は、前記一対の容量の一方を放電する制御をさらに行う
    請求項１記載の電流源回路。
  3. 　前記スイッチング回路は、前記一方を充電する制御と前記他方へ前記電荷を転送して前記一方を放電する制御とを交互に行う
    請求項２記載の電流源回路。
  4. 　前記出力電圧に応じた電流を前記充電電流として供給する電流源トランジスタをさらに具備する
    請求項１記載の電流源回路。
  5. 　前記スイッチング回路は、
    　前記電流源トランジスタと前記一対の容量の一方との間の経路を開閉する第１スイッチと、
    　前記電流源トランジスタおよび前記一方の接続ノードと所定の接地端子との間の経路を開閉する第２スイッチと、
    　前記一対の容量の間の経路を開閉する第３スイッチと、
    　前記第１スイッチおよび前記一方の接続ノードと前記接地端子との間の経路を開閉する第４スイッチと
    を備える請求項４記載の電流源回路。
  6. 　前記出力トランジスタに直列に接続された可変抵抗と、
    　前記出力トランジスタおよび前記可変抵抗の接続ノードの電圧と前記参照電圧とを比較して比較結果を出力する比較器と、
    　前記比較結果に基づいて前記可変抵抗の抵抗値を制御する抵抗値制御部と
    をさらに具備する請求項１記載の電流源回路。
  7. 　前記抵抗値制御部は、前記可変抵抗の接続ノードの電圧と前記参照電圧とが略一致するときの前記抵抗値を、２分探索アルゴリズムを用いて求める
    請求項６記載の電流源回路。
  8. 　一対の容量と、
    　前記一対の容量の一方を所定の充電電流により充電して前記一対の容量の前記一方から他方へ電荷を転送するスイッチング回路と、
    　前記一対の容量の前記他方の端子電圧と所定の参照電圧との差分を増幅して出力電圧として出力するオペアンプと、
    　前記出力電圧に応じた電流を参照電流として出力する出力トランジスタと、
    　前記参照電流を受け取って動作する受信回路と
    を具備する電子装置。
  9. 　前記受信回路は、積分型デジタルアナログ変換器である
    請求項８記載の電子装置。
PCT/JP2021/016719 2020-06-22 2021-04-27 電流源回路および電子装置 WO2021261072A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/001,846 US20230261623A1 (en) 2020-06-22 2021-04-27 Current source circuit and electronic device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020106673 2020-06-22
JP2020-106673 2020-06-22

Publications (1)

Publication Number Publication Date
WO2021261072A1 true WO2021261072A1 (ja) 2021-12-30

Family

ID=79282412

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/016719 WO2021261072A1 (ja) 2020-06-22 2021-04-27 電流源回路および電子装置

Country Status (2)

Country Link
US (1) US20230261623A1 (ja)
WO (1) WO2021261072A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153104A1 (ja) * 2022-02-14 2023-08-17 ソニーセミコンダクタソリューションズ株式会社 信号生成回路および光検出装置
WO2023176222A1 (ja) * 2022-03-17 2023-09-21 ソニーセミコンダクタソリューションズ株式会社 信号生成回路および光検出装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS636908A (ja) * 1986-06-27 1988-01-12 Hitachi Ltd 定電流源回路
JP2012503914A (ja) * 2008-09-25 2012-02-09 モスキャド デザイン アンド オートメーション エス アー アール エル 誤差電圧を発生させるシステム及び方法
JP2013074445A (ja) * 2011-09-28 2013-04-22 New Japan Radio Co Ltd 電圧電流変換回路および電圧制御発振回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS636908A (ja) * 1986-06-27 1988-01-12 Hitachi Ltd 定電流源回路
JP2012503914A (ja) * 2008-09-25 2012-02-09 モスキャド デザイン アンド オートメーション エス アー アール エル 誤差電圧を発生させるシステム及び方法
JP2013074445A (ja) * 2011-09-28 2013-04-22 New Japan Radio Co Ltd 電圧電流変換回路および電圧制御発振回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153104A1 (ja) * 2022-02-14 2023-08-17 ソニーセミコンダクタソリューションズ株式会社 信号生成回路および光検出装置
WO2023176222A1 (ja) * 2022-03-17 2023-09-21 ソニーセミコンダクタソリューションズ株式会社 信号生成回路および光検出装置

Also Published As

Publication number Publication date
US20230261623A1 (en) 2023-08-17

Similar Documents

Publication Publication Date Title
EP2713511B1 (en) Circuits and methods to reduce or eliminate signal-dependent modulation of a reference bias
US5691720A (en) Delta sigma analog-to-digital converter having programmable resolution/bias current circuitry and method
WO2021261072A1 (ja) 電流源回路および電子装置
US8436687B2 (en) Oscillating apparatus
JP2009118049A (ja) 離散時間型増幅回路及びアナログ・ディジタル変換器
KR950014913B1 (ko) 저항 회로망을 갖는 디지탈-아나로그 변환기
US20060119422A1 (en) Semiconductor device including current control circuit of reference current source
US6885177B2 (en) Switching regulator and slope correcting circuit
US7129684B2 (en) Variable start-up circuit for switching regulators
US20100060248A1 (en) Soft-start voltage circuit
JP2012130138A (ja) スイッチング制御回路
US5521556A (en) Frequency converter utilizing a feedback control loop
WO2016203522A1 (ja) 逐次比較型ａ／ｄ変換装置
CN100362543C (zh) 数字模拟变换电路和数字模拟变换方法
JP2011152014A (ja) Ｄｃ／ｄｃコンバータ回路
JP5198427B2 (ja) シグマデルタ変調器
US20190324482A1 (en) Voltage to current converter
JP3324527B2 (ja) 利得制御回路及びその制御方法
TWI762844B (zh) 高速高解析度數位控制振盪器及其方法
JPH07202705A (ja) キャパシタ型電圧分配回路
JP7035986B2 (ja) 変動抑制回路
JP5802095B2 (ja) 電圧電流変換回路および電圧制御発振回路
JP2015076991A (ja) 鋸波発生装置、鋸波発生方法、および電圧出力制御装置
JP2004260263A (ja) Ａｄ変換器
US20240305251A1 (en) Sampling circuit

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21828233

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21828233

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP