JP2012130138A - スイッチング制御回路 - Google Patents

Abstract

【課題】リップルコンバータに精度良く目的レベルの出力電圧を生成させることが可能なスイッチング制御回路を提供する。
【解決手段】入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタを所定時間オンするスイッチングを行うスイッチング制御回路であって、トランジスタがオフされている際の出力電圧に含まれるリップル電圧の傾きに応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、スロープ電圧の振幅が、スロープ電圧の振幅よりも大きい所定の振幅を超えないよう、スロープ電圧の振幅を制限する振幅制限回路と、目的レベルの出力電圧の基準となる基準電圧または出力電圧に応じた帰還電圧に、スロープ電圧を加算する加算回路と、基準電圧及び帰還電圧のうち、スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなると、トランジスタを所定時間オンした後にオフする駆動回路と、を備える。
【選択図】図１

Description

本発明は、スイッチング制御回路に関する。

入力電圧から目的レベルの出力電圧を生成するスイッチング電源回路としては、リップルコンバータやヒステリシス制御レギュレータと呼ばれる方式の電源回路が知られている（例えば、特許文献１参照）。図１９は、一般的なオン時間固定方式のリップルコンバータ３００の一例を示す図である。制御回路４１０は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなると、ＮＭＯＳトランジスタ４２０を所定時間オンする。この結果、出力電圧Ｖｏｕｔは上昇することになる。そして、負荷の影響によって出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低くなると、制御回路４１０は再度ＮＭＯＳトランジスタ４２０を所定時間オンする。このような動作が繰り返されることにより、目的レベルの出力電圧Ｖｏｕｔが生成される。

特開２００４−１０４９４２号公報

ところで、リップルコンバータ３００において、出力電圧Ｖｏｕｔのリップル電圧を小さくするために、ＥＳＲ（Equivalent Series Resistance：等価直列抵抗）の小さいセラミック型のコンデンサ４４０が用いられることがある。このような場合、帰還電圧Ｖｆｂに含まれるリップル電圧が小さくなるため、リップルコンバータ３００が安定に動作しなくなることがある。したがって、リップルコンバータ３００を安定に動作させるために、例えば、帰還電圧Ｖｆｂの利得及び位相を調整する調整回路（不図示）や、インダクタ４３０に流れる電流に基づいてリップル電圧を生成し、帰還電圧Ｖｆｂに加算する回路（不図示）が用いられる（特許文献１参照）。

しかしながら、例えばリップルコンバータ３００を安定に動作させるためにリップル電圧を帰還電圧Ｖｆｂに加算すると、例えば、負荷の状態が過渡的に変化した場合や無負荷時等に出力電圧Ｖｏｕｔが目的レベルから大きく変化してしまうことがある。

具体的には、図２０に示すように、時刻ｔ１００に負荷の状態が、重負荷から軽負荷に変化すると、出力電圧Ｖｏｕｔはオーバーシュートするため帰還電圧Ｖｆｂも急激に上昇する。例えば、帰還電圧Ｖｆｂにリップル電圧が加算されていない場合、時刻ｔ１００以降、帰還電圧Ｖｆｂは点線に示すように緩やかに低下する。そして、帰還電圧Ｖｆｂが基準電圧ＶｒｅｆとなるまでＮＭＯＳトランジスタ４２０はオンすることは無いため、出力電圧Ｖｏｕｔも点線に示すように徐々に低下する。

一方、帰還電圧Ｖｆｂにリップル電圧が加算されている場合、帰還電圧Ｖｆｂは実線に示すように急激に低下する。そして、時刻ｔ１０１に帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆとなると、ＮＭＯＳトランジスタ４２０はオンする。つまり、この場合、出力電圧Ｖｏｕｔが目的レベルよりも高いレベルにあるにも関わらず、ＮＭＯＳトランジスタ４２０がオンしてしまう。したがって、出力電圧Ｖｏｕｔが目的レベルから大きくずれてしまうという問題が生じる。

本発明は上記課題を鑑みてなされたものであり、リップルコンバータを安定に動作させつつ、リップルコンバータに精度良く目的レベルの出力電圧を生成させることが可能なスイッチング制御回路を提供することを目的とする。

上記目的を達成するため、本発明の一つの側面に係る、入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタを所定時間オンするスイッチングを行うスイッチング制御回路であって、前記トランジスタのスイッチング周期毎に、前記トランジスタがオフされている際の前記出力電圧に含まれるリップル電圧の傾きに応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、前記スロープ電圧の振幅が、前記目的レベルの出力電圧が生成されている際の前記スロープ電圧の振幅よりも大きい所定の振幅を超えないよう、前記スロープ電圧の振幅を制限する振幅制限回路と、前記目的レベルの出力電圧の基準となる基準電圧または前記出力電圧に応じた帰還電圧に、前記スロープ電圧を加算する加算回路と、前記基準電圧及び前記帰還電圧のうち、前記スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなると、前記トランジスタを所定時間オンした後にオフする駆動回路と、を備える。

リップルコンバータを安定に動作させつつ、リップルコンバータに精度良く目的レベルの出力電圧を生成させることが可能なスイッチング制御回路を提供できる。

本発明の第１の実施形態であるリップルコンバータ１０ａの構成を示す図である。 レベルシフト回路５１，５２及びコンパレータ５５の構成を示す図である。 電流生成回路６１及び振幅制限回路６２の構成を示す図である。 バイアス電流生成回路９０の構成を示す図である。 バイアス電流生成回路９７の構成を示す図である。 電圧Ｖ２のクランプレベル及び所定の振幅Ｖｌｉｍを説明するための図である。 定常時のリップルコンバータ１０ａの主要な波形を示す図である。 負荷１５の状態が過渡的に変化した場合のリップルコンバータ１０ａの主要な波形を示す図である。 定常時のリップルコンバータ１０ａの主要な波形を示す図である。 本発明の第２の実施形態であるリップルコンバータ１０ｂの構成を示す図である。 電流生成回路６３の構成を示す図である。 定常時のリップルコンバータ１０ｂの主要な波形を示す図である。 負荷１５の状態が過渡的に変化した場合のリップルコンバータ１０ｂの主要な波形を示す図である。 本発明の第３の実施形態であるリップルコンバータ１０ｃの構成を示す図である。 定常時のリップルコンバータ１０ｃの主要な波形を示す図である。 負荷１５の状態が過渡的に変化した場合のリップルコンバータ１０ｃの主要な波形を示す図である。 本発明の第４の実施形態であるリップルコンバータ１０ｄの構成を示す図である。 負荷１５の状態が軽負荷の場合のリップルコンバータ１０ｄの主要な波形を示す図である。 一般的なリップルコンバータ３００の構成を示す図である。 負荷の状態が過渡的に変化した場合のリップルコンバータ３００の動作を説明するための図である。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＜＜＜第１の実施形態＞＞＞
図１は、本発明の第１の実施形態であるオン時間固定方式のリップルコンバータ１０ａの構成を示す図である。リップルコンバータ１０ａは、例えば、入力電圧Ｖｉｎから目的レベルの出力電圧Ｖｏｕｔを生成する回路であり、制御ＩＣ（Integrated Circuit）２０ａ、ＮＭＯＳトランジスタ３０，３１、インダクタ３２、コンデンサ３３、抵抗３４〜３６を含んで構成されている。また、リップルコンバータ１０ａでは、リップルコンバータ１０ａを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧が基準電圧Ｖｒｅｆに加算されている。

負荷１５は、例えばＣＰＵ（Central Processing Unit）等の集積回路であり、出力電圧Ｖｏｕｔを電源電圧として動作する。
制御ＩＣ２０ａ（スイッチング制御回路）は、出力電圧Ｖｏｕｔを抵抗３５，３６で分圧した帰還電圧Ｖｆｂに基づいて、ＮＭＯＳトランジスタ３０，３１をスイッチングする集積回路である。制御ＩＣ２０ａは、端子Ａ，ＦＢ，ＯＵＴ１，ＯＵＴ２を備えている。
端子Ａには、出力電圧Ｖｏｕｔが印加され、端子ＦＢには、帰還電圧Ｖｆｂが印加される。
端子ＯＵＴ１には、ＮＭＯＳトランジスタ３０のゲート電極が接続され、端子ＯＵＴ２には、ＮＭＯＳトランジスタ３１のゲート電極が接続される。

また、制御ＩＣ２０は、基準電圧生成回路５０、レベルシフト回路５１，５２、抵抗５３，５４、コンパレータ５５、パルス信号生成回路５６，６０、駆動回路５７、電流生成回路６１、及び振幅制限回路６２を含んで構成される。

基準電圧生成回路５０は、例えば、バンドギャップ電圧等の所定の基準電圧Ｖｒｅｆを生成する。
レベルシフト回路５１は、基準電圧Ｖｒｅｆのレベルをシフトした電圧ＶＡを抵抗５３の一端に出力する回路であり、図２に示すように、ＰＮＰトランジスタＱ１及び定電流源７０を含んで構成される。ＰＮＰトランジスタＱ１及び定電流源７０は、エミッタフォロワを構成するため、電圧ＶＡ＝Ｖｒｅｆ＋Ｖｂｅ１（Ｖｂｅ１：ＰＮＰトランジスタＱ１のベース−エミッタ電圧）となる。なお、電圧Ｖｃｃは、例えば制御ＩＣ２０ａの内部で生成されるいわゆる内部電源の電圧である。
レベルシフト回路５２は、帰還電圧Ｖｆｂのレベルをシフトした電圧ＶＢを抵抗５４の一端に出力する回路であり、ＰＮＰトランジスタＱ２及び定電流源７１を含んで構成される。ＰＮＰトランジスタＱ２及び定電流源７１は、エミッタフォロワを構成するため、電圧ＶＢ＝Ｖｆｂ＋Ｖｂｅ２（Ｖｂｅ２：ＰＮＰトランジスタＱ２のベース−エミッタ電圧）となる。なお、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、定電流源７０と定電流源７１の電流値が等しくなるよう設計されている。

抵抗５３の他端は、コンパレータ５５の非反転入力端子に接続され、抵抗５４の他端は、コンパレータ５５の反転入力端子に接続される。ここでは、コンパレータ５５の非反転入力端子の電圧を電圧ＶＣとし、反転入力端子の電圧を電圧ＶＤとする。
コンパレータ５５は、電圧ＶＣ及び電圧ＶＤを比較し、比較結果を示す比較電圧Ｖｃｐを出力する。コンパレータ５５は、定電流源７２、ＮＰＮトランジスタＱ５，Ｑ６、ＰＮＰトランジスタＱ７，Ｑ８を含んで構成される。

定電流源７２及びＮＰＮトランジスタＱ５，Ｑ６は差動入力回路を構成し、ＰＮＰトランジスタＱ７，Ｑ８の夫々は電流源として動作する。このため、コンパレータ５５は、電圧ＶＤが電圧ＶＣより高くなると、ローレベル（以下、“Ｌ”レベル）の比較電圧Ｖｃｐを出力し、電圧ＶＤが電圧ＶＣより低くなると、ハイレベル（以下、“Ｈ”レベル）の比較電圧Ｖｃｐを出力する。

パルス信号生成回路５６は、いわゆるワンショット回路であり、比較電圧Ｖｃｐが“Ｈ”レベルとなると、所定時間Ｔ１だけ“Ｈ”レベルとなるパルス信号Ｖｐ１を生成する。
駆動回路５７は、パルス信号Ｖｐ１が“Ｈ”レベルとなると、“Ｌ”レベルの駆動信号Ｖｄｒ２を出力してＮＭＯＳトランジスタ３１をオフした後、“Ｈ”レベルの駆動信号Ｖｄｒ１を所定時間Ｔ１だけ出力してＮＭＯＳトランジスタ３０をオンする。また、駆動回路５７は、パルス信号Ｖｐ１が“Ｌ”レベルとなると、“Ｌ”レベルの駆動信号Ｖｄｒ１を出力してＮＭＯＳトランジスタ３０をオフした後、“Ｈ”レベルの駆動信号Ｖｄｒ２を出力してＮＭＯＳトランジスタ３１をオンする。このように、駆動回路５７は、ＮＭＯＳトランジスタ３０，３１がともにオンしないよう、いわゆるデッドタイムを設けてＮＭＯＳトランジスタ３０，３１を相補的にスイッチングする。

パルス信号生成回路６０は、スイッチング周期毎、例えば、ＮＭＯＳトランジスタ３０がオンされる直前のデッドタイムの期間毎に“Ｈ”レベルとなるパルス信号Ｖｐ２を生成する。つまりパルス信号生成回路６０は、駆動信号Ｖｄｒ１が“Ｌ”レベルであり、駆動信号Ｖｄｒ２が“Ｈ”レベルから“Ｌ”レベルとなる間に“Ｈ”レベルのパルス信号Ｖｐ２を出力する。
電流生成回路６１は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化する電流Ｉｒを生成する。具体的には、パルス信号Ｖｐ２が“Ｈ”レベルの間には、ゼロとなり、パルス信号Ｖｐ２が“Ｌ”レベルとなると、出力電圧Ｖｏｕｔのレベルに応じた傾きで増加する電流Ｉｒを生成する。そして、電流生成回路６１は、抵抗５３とコンパレータ５５の非反転入力端子とが接続されるノードに電流Ｉｒを供給することにより、基準電圧Ｖｒｅｆのレベルを変化させる。

ここで、抵抗５３の抵抗値をＲとし、電流Ｉｒの電流値をＩｒとし、コンパレータ５５の入力インピーダンスを無限大とすると、電圧ＶＣは、
ＶＣ＝ＶＡ＋Ｉｒ×Ｒ＝Ｖｒｅｆ＋Ｖｂｅ１＋Ｉｒ×Ｒ・・・（１）
となる。
つまり、本実施形態ではスイッチング周期毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで増加するスロープ電圧Ｖｓ（Ｖｓ＝Ｉｒ×Ｒ）が、基準電圧Ｖｒｅｆに加算される。

また、電流生成回路６１は、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、すなわちコンパレータ５５のオフセットがキャンセルされるよう、レベルシフト回路５２及び抵抗５４が接続されるノードに対して電流Ｉｒを供給する。
このため、電圧ＶＤは、
ＶＤ＝ＶＢ＝Ｖｆｂ＋Ｖｂｅ２＝Ｖｆｂ＋Ｖｂｅ１・・・（２）
となる。

振幅制限回路６２は、電流Ｉｒの電流値を制限することにより、スロープ電圧Ｖｓの振幅を制限する。なお、電流生成回路６１、及び振幅制限回路６２の詳細については後述する。また、電流生成回路６１及び抵抗５３は、電圧生成回路に相当し、レベルシフト回路５１及び抵抗５３は、加算回路に相当する。

ＮＭＯＳトランジスタ３０は、ハイサイドのパワートランジスタであり、ドレイン電極（入力電極）には入力電圧Ｖｉｎが印加され、ソース電極（出力電極）は、ＮＭＯＳトランジスタ３１のドレイン電極及びインダクタ３２が接続される。
ＮＭＯＳトランジスタ３１は、ローサイドのパワートランジスタであり、ソース電極は接地され、ドレイン電極にはインダクタ３２が接続されている。

インダクタ３２及びコンデンサ３３は、ＮＭＯＳトランジスタ３０，３１が接続されるノードの電圧を平滑化するＬＣフィルタである。ここでは、インダクタ３２に流れる電流をインダクタ電流ＩＬとする。
抵抗３４は、コンデンサ３３の等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）である。なお、コンデンサ３３は、例えばセラミック型のコンデンサであるため、抵抗３４の抵抗値は、例えば数ｍΩ等の小さい値となる。このため、出力電圧Ｖｏｕｔに含まれるリップル電圧も小さくなる。

＝＝電流生成回路６１及び振幅制限回路６２の詳細＝＝
ここで図３を参照しつつ、電流生成回路６１及び振幅制限回路６２の具体的な構成について説明する。電流生成回路６１は、充放電回路８０、レベルシフト回路８１、及び電圧電流変換回路８２を含んで構成される。

充放電回路８０は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に放電されたコンデンサ９１を充電し、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化する電圧Ｖ１を生成する。充放電回路８０は、バイアス電流生成回路９０、コンデンサ９１、及び、ＮＭＯＳトランジスタＭ１を含んで構成される。

バイアス電流生成回路９０は、出力電圧Ｖｏｕｔに比例するバイアス電流Ｉｂ１を生成する回路であり、図４に示すように、抵抗１００〜１０２、オペアンプ１０３、ＮＰＮトランジスタＱ６０、及びＰＮＰトランジスタＱ６１，６２を含んで構成される。

抵抗１００及び抵抗１０１は、出力電圧Ｖｏｕｔを分圧し、分圧した電圧Ｖｘをオペアンプ１０３の非反転入力端子に印加する。なお、抵抗１００，１０１の抵抗値を夫々Ｒａ，Ｒｂとすると、電圧Ｖｘは、
Ｖｘ＝（Ｒｂ／（Ｒａ＋Ｒｂ））×Ｖｏｕｔ・・・（３）
となる。

また、ＮＰＮトランジスタＱ６０のベース電極は、オペアンプ１０３の出力に接続され、エミッタ電極は、オペアンプ１０３の反転入力端子に接続されている。したがって、オペアンプ１０３は、反転入力端子の電圧が非反転入力端子に印加された電圧Ｖｘに一致するように、ＮＰＮトランジスタＱ６０を制御する。この結果、抵抗１０２に印加される電圧は電圧Ｖｘに等しくなり、電流Ｉｘ＝Ｖｘ／Ｒｃが抵抗１０２に流れることとなる。なお、ここでは、抵抗１０２の抵抗値をＲｃとする。

ＰＮＰトランジスタＱ６１，Ｑ６２は、例えば等しい電流が流れるカレントミラー回路を構成するため、ＰＮＰトランジスタＱ６２に流れるバイアス電流Ｉｂ１は、
Ｉｂ１＝Ｖｘ／Ｒｃ＝（Ｒｂ／（Ｒｃ×（Ｒａ＋Ｒｂ）））×Ｖｏｕｔ・・・（４）
となる。このように、バイアス電流Ｉｂ１は、出力電圧Ｖｏｕｔに比例した電流となる。なお、本実施形態では、バイアス電流Ｉｂ１の温度変化が十分小さくなるような温度係数の抵抗１００〜１０２が選択されていることとする。

バイアス電流Ｉｂ１は、図３に示すＮＭＯＳトランジスタＭ１のドレイン電極及びコンデンサ９１に供給される。したがって、例えば、パルス信号Ｖｐ２が“Ｈ”レベルの場合、ＮＭＯＳトランジスタＭ１はオンとなるため、コンデンサ９１の充電電圧である電圧Ｖ１はほぼゼロとなる。

一方、パルス信号Ｖｐ２が“Ｌ”レベルの場合、ＮＭＯＳトランジスタＭ１はオフとなるため、電圧Ｖ１は、出力電圧Ｖｏｕｔに比例したバイアス電流Ｉｂ１により充電される。ここで、電圧Ｖ１は、ＮＭＯＳトランジスタＭ１がオフとなってからの時間をＴとし、コンデンサ９１の容量値をＣとすると、
Ｖ１＝（Ｉｂ１×Ｔ）／Ｃ・・・（５）
となる。

レベルシフト回路８１は、電圧Ｖ１のレベルをシフトした電圧Ｖ２を出力する回路であり、ＰＮＰトランジスタＱ１０及び定電流源９５を含んで構成される。ＰＮＰトランジスタＱ１０及び定電流源９５は、エミッタフォロワを構成する。
電圧電流変換回路８２は、電圧Ｖ２のレベルに応じた値の電流Ｉｒを生成する回路であり、抵抗９６、ＮＰＮトランジスタＱ２０、及びＰＮＰトランジスタＱ２１〜Ｑ２３を含んで構成される。

ＮＰＮトランジスタＱ２０のベース電極には、電圧Ｖ２が印加され、エミッタ電極には抵抗９６が接続されている。電圧Ｖ２が上昇し、ＮＰＮトランジスタＱ２０がオンすると、ＮＰＮトランジスタＱ２０には、抵抗９６の抵抗値Ｒｄに反比例し電圧Ｖ２のレベルに比例した電流Ｉｒが流れる。ここで、電流Ｉｒは、ＮＰＮトランジスタＱ２０のベース−エミッタ間電圧をＶｂｅ２０とすると、
Ｉｒ＝（Ｖ２−Ｖｂｅ２０）／Ｒｄ・・・（６）
となる。

また、電流Ｉｒは、ダイオード接続されたＰＮＰトランジスタＱ２１に流れ、ＰＮＰトランジスタＱ２１〜Ｑ２３は、カレントミラー回路を構成する。本実施形態では、ＰＮＰトランジスタＱ２１〜Ｑ２３のトランジスタサイズは同じであるため、ＰＮＰトランジスタＱ２２，２３は、電圧Ｖ２のレベルに比例した電流Ｉｒを供給する電流源として動作する。

ところで、例えば、レベルシフト回路８１が、電圧Ｖ１のレベルをシフトして出力する場合、電圧Ｖ２は、電圧Ｖ２＝Ｖ１＋Ｖｂｅ１０となる。なお、ここでは、ＰＮＰトランジスタＱ１０のベース−エミッタ間電圧をＶｂｅ１０としている。本実施形態では、電圧Ｖ１がゼロとなり、電圧Ｖ２が前述のＶｂｅ１０となる際には、ＮＰＮトランジスタＱ２０はオフするよう設計されている。このため、電圧Ｖ１がゼロの場合、ＮＰＮトランジスタＱ２０に流れる電流Ｉｒはゼロとなる。一方、電圧Ｖ１がゼロから上昇すると、電圧Ｖ１は前述のように、出力電圧Ｖｏｕｔのレベルに比例した傾きで変化する。このため、このような場合、電流Ｉｒも出力電圧Ｖｏｕｔのレベルに比例した傾きで変化することになる。

振幅制限回路６２（クランプ回路）は、電圧Ｖ２をクランプしてスロープ電圧Ｖｓの振幅を制限する回路であり、バイアス電流生成回路９７、抵抗９８、及びＰＮＰトランジスタＱ３０を含んで構成される。

バイアス電流生成回路９７は、出力電圧Ｖｏｕｔに比例するバイアス電流Ｉｂ２を生成する回路であり、図５に示すように、オペアンプ１１０、抵抗１１１〜１１３、ＮＰＮトランジスタＱ６５、及びＰＮＰトランジスタＱ６６，６７を含んで構成される。なお、バイアス電流生成回路９７は、バイアス電流生成回路９０と同様であるため、バイアス電流生成回路９７は、バイアス電流生成回路９０と同様に動作する。ここで、抵抗１１１，１１２，１１３の夫々の抵抗値をＲｅ，Ｒｆ，Ｒｇとすると、バイアス電流Ｉｂ２は、
Ｉｂ２＝（Ｒｆ／（Ｒｇ×（Ｒｅ＋Ｒｆ）））×Ｖｏｕｔ・・・（７）
となる。

また、バイアス電流Ｉｂ２は抵抗９８に供給される。ここで、抵抗９８の抵抗値をＲｈとすると、抵抗９８に発生する電圧Ｖ３は、
Ｖ３＝（Ｒｈ×Ｒｆ／（Ｒｇ×（Ｒｅ＋Ｒｆ）））×Ｖｏｕｔ・・・（８）
となる。なお、本実施形態では、電圧Ｖ３の温度変化が十分小さくなるような温度係数の抵抗９８，１１１〜１１３が選択されていることとする。

ＰＮＰトランジスタＱ３０は、ＰＮＰトランジスタＱ１０と同様に定電流源９５に接続されているため、ＰＮＰトランジスタＱ３０及び定電流源９５はエミッタフォロワを構成する。したがって、電圧Ｖ１，Ｖ３のうち、何れか低いレベルの電圧が選択されて電圧Ｖ２として出力される。このため、電圧Ｖ２は、電圧Ｖ３＋Ｖｂｅ３０（Ｖｂｅ３０：ＰＮＰトランジスタＱ３０のベース−エミッタ電圧）より高くなることは無い。つまり、振幅制限回路６２は、電圧Ｖ２が電圧Ｖ３＋Ｖｂｅ３０を超えないように、電圧Ｖ２をクランプする。なお、電圧Ｖ２がクランプされると電流Ｉｒの電流値も一定となる。この結果、スロープ電圧Ｖｓ（Ｉｒ×Ｒ）の振幅は制限される。

＝＝スロープ電圧Ｖｓの振幅が制限される大きさについて＝＝
ここで、スロープ電圧Ｖｓの振幅が制限される大きさについて説明する。本実施形態のスロープ電圧Ｖｓの振幅は、目的レベルの出力電圧Ｖｏｕｔが生成されている際のスロープ電圧Ｖｓの振幅よりも大きい振幅で制限されることとする。つまり、目的レベルの出力電圧Ｖｏｕｔが生成されている際には、電圧Ｖ２はクランプされず、電圧Ｖ１に応じて変化することになる。

そこで、目的レベルの出力電圧Ｖｏｕｔが生成されている際の電圧Ｖ１〜Ｖ３、及びスロープ電圧Ｖｓについて図６を参照しつつ説明する。目的レベルの出力電圧Ｖｏｕｔが生成されている際には、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、ハイサイドのＮＭＯＳトランジスタ３０がオンする時間Ｔｏｎと、ＮＭＯＳトランジスタがオフする時間Ｔｏｆｆとの間には、
Ｖｏｕｔ＝（Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ））×Ｖｉｎ・・・（９）
の関係が成立する。

式（９）は、一般的なスイッチング電源回路がいわゆる電流連続モードで動作している際に成立する。本実施形態では、時間Ｔｏｎは所定時間Ｔ１であり、入力電圧Ｖｉｎは所定の電圧であり、出力電圧Ｖｏｕｔは目的レベルの電圧である。このため、目的レベルの出力電圧Ｖｏｕｔが生成されている際には、ＮＭＯＳトランジスタ３０がオフする時間Ｔｏｆｆは一義的に、例えば所定時間Ｔ２と定まる。つまり、目的レベルの出力電圧Ｖｏｕｔが生成されている際のいわゆるスイッチング周期Ｔｏｎ＋Ｔｏｆｆは、所定時間Ｔ１＋Ｔ２となる。

また、前述のように、ＮＭＯＳトランジスタ３０がオンされる直前のデッドタイム毎にパルス信号Ｖｐ２は“Ｈ”レベルとなるため、電圧Ｖ１は、スイッチング周期Ｔ１＋Ｔ２の間にゼロから上昇する。スイッチング周期の間だけ上昇した際の電圧Ｖ１のレベル（または、電圧Ｖ１の振幅ΔＶ１）は、
Ｖ１＝（Ｉｂ１／Ｃ）×（Ｔ１＋Ｔ２）
＝Ａ１×（Ｔ１＋Ｔ２）×Ｖｏｕｔ・・・（１０）
となる。

なお、式（１０）の係数Ａ１は、Ｒｂ／（Ｃ×Ｒｃ×（Ｒａ＋Ｒｂ））である。また、ここでは、便宜上デッドタイムの期間を分かり易くするために長く描いているが、実際には、例えば所定時間Ｔ１よりも十分短い期間である。

また、電圧Ｖ３は、式（８）で示したように、
Ｖ３＝（Ｒｈ×Ｒｆ／（Ｒｇ×（Ｒｅ＋Ｒｆ）））×Ｖｏｕｔ・・・（８）
となる。

ここでは、目的レベルの出力電圧Ｖｏｕｔが生成されている際には、電圧Ｖ２はクランプされることは無いよう電圧Ｖ３のレベルが定められる。このため、本実施形態では、式（８）の係数である（Ｒｈ×Ｒｆ／（Ｒｇ×（Ｒｅ＋Ｒｆ）））は、式（１０）の係数であるＡ１×（Ｔ１＋Ｔ２）より大きくなるよう設計される。このような場合、電圧Ｖ２及びスロープ電圧Ｖｓは電圧Ｖ１と同様に変化する。

ところで、電圧Ｖ２がクランプされている際の電圧Ｖ２のレベルは、
Ｖ２＝Ｖ３＋Ｖｂｅ３０
＝（Ｒｈ×Ｒｆ／（Ｒｇ×（Ｒｅ＋Ｒｆ）））×Ｖｏｕｔ＋Ｖｂｅ３０・・・（１１）
となる。
さらに、この場合の電流Ｉｒは、
Ｉｒ＝（Ｖ２−Ｖｂｅ２０）／Ｒｄ
＝（（Ｒｈ×Ｒｆ／（Ｒｇ×（Ｒｅ＋Ｒｆ）））×Ｖｏｕｔ
＋Ｖｂｅ３０−Ｖｂｅ２０））／Ｒｄ・・・（１２）
となる。

したがって、電圧Ｖ２がクランプされている際のスロープ電圧Ｖｓの振幅Ｖｌｉｍは、下記の式（１３）で示される振幅で制限される。
Ｖｌｉｍ＝Ｒ×Ｉｒ
＝Ｒ×（（Ｒｈ×Ｒｆ／（Ｒｇ×（Ｒｅ＋Ｒｆ）））×Ｖｏｕｔ
＋Ｖｂｅ３０−Ｖｂｅ２０））／Ｒｄ・・・（１３）
なお、上記の式（１３）に示されるように、制限されるスロープ電圧Ｖｓの振幅Ｖｌｉｍは、出力電圧Ｖｏｕｔの上昇に応じて大きくなる。

＝＝リップルコンバータ１０ａの動作＝＝
＜＜定常時の場合＞＞
ここで、図１及び図７を参照しつつ、目的レベルの出力電圧Ｖｏｕｔが生成されている際（定常時）のリップルコンバータ１０ａの動作について説明する。

なお、本実施形態では、出力電圧Ｖｏｕｔに含まれるリップル電圧は十分小さいため、帰還電圧Ｖｆｂに含まれるリップル電圧も十分小さくなる。つまり、目的レベルの出力電圧Ｖｏｕｔが生成されている際の帰還電圧Ｖｆｂのレベルはほぼ一定となる。このため、便宜上、図７においては電圧ＶＤのレベルを一定としている。また、入力電圧Ｖｉｎは所定電圧であるため、目的レベルの出力電圧Ｖｏｕｔが生成されている際のＮＭＯＳトランジスタ３０のオフ時間Ｔｏｆｆは、例えば所定時間Ｔ２となり、スイッチング周期（Ｔｏｎ＋Ｔｏｆｆ）は、Ｔ１＋Ｔ２となる。

まず、時刻ｔ０に電圧ＶＣ（一方の電圧）のレベルが上昇して電圧ＶＤ（他方の電圧）のレベルとなると、比較電圧Ｖｃｐは“Ｈ”レベルとなるため、“Ｈ”レベルのパルス信号Ｖｐ１が出力される。このため、ＮＭＯＳトランジスタ３１をオフすべく駆動信号Ｖｄｒ２が“Ｌ”レベルとなり、パルス信号Ｖｐ２は“Ｈ”レベルとなる。この結果、スロープ電圧Ｖｓはゼロとなり、電圧ＶＣはＶＣ＝Ｖｒｅｆ＋Ｖｂｅ１まで低下する。

そして、時刻ｔ０からデッドタイムだけ経過した時刻ｔ１となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ２は“Ｌ”レベルになるため、スロープ電圧Ｖｓは出力電圧Ｖｏｕｔのレベルに比例した傾きで増加する。また、電圧ＶＣもスロープ電圧Ｖｓと同様に、出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇する。

時刻ｔ１から所定時間Ｔ１だけ経過した時刻ｔ２となると、ＮＭＯＳトランジスタ３０をオフすべく、駆動信号Ｖｄｒ１は“Ｌ”レベルとなる。そして、時刻ｔ２からデッドタイムだけ経過した時刻ｔ３となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２は“Ｈ”レベルとなる。

その後、時刻ｔ２から所定時間Ｔ２だけ経過した時刻ｔ４に、電圧ＶＣのレベルが上昇して電圧ＶＤのレベルとなり、再び時刻ｔ０の動作が繰り返される。このような動作が繰り返されることにより、目的レベルの出力電圧Ｖｏｕｔが生成される。

ところで、ＮＭＯＳトランジスタ３０がオフ、ＮＭＯＳトランジスタ３１がオンされている際のインダクタ３２の両端電圧は、出力電圧Ｖｏｕｔとなる。このため、ＮＭＯＳトランジスタ３１がオンされている時間において、インダクタ電流ＩＬは、出力電圧Ｖｏｕｔのレベルに比例し、インダクタ３２のインダクタンスＬに反比例する傾きで減少する。なお、インダクタンスＬは所定値であるため、ＮＭＯＳトランジスタ３１がオンされている時間のインダクタ電流ＩＬは、実質的に出力電圧Ｖｏｕｔのレベルに比例する。

リップルコンバータ１０ａでは、リップル電圧、もしくはリップル電圧と相似形の電圧が基準電圧Ｖｒｅｆに加算されていないが、リップル電圧の変化と同様に変化する傾きのスロープ電圧Ｖｓが、ＮＭＯＳトランジスタ３０がオフの期間に基準電圧Ｖｒｅｆに加算されている。つまり、本実施形態では、ＮＭＯＳトランジスタ３０がオンするタイミングを検出するために、ＮＭＯＳトランジスタ３０がオフしている期間（例えば、時刻ｔ２〜時刻ｔ４）に、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様の傾き（Ｖｏｕｔに比例）で電圧ＶＣを変化させている。

したがって、リップルコンバータ１０ａは、例えばリップル電圧が基準電圧Ｖｒｅｆに加算された一般的なリップルコンバータと同様に、安定に動作する。つまり、リップルコンバータ１０ａは、インダクタ電流ＩＬ等を検出する外付け部品等を用いることなく、安定に動作する。また、定常時においては、スロープ電圧Ｖｓの振幅は、常に所定の振幅Ｖｌｉｍよりも小さい。このため、スロープ電圧Ｖｓの振幅は制限されることは無い。

＜＜負荷が過渡的に変化した場合＞＞
ここで、図８を参照しつつ、負荷１５の状態が重負荷から軽負荷に過渡的に変化した場合のリップルコンバータ１０ａの動作について説明する。なお、図８においては、例えば時刻ｔ１２のタイミングで負荷１５の状態が過渡的に変化することとする。

まず、時刻ｔ１０にＮＭＯＳトランジスタ３０がオンとなると、出力電圧Ｖｏｕｔは上昇するため、帰還電圧Ｖｆｂ及び電圧ＶＤも上昇する。また、時刻ｔ１０においては、スロープ電圧Ｖｓがゼロから上昇するため、電圧ＶＣも上昇する。

そして、時刻ｔ１０から所定時間Ｔ１だけ経過した時刻ｔ１１となると、ＮＭＯＳトランジスタ３０はオフするため、出力電圧Ｖｏｕｔは低下し、帰還電圧Ｖｆｂ及び電圧ＶＤも低下する。

時刻ｔ１２になり、負荷１５の状態が重負荷から軽負荷に過渡的に変化すると、出力電圧Ｖｏｕｔにはオーバーシュートが発生するため、電圧ＶＤも大きく上昇する。このため、時刻ｔ１１から、前述の所定期間Ｔ２だけ経過した時刻ｔ１３となっても、電圧ＶＤのレベルが電圧ＶＣのレベルとなることは無い。

また、時刻ｔ１４となると、スロープ電圧Ｖｓの振幅が、所定の振幅Ｖｌｉｍとなるため、スロープ電圧Ｖｓ及び電圧ＶＣはクランプされる。その後、時刻ｔ１５に電圧ＶＤのレベルが低下してクランプされている電圧ＶＣのレベルとなると、パルス信号Ｖｐ１が“Ｈ”レベルとなる。このため、時刻ｔ１５からデッドタイムだけ経過した時刻ｔ１６に、再度ＮＭＯＳトランジスタ３０がオンされる。

なお、例えば、スロープ電圧Ｖｓが所定の振幅Ｖｌｉｍで制限されない場合、電圧ＶＣは、点線のように上昇し続ける。このような場合、時刻ｔ１５よりも早い時刻ｔ２０において、電圧ＶＤのレベルと電圧ＶＣのレベルは一致し、ＮＭＯＳトランジスタ３０はオンされることになる。つまり、オーバーシュートされた出力電圧Ｖｏｕｔが十分低下していないタイミングでＮＭＯＳトランジスタ３０がオンされることがある。しかしながら、リップルコンバータ１０ａでは、スロープ電圧Ｖｓの振幅を制限することにより、ＮＭＯＳトランジスタ３０がオンされるタイミングを遅くしている。このため、スロープ電圧Ｖｓの振幅を制限しない場合と比較すると、出力電圧Ｖｏｕｔの目的レベルからのずれを低減できる。

＝＝スロープ電圧Ｖｓの変化のタイミングについて＝＝
リップルコンバータ１０ａでは、ＮＭＯＳトランジスタ３０がオンとなるタイミングでスロープ電圧Ｖｓを上昇させることとした。ただし、リップルコンバータ１０ａの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオフされている時間の電圧ＶＣの傾き（Ｖｏｕｔに比例）が、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様であれば良い。このため、例えば、図１に示すように、パルス信号生成回路６０の代わりにパルス信号生成回路６５を用いても良い。

パルス信号生成回路６５は、例えば図９に示すように、駆動信号Ｖｄｒ２が“Ｌ”レベルとなってから、駆動信号Ｖｄｒ１が“Ｌ”レベルとなるまでの間、“Ｈ”レベルのパルス信号Ｖｐ２を出力する。このような場合、スロープ電圧Ｖｓ、及び電圧ＶＣは時刻ｔ２から上昇することになるが、ＮＭＯＳトランジスタ３０がオフされている時間の電圧ＶＣの傾きは、リップル電圧の傾きと同様になる。したがって、このような場合であっても、リップルコンバータ１０ａは、安定に動作する。

ただし、この場合には、スロープ電圧Ｖｓが上昇する時間は、スイッチング周期（Ｔ１＋Ｔ２）でなく、所定時間Ｔ２となる。このため、所定時間Ｔ２経過した際の電圧Ｖ１のレベルは、式（１０）ではなく、式（１４）で表されることになる。
Ｖ１＝（Ｉｂ１／Ｃ）×Ｔ２
＝Ａ１×Ｔ２×Ｖｏｕｔ・・・（１４）

前述のように、本実施形態では、目的レベルの出力電圧Ｖｏｕｔが生成されている際には、電圧Ｖ２はクランプされることは無いよう電圧Ｖ３のレベルが定められる。したがって、この場合には、式（８）の係数である（Ｒｈ×Ｒｆ／（Ｒｇ×（Ｒｅ＋Ｒｆ）））が、式（１４）の係数であるＡ１×Ｔ２より大きくなるよう設計される。このように、電圧Ｖ３のレベルを定めることにより、スロープ電圧Ｖｓを上昇させるタイミングが時刻ｔ２となった場合であっても、時刻ｔ１の場合と同様の効果を得ることができる。つまり、スロープ電圧Ｖｓの振幅は、目的レベルの出力電圧Ｖｏｕｔが生成されている際の振幅より大きい所定の振幅Ｖｌｉｍで制限される。したがって、負荷１５の状態が過渡的に変化した場合であっても、出力電圧Ｖｏｕｔの目的レベルからのずれを抑制することができる。

＜＜＜第２の実施形態＞＞＞
図１０は、本発明の第２の実施形態であるオン時間固定方式のリップルコンバータ１０ｂの構成を示す図である。

リップルコンバータ１０ｂでは、リップルコンバータ１０ｂを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧が帰還電圧Ｖｆｂに加算されている。本明細書では、例えば図１にあるブロックと同じ符号の付されたブロックは同じである。図１と図１０とを比較すると、制御ＩＣ２０ｂでは、電流生成回路６１の代わりに電流生成回路６３が設けられている。

電流生成回路６３は、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するソース電流（電流Ｉｒ，２×Ｉｒ（以下、２Ｉｒと記載する））、及びシンク電流（電流Ｉｒ）を生成する。

図１１は、電流生成回路６３の詳細を示す図である。電流生成回路６３は、充放電回路８０、レベルシフト回路（ＬＳ）８１、及び電圧電流変換回路８３を含んで構成される。

図８と、図３とにおいて、同じ符号の付されたブロックは同じであるため、ここでは、ＰＮＰトランジスタＱ７０，７１、及びＮＰＮトランジスタＱ７２，７３について説明する。なお、図８のレベルシフト回路８１の電圧Ｖ２は、図３に示した場合と同様に、振幅制限回路６２によりクランプされる。

ＰＮＰトランジスタＱ７０，Ｑ７１は、ＰＮＰトランジスタＱ２１とカレントミラー回路を構成する。ただし、ＰＮＰトランジスタＱ７０には、電流Ｉｒの２倍の電流（２Ｉｒ）が流れ、ＰＮＰトランジスタＱ７１には、電流Ｉｒが流れるよう設計されている。このため、ＰＮＰトランジスタＱ７０はソース電流である電流２Ｉｒを生成する。また、ダイオード接続されたＮＰＮトランジスタＱ７２と、ＮＰＮトランジスタＱ７３は同じ電流が流れるようなカレントミラー回路を構成する。このため、ＮＰＮトランジスタＱ７３は、シンク電流である電流Ｉｒを生成する。

また、図１０に示すように、レベルシフト回路５２及び抵抗５４が接続されるノードには、電流２Ｉｒが供給され、抵抗５４及びコンパレータ５５の非反転入力端子が接続されるノードには、シンク電流である電流Ｉｒが流れる。
このため、抵抗５４の抵抗値をＲとすると、電圧ＶＤは、
ＶＤ＝ＶＢ−Ｉｒ×Ｒ＝Ｖｆｂ＋Ｖｂｅ２−Ｉｒ×Ｒ・・・（１５）
となる。

また、電流生成回路６３は、電圧Ｖｂｅ１及び電圧Ｖｂｅ２が等しくなるよう、すなわちコンパレータ５５のオフセットがキャンセルされるよう、レベルシフト回路５１及び抵抗５３が接続されるノード対して電流Ｉｒを供給する。
このため、電圧ＶＣは、
ＶＣ＝ＶＡ＝Ｖｒｅｆ＋Ｖｂｅ１＝Ｖｒｅｆ＋Ｖｂｅ２・・・（１６）
となる。

ところで、前述のように電流Ｉｒは、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに比例して大きくなる。このため、電圧ＶＤは、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、出力電圧Ｖｏｕｔのレベルに比例した傾きで低下することになる。

＝＝リップルコンバータ１０ｂの動作＝＝
＜＜定常時の場合＞＞
ここで、図１０及び図１２を参照しつつ、目的レベルの出力電圧Ｖｏｕｔが生成されている際（定常時）のリップルコンバータ１０ｂの動作について説明する。なお、ここでは、基準電圧Ｖｒｅｆのレベル及び電圧Ｖｂｅ１のレベルは一定であるため、電圧ＶＣのレベルも一定となる。また、入力電圧Ｖｉｎは所定電圧であるため、目的レベルの出力電圧Ｖｏｕｔが生成されている際のＮＭＯＳトランジスタ３０のオフ時間Ｔｏｆｆは、例えば所定時間Ｔ２となり、スイッチング周期（Ｔｏｎ＋Ｔｏｆｆ）は、Ｔ１＋Ｔ２となる。

まず、時刻ｔ３０に電圧ＶＤのレベルが低下して電圧ＶＣのレベルとなると、比較電圧Ｖｃｐは“Ｈ”レベルとなるため、“Ｈ”レベルのパルス信号Ｖｐ１が出力される。このため、ＮＭＯＳトランジスタ３１をオフすべく駆動信号Ｖｄｒ２が“Ｌ”レベルとなり、パルス信号Ｖｐ２は“Ｈ”レベルとなる。この結果、電流生成回路６３が生成する電流Ｉｒはゼロとなり、電圧ＶＤはＶＤ＝Ｖｆｂ＋Ｖｂｅ２まで上昇する。

そして、時刻ｔ３０からデッドタイムだけ経過した時刻ｔ３１となると、ＮＭＯＳトランジスタ３０をオンすべく、駆動信号Ｖｄｒ１が“Ｈ”レベルとなる。この結果、パルス信号Ｖｐ２は“Ｌ”レベルになるため、スロープ電圧Ｖｓは出力電圧Ｖｏｕｔのレベルに比例した傾きで増加する。したがって、電圧ＶＤは、出力電圧Ｖｏｕｔのレベルに比例した傾きで低下する。

時刻ｔ３１から所定時間Ｔ１だけ経過した時刻ｔ３２となると、ＮＭＯＳトランジスタ３０をオフすべく、駆動信号Ｖｄｒ１は“Ｌ”レベルとなる。そして、時刻ｔ３２からデッドタイムだけ経過した時刻ｔ３３となると、ＮＭＯＳトランジスタ３１をオンすべく、駆動信号Ｖｄｒ２は“Ｈ”レベルとなる。

その後、時刻ｔ３２から所定時間Ｔ２だけ経過した時刻ｔ３４に、電圧ＶＤのレベルが低下して電圧ＶＣのレベルとなると、再び時刻ｔ３０の動作が繰り返される。

ところで、ＮＭＯＳトランジスタ３０がオフされている時間（例えば、時刻ｔ３２〜ｔ時刻３４）の電圧ＶＤの傾き（Ｖｏｕｔに比例）は、ＮＭＯＳトランジスタ３０がオフされている時間のリップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。したがって、リップルコンバータ１０ｂは、ＮＭＯＳトランジスタ３０がオフされている時間において、例えばリップル電圧が帰還電圧Ｖｆｂに加算された一般的なリップルコンバータと同様に、安定に動作をする。

なお、リップルコンバータ１０ｂの動作を安定させるためには、ＮＭＯＳトランジスタ３０がオフされている時間における電圧ＶＤの傾き（Ｖｏｕｔに比例）が、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様であれば良い。このため、例えば、パルス信号生成回路６０の代わりにパルス信号生成回路６５を用い、電圧ＶＤを時刻ｔ３２から低下させても良い。また、定常時においては、スロープ電圧Ｖｓの振幅は、常に所定の振幅Ｖｌｉｍよりも小さい。このため、スロープ電圧Ｖｓの振幅は制限されることは無い。

＜＜負荷が過渡的に変化した場合＞＞
ここで、図１３を参照しつつ、負荷１５の状態が重負荷から軽負荷に過渡的に変化した場合のリップルコンバータ１０ｂの動作について説明する。なお、図１３においては、例えば時刻ｔ４２のタイミングで負荷１５の状態が過渡的に変化することとする。

まず、時刻ｔ４０にＮＭＯＳトランジスタ３０がオンとなると、出力電圧Ｖｏｕｔは上昇するため、帰還電圧Ｖｆｂは上昇する。一方、電圧ＶＤは、上昇するスロープ電圧Ｖｓが減算されるため若干低下する。

そして、時刻ｔ４０から所定時間Ｔ１だけ経過した時刻ｔ４１となると、ＮＭＯＳトランジスタ３０はオフするため、出力電圧Ｖｏｕｔは低下し、帰還電圧Ｖｆｂ及び電圧ＶＤも低下する。

時刻ｔ４２になり、負荷１５の状態が重負荷から軽負荷に過渡的に変化すると、出力電圧Ｖｏｕｔにはオーバーシュートが発生するため、帰還電圧Ｖｆｂ及び電圧ＶＤも大きく上昇する。このため、時刻ｔ４１から、前述の所定期間Ｔ２だけ経過した時刻ｔ４３となっても、電圧ＶＤのレベルが電圧ＶＣのレベルとなることは無い。

また、時刻ｔ４４となると、スロープ電圧Ｖｓの振幅が、所定の振幅Ｖｌｉｍとなるため、スロープ電圧Ｖｓはクランプされる。したがって、電圧ＶＤは帰還電圧Ｖｆｂと同様に緩やかに低下することになる。その後、帰還電圧Ｖｆｂの低下に応じて電圧ＶＤのレベルが低下し、電圧ＶＣのレベルとなると（不図示）、再度ＮＭＯＳトランジスタ３０がオンされる。

例えば、スロープ電圧Ｖｓが所定の振幅Ｖｌｉｍで制限されない場合、電圧ＶＤは、点線のように低下し続ける。このような場合、例えば時刻ｔ５０において、電圧ＶＤのレベルと電圧ＶＣのレベルは一致し、ＮＭＯＳトランジスタ３０はオンされることになる。つまり、オーバーシュートされた出力電圧Ｖｏｕｔが十分低下していないタイミングでＮＭＯＳトランジスタ３０がオンされる。しかしながら、リップルコンバータ１０ｂでは、スロープ電圧Ｖｓの振幅を制限することにより、ＮＭＯＳトランジスタ３０がオンされるタイミングを遅くしている。このため、スロープ電圧Ｖｓの振幅を制限しない場合と比較すると、出力電圧Ｖｏｕｔの目的レベルからのずれを低減できる。

＜＜＜第３の実施形態＞＞＞
図１４は、本発明の第３の実施形態であるオン時間固定方式のリップルコンバータ１０ｃの構成を示す図である。

リップルコンバータ１０ｃでは、リップルコンバータ１０ｃを安定に動作させるため、出力電圧Ｖｏｕｔのレベルに応じた傾きで変化するスロープ電圧が、基準電圧Ｖｒｅｆ及び帰還電圧Ｖｆｂの両方に加算されている。なお、図１４の制御ＩＣ２０ｃと、図１０の制御ＩＣ２０ｂとを比較すると、電流生成回路６３から電流Ｉｒが、抵抗５３及びコンパレータ５５の非反転入力端子が接続されたノードに供給されている以外は同じである。なお、電流Ｉｒが、抵抗５３及びコンパレータ５５の非反転入力端子が接続されたノードに供給されている構成は、図１に示した場合と同様である。

このため、電圧ＶＣは、前述の式（１）で表されることになり、電圧ＶＤは、前述の式（１５）で表されることになる。
ＶＣ＝ＶＡ＋Ｉｒ×Ｒ＝Ｖｒｅｆ＋Ｖｂｅ１＋Ｉｒ×Ｒ・・・（１）
ＶＤ＝ＶＢ−Ｉｒ×Ｒ＝Ｖｆｂ＋Ｖｂｅ２−Ｉｒ×Ｒ・・・（１５）
つまり、パルス信号Ｖｐ２が“Ｈ”レベルから“Ｌ”レベルに変化する毎に、電圧ＶＣは、出力電圧Ｖｏｕｔのレベルに比例した傾きで上昇し、電圧ＶＤは、出力電圧Ｖｏｕｔのレベル比例した傾きで低下する。

したがって、定常時においては、図１５に示すように、リップルコンバータ１０ｃは、図７、及び図１２に示したリップルコンバータ１０ａ，１０ｂと同様に動作する。なお、図１５において、ＮＭＯＳトランジスタ３０がオフされている時間における電圧ＶＣ，ＶＤの傾き（Ｖｏｕｔに比例）は、リップル電圧の傾き（Ｖｏｕｔ／Ｌに比例）と同様である。このため、リップルコンバータ１０ｃは、リップルコンバータ１０ａ等と同様に、安定に動作する。

また、負荷１５の状態が重負荷から軽負荷に過渡的に変化した場合も、図１５に示すように、リップルコンバータ１０ｃは、図８、及び図１３に示したリップルコンバータ１０ａ，１０ｂと同様に動作する。具体的には、時刻ｔ７０に負荷１５の過渡的な変化が発生し、出力電圧Ｖｏｕｔにオーバーシュートが発生した後、時刻ｔ７１にスロープ電圧Ｖｓがクランプされる。例えば、スロープ電圧Ｖｓがクランプされていない場合には、オーバーシュートされた出力電圧Ｖｏｕｔが十分低下していない時刻ｔ７２でＮＭＯＳトランジスタ３０がオンされる。しかしながら、本実施形態では、スロープ電圧Ｖｓの振幅が振幅Ｖｌｉｍで制限されているため、出力電圧Ｖｏｕｔにオーバーシュートが発生した際に、ＮＭＯＳトランジスタ３０がオンするタイミングを遅くすることができる。

なお、式（１）における電圧Ｉｒ×Ｒは、第１スロープ電圧に相当し、式（１５）における電圧（−Ｉｒ）×Ｒは、第２スロープ電圧に相当する。また、電流生成回路６３及び抵抗５３は、第１電圧生成回路に相当し、電流生成回路６３及び抵抗５４は、第２電圧生成回路に相当する。さらに、レベルシフト回路５１及び抵抗５３は、第１加算回路に相当し、レベルシフト回路５２及び抵抗５４は、第２加算回路に相当する。

＜＜＜第４の実施形態＞＞＞
図１７は、本発明の第４の実施形態であるオン時間固定方式のリップルコンバータ１０ｄの構成を示す図である。

リップルコンバータ１０ｄは、いわゆるダイオード整流方式のリップルコンバータであり、ＮＭＯＳトランジスタ３１の代わりにダイオード３７が設けられている。また、図１の制御ＩＣ２０ａと、図１７の制御ＩＣ２０ｄとを比較すると、駆動回路５８、及びパルス信号生成回路６６が異なる。

駆動回路５８は、パルス信号Ｖｐ１が“Ｈ”レベルとなる間、ＮＭＯＳトランジスタ３０をオンし、パルス信号生成回路６６は、ＮＭＯＳトランジスタ３０がオンされると、“Ｈ”レベルのパルス信号Ｖｐ２を出力する。このような構成のリップルコンバータ１０ｄも、例えば、リップルコンバータ１０ａと同様に動作する。したがって、負荷１５に過渡的な変化が発生した際も、出力電圧Ｖｏｕｔが目的レベルからずれることを抑制することができる。

ところで、一般的なダイオード整流方式のリップルコンバータでは、負荷の状態が軽負荷または無負荷の場合、出力電圧が上昇してしまうことがある。しかしながら、リップルコンバータ１０ｄは、負荷１５の状態が軽負荷（または無負荷）であっても、出力電圧Ｖｏｕｔの上昇を抑制できる。

図１８は、負荷１５の状態が軽負荷の場合におけるリップルコンバータ１０ｄの主要な波形を示す図である。例えば、時刻ｔ８０にＮＭＯＳトランジスタ３０がオンすると、出力電圧Ｖｏｕｔは上昇するため、帰還電圧Ｖｆｂ及び電圧ＶＤは上昇する。そして、時刻ｔ８１にＮＭＯＳトランジスタ３０がオフすると、出力電圧Ｖｏｕｔ、帰還電圧Ｖｆｂ、及び電圧ＶＤは緩やかに低下する。

また、時刻ｔ８２となると、スロープ電圧Ｖｓの振幅が、所定の振幅Ｖｌｉｍとなるため、スロープ電圧Ｖｓはクランプされる。したがって、電圧ＶＣをクランプされることになる。その後、帰還電圧Ｖｆｂの低下に応じて電圧ＶＤのレベルが低下し、電圧ＶＣのレベルとなると（不図示）、再度ＮＭＯＳトランジスタ３０がオンされる。

例えば、スロープ電圧Ｖｓが所定の振幅Ｖｌｉｍで制限されない場合、電圧ＶＣは、点線のように上昇し続ける。このような場合、例えば時刻ｔ９０において、電圧ＶＤのレベルと電圧ＶＣのレベルは一致し、ＮＭＯＳトランジスタ３０はオンされることになる。つまり、出力電圧Ｖｏｕｔが十分低下していないタイミングでＮＭＯＳトランジスタ３０がオンされる。

しかしながら、リップルコンバータ１０ｄでは、スロープ電圧Ｖｓの振幅を制限することにより、ＮＭＯＳトランジスタ３０がオンされるタイミングを遅くしている。このため、スロープ電圧Ｖｓの振幅を制限しない場合と比較すると、出力電圧Ｖｏｕｔの目的レベルからのずれを低減できる。

以上、本発明の一実施形態であるリップルコンバータ１０ａ〜１０ｄについて説明した。

一般的なオン時間固定方式のリップルコンバータでは、例えば出力電圧Ｖｏｕｔが目的レベルより上昇し、低下させる必要がある場合には、スイッチング周期を長くする必要がある。しかしながら、一般には、振幅が大きく変化するリップル電圧が帰還電圧等に加算されため、スイッチング周期を延ばすことができず、出力電圧が目的レベルより大きくずれてしまっていた。本実施形態では、スロープ電圧Ｖｓの振幅は、所定の振幅Ｖｌｉｍで制限される。したがって、リップルコンバータ１０ａでは、出力電圧Ｖｏｕｔが上昇した際に、一般的なリップルコンバータと比較してスイッチング周期を延ばすことができる。このため、リップルコンバータ１０ａは、出力電圧Ｖｏｕｔが目的レベルからずれことを抑制できるため、精度の良い目的レベルの出力電圧Ｖｏｕｔが生成される。

また、例えば、一般的なリップルコンバータでは、インダクタ電流ＩＬに基づいて生成されるリップル電圧が帰還電圧に加算されることがある。このような場合であっても、リップル電圧の振幅を制限することにより、本実施形態と同様の効果を得ることができる。ただし、インダクタ電流ＩＬを検出するためには、一般に外付け部品等を用いる必要がある。また、外付け部品はノイズの影響を受け易いため、リップルコンバータの動作が不安定になることがある。制御ＩＣ２０ａでは、出力電圧Ｖｏｕｔに基づいて、スロープ電圧Ｖｓを生成している。したがって、制御ＩＣ２０ａを用いることにより、外付け部品の点数が少なく、ノイズの影響を受けにくいリップルコンバータ１０ａを構成することが可能となる。

また、式（１３）で示したように、例えば利用者が目的レベルの出力電圧Ｖｏｕｔを高く設定すると、所定の振幅Ｖｌｉｍは大きくなる。つまり、本実施形態では、出力電圧Ｖｏｕｔに応じてクランプレベルを変化させている。このため、目的レベルがどのようなレベルであっても、定常時にスロープ電圧Ｖｓがクランプされることは無い。

また、コンデンサ９１の容量値Ｃや、バイアス電流Ｉｂ１の電流値を調整することにより、スロープ電圧Ｖｓの傾きを自由に設定できる。

また、基準電圧Ｖｒｅｆ、帰還電圧Ｖｆｂの何れか一方の電圧のみにスロープ電圧Ｖｓを加算してもよいが、スロープ電圧の変化が大きくなると、電圧ＶＣ、または電圧ＶＤがコンパレータ５５のいわゆる同相入力電圧範囲を超えてしまうことがある。このような場合、例えば、図１４に示したように、基準電圧Ｖｒｅｆにスロープ電圧（Ｉｒ×Ｒ）を加算し、帰還電圧Ｖｆｂにスロープ電圧（−Ｉｒ×Ｒ）を加算し、電圧ＶＣ，ＶＤの両方を変化させても良い。電圧ＶＣ及び電圧ＶＤを変化させることにより、電圧ＶＣ，ＶＤは、コンパレータ５５の同相入力電圧範囲を超えにくくなる。

さらに、本実施形態では、バイアス電流Ｉｂ１の温度変化が十分小さくなるような温度係数の抵抗１００〜１０２が選択され、電圧Ｖ３の温度変化が十分小さくなるような温度係数の抵抗９８，１１１〜１１３が選択されている。このため、振幅Ｖｌｉｍの温度依存性を小さくすることができる。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

例えば、ＮＭＯＳトランジスタ３０，３１を制御ＩＣ２０ａに集積化しても良い。このようなパワートランジスタを含むスイッチング電源回路であっても、本実施形態と同様の効果を得ることができる。

また、ＮＭＯＳトランジスタ３１のソース電極はグランドＧＮＤに接地されているが、例えば、グランドＧＮＤの代わりに負電圧（−Ｖｄｄ）が印加されていても良い。このような場合、ＮＭＯＳトランジスタ３１がオンされている際のスロープ電圧をＶｉｎ−（−Ｖｄｄ）の電圧レベルに応じて生成すると、より精度良くリップルコンバータを制御できる。

例えば、スロープ電圧Ｖｓをクランプする際に、コンパレータ５５の非反転入力端子の電圧ＶＣをツェナーダイオード等でクランプしても良い。

また、例えば、制御ＩＣ２０ａには、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔに基づいて、スイッチング周期（例えば、Ｔ１＋Ｔ２）を一定にする制御回路が含まれていても、本実施形態と同様の効果を得ることができる。

１０ａ〜１０ｄ リップルコンバータ
１５ 負荷
２０ａ〜２０ｄ 制御ＩＣ
３０，３１，Ｍ１ ＮＭＯＳトランジスタ
３２ インダクタ
３３ コンデンサ
３４〜３６，５３，５４，９６，９８，１００〜１０２，１１１〜１１３ 抵抗
５０，１２０，１２１ 基準電圧生成回路
５１，５２，８１ レベルシフト回路
５５ コンパレータ
５６，６０，６５，６６ パルス信号生成回路
５７，５８ 駆動回路
６１，６３ 電流生成回路
７０〜７２，９５ 定電流源
８０ 充放電回路
８２，８３ 電圧電流変換回路
９０，９７ バイアス電流生成回路

Claims (5)

1. 入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタを所定時間オンするスイッチングを行うスイッチング制御回路であって、
   前記トランジスタのスイッチング周期毎に、前記トランジスタがオフされている際の前記出力電圧に含まれるリップル電圧の傾きに応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、
   前記スロープ電圧の振幅が、前記目的レベルの出力電圧が生成されている際の前記スロープ電圧の振幅よりも大きい所定の振幅を超えないよう、前記スロープ電圧の振幅を制限する振幅制限回路と、
   前記目的レベルの出力電圧の基準となる基準電圧または前記出力電圧に応じた帰還電圧に、前記スロープ電圧を加算する加算回路と、
   前記基準電圧及び前記帰還電圧のうち、前記スロープ電圧が加算された何れか一方の電圧のレベルが、他方の電圧のレベルとなると、前記トランジスタを所定時間オンした後にオフする駆動回路と、
   を備えることを特徴とするスイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記電圧生成回路は、
   前記トランジスタのスイッチング周期毎に、前記出力電圧に基づいて前記スロープ電圧を生成すること、
   を特徴とするスイッチング制御回路。
3. 請求項１または請求項２に記載のスイッチング制御回路であって、
   前記振幅制限回路は、
   前記スロープ電圧の振幅が前記所定の振幅を超えないよう、前記スロープ電圧の振幅を制限し、
   前記所定の振幅は、
   前記出力電圧のレベルの上昇に応じて大きくなること、
   を特徴とするスイッチング制御回路。
4. 請求項３に記載のスイッチング制御回路であって、
   前記電圧生成回路は、
   前記スイッチング周期毎に、コンデンサを放電した後に前記出力電圧に応じた電流で充電する充放電回路と、
   前記コンデンサの充電電圧のレベルをシフトするレベルシフト回路と、
   前記レベルシフト回路から出力される電圧のレベルの上昇に応じて振幅が大きくなる前記スロープ電圧を生成するスロープ電圧生成回路と、
   を含み、
   前記振幅制限回路は、
   前記コンデンサの充電電圧のレベルが、前記出力電圧のレベルの上昇に応じて高くなり、前記所定の振幅に応じた所定レベルとなると、前記レベルシフト回路から出力される電圧のレベルが上昇しないよう、前記レベルシフト回路から出力される電圧をクランプするクランプ回路を含むこと、
   を特徴とするスイッチング制御回路。
5. 入力電圧から目的レベルの出力電圧を生成するために、入力電極に前記入力電圧が印加され、出力電極にインダクタを介して負荷が接続されるトランジスタを所定時間オンするスイッチングを行うスイッチング制御回路であって、
   前記トランジスタのスイッチング周期毎に、前記トランジスタがオフされている際の前記出力電圧に含まれるリップル電圧の傾きに応じた傾きで変化するスロープ電圧を生成する電圧生成回路と、
   前記スロープ電圧の振幅が、前記目的レベルの出力電圧が生成されている際の前記スロープ電圧の振幅よりも大きい所定の振幅を超えないよう、前記スロープ電圧の振幅を制限する振幅制限回路と、
   前記目的レベルの出力電圧の基準となる基準電圧に前記スロープ電圧が加算された電圧のレベルが上昇するよう、前記基準電圧に前記スロープ電圧を加算する第１加算回路と、
   前記出力電圧に応じた帰還電圧に前記スロープ電圧が加算された電圧のレベルが低下するよう、前記帰還電圧に前記スロープ電圧を加算する第２加算回路と、
   前記基準電圧に前記スロープ電圧が加算された電圧のレベルが、前記帰還電圧に前記スロープ電圧が加算された電圧のレベルとなると、前記トランジスタを所定時間オンした後にオフする駆動回路と、
   を備えることを特徴とするスイッチング制御回路。

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